JP3507669B2 - メモリ装置のセルアレイ製造方法 - Google Patents
メモリ装置のセルアレイ製造方法Info
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- H10B—ELECTRONIC MEMORY DEVICES
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- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
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- H01L21/32115—Planarisation
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Description
【０００１】
【発明の属する技術分野】本発明は、メモリ装置、特に
ＥＥＰＲＯＭなどの不揮発性メモリ装置におけるセルア
レイの製造方法に関する。
ＥＥＰＲＯＭなどの不揮発性メモリ装置におけるセルア
レイの製造方法に関する。
【０００２】
【従来の技術】最近のフラッシュＥＥＰＲＯＭなど不揮
発性メモリ装置におけるメモリセルは、半導体基板上に
トンネル絶縁体を介し形成したフローティングゲートの
第１ポリシリコンと、この第１ポリシリコン上に層間絶
縁体を介し形成したコントロールゲートの第２ポリシリ
コンと、をもち、コントロールゲートに対する電圧印加
でフローティングゲートの電子調整を行うことによりデ
ータを消去し書込むものが主流である。フラッシュＥＥ
ＰＲＯＭでは、このようなメモリセルを並べたセルアレ
イの製法として、素子分離体のフィールドオキサイドに
より他のビットラインに属するメモリセルから分離し、
そして１本のビットライン内でメモリセル間を分離する
ためにセルフアライン技法を用いてゲートを形成する手
法を使用している。
発性メモリ装置におけるメモリセルは、半導体基板上に
トンネル絶縁体を介し形成したフローティングゲートの
第１ポリシリコンと、この第１ポリシリコン上に層間絶
縁体を介し形成したコントロールゲートの第２ポリシリ
コンと、をもち、コントロールゲートに対する電圧印加
でフローティングゲートの電子調整を行うことによりデ
ータを消去し書込むものが主流である。フラッシュＥＥ
ＰＲＯＭでは、このようなメモリセルを並べたセルアレ
イの製法として、素子分離体のフィールドオキサイドに
より他のビットラインに属するメモリセルから分離し、
そして１本のビットライン内でメモリセル間を分離する
ためにセルフアライン技法を用いてゲートを形成する手
法を使用している。
【０００３】素子分離体は、高集積化が進むにつれて、
ＬＯＣＯＳ工程の変形であるＳＥＰＯＸ(Selective Pol
y Oxidation)、ＰＳＬ(Poly-Si Spacered LOCOS)工程な
どが用いられているが、バーズビーク(Bird's Beak) の
発生が顕在化している。これを解決するための手法とし
て、エッチバックによるトレンチを用いて素子分離する
トレンチ分離式が提案されている。この手法は、S.Arit
ome 等による１９９４年ＩＥＤＭの６１〜６４ページ
“A 0.67μm ２ SELF-ALIGNED SHALLOW TRENCHISOLATI
ON CELL FOR 3V-ONLY 256Mbit NAND EEPROMS ”に掲載
されたものである。図１Ａ〜Ｇに、その製造工程を順を
追って示す。
ＬＯＣＯＳ工程の変形であるＳＥＰＯＸ(Selective Pol
y Oxidation)、ＰＳＬ(Poly-Si Spacered LOCOS)工程な
どが用いられているが、バーズビーク(Bird's Beak) の
発生が顕在化している。これを解決するための手法とし
て、エッチバックによるトレンチを用いて素子分離する
トレンチ分離式が提案されている。この手法は、S.Arit
ome 等による１９９４年ＩＥＤＭの６１〜６４ページ
“A 0.67μm ２ SELF-ALIGNED SHALLOW TRENCHISOLATI
ON CELL FOR 3V-ONLY 256Mbit NAND EEPROMS ”に掲載
されたものである。図１Ａ〜Ｇに、その製造工程を順を
追って示す。
【０００４】まず、図１Ａに示すように、単結晶基板１
０１上にトンネルオキサイド１０２を形成した後、フロ
ーティングゲート１０３になる第１導電体のポリシリコ
ンをデポジション(Deposition)し、そして、トレンチエ
ッチング時にマスクとして使用するオキサイド１０４を
形成する。次いで図１Ｂに示すように、フォトエッチン
グ工程を実施し、素子分離用のトレンチ領域を開けたフ
ォトレジスト１０５のマスクを形成してドライエッチン
グにより露出部分のオキサイド１０４を取り除く。
０１上にトンネルオキサイド１０２を形成した後、フロ
ーティングゲート１０３になる第１導電体のポリシリコ
ンをデポジション(Deposition)し、そして、トレンチエ
ッチング時にマスクとして使用するオキサイド１０４を
形成する。次いで図１Ｂに示すように、フォトエッチン
グ工程を実施し、素子分離用のトレンチ領域を開けたフ
ォトレジスト１０５のマスクを形成してドライエッチン
グにより露出部分のオキサイド１０４を取り除く。
【０００５】図１Ｃでは、パターニングされたオキサイ
ド１０４をマスクとして、フローティングゲート１０
３、トンネルオキサイド１０２、そしてさらに単結晶基
板１０１をセルフアライン技法でエッチングし、トレン
チ１０６を形成する。続いて図１Ｄに示すように、ＬＰ
ＣＶＤで、セルアレイ表面（基板主表面）を覆うＳｉＯ
２１０７を素子分離体としてデポジションしてからエッ
チバックをかける。このとき、カップリング比向上のた
め図１Ｅに示すように、フローティングゲート１０３の
側面が十分露出するまでにエッチングを行う。
ド１０４をマスクとして、フローティングゲート１０
３、トンネルオキサイド１０２、そしてさらに単結晶基
板１０１をセルフアライン技法でエッチングし、トレン
チ１０６を形成する。続いて図１Ｄに示すように、ＬＰ
ＣＶＤで、セルアレイ表面（基板主表面）を覆うＳｉＯ
２１０７を素子分離体としてデポジションしてからエッ
チバックをかける。このとき、カップリング比向上のた
め図１Ｅに示すように、フローティングゲート１０３の
側面が十分露出するまでにエッチングを行う。
【０００６】次に、図１Ｆに示す工程で、層間絶縁体１
０８のＯＮＯ構造（酸化膜−窒化膜−酸化膜）を形成し
た後、図１Ｇに示すように、コントロールゲート１０９
になる第２導電体のポリシリコン／タングステンシリサ
イド(W-Silicide)をデポジションし、フォトエッチング
工程を通じて、ゲートとなる部分以外のコントロールゲ
ート１０９、層間絶縁体１０８、フローティングゲート
１０３をセルフアライン技法でエッチングする。
０８のＯＮＯ構造（酸化膜−窒化膜−酸化膜）を形成し
た後、図１Ｇに示すように、コントロールゲート１０９
になる第２導電体のポリシリコン／タングステンシリサ
イド(W-Silicide)をデポジションし、フォトエッチング
工程を通じて、ゲートとなる部分以外のコントロールゲ
ート１０９、層間絶縁体１０８、フローティングゲート
１０３をセルフアライン技法でエッチングする。
【０００７】この後には、ソースとドレインを形成する
イオン注入を施した後、ＨＴＯ(High Temperature Oxid
ation)を用いて１０００Åの酸化膜ＳｉＯ２を形成し、
この酸化膜上に６０００ÅのＢＰＳＧを形成する。その
後、ファーニス(Furnace) でＢＰＳＧをリフローして平
坦化工程、たとえばＣＭＰ工程(Chemical MecanicalPol
ishing)で平坦化し、フォトエッチング工程にてコンタ
クトを形成する。次いで３００ÅのＴｉと４００ÅのＴ
ｉＮをデポジションしてファーニスでアニーリングして
から６０００ÅのアルミニウムＡｌをデポジションし、
再び２５０Å程度のＴｉＮをデポジションする。そし
て、フォトエッチング工程にてメタルラインをパターニ
ングする。
イオン注入を施した後、ＨＴＯ(High Temperature Oxid
ation)を用いて１０００Åの酸化膜ＳｉＯ２を形成し、
この酸化膜上に６０００ÅのＢＰＳＧを形成する。その
後、ファーニス(Furnace) でＢＰＳＧをリフローして平
坦化工程、たとえばＣＭＰ工程(Chemical MecanicalPol
ishing)で平坦化し、フォトエッチング工程にてコンタ
クトを形成する。次いで３００ÅのＴｉと４００ÅのＴ
ｉＮをデポジションしてファーニスでアニーリングして
から６０００ÅのアルミニウムＡｌをデポジションし、
再び２５０Å程度のＴｉＮをデポジションする。そし
て、フォトエッチング工程にてメタルラインをパターニ
ングする。
【０００８】このようにエッチバックを用いたトレンチ
分離式の場合にはバースビークが生じないので、メモリ
の高集積化には有用である。しかし一方で、従来のＬＯ
ＣＯＳ工程にあったフィールドオキサイドの端部上にオ
ーバラップしたフローティングゲートのウィング(Wing)
部分が無くなってしまうため、フローティングゲートと
コントロールゲートとの間のカップリング比が低くなる
というマイナス面もある。そこでこれを解決するため
に、フローティングゲートを構成するポリシリコン１０
３を厚くするとともに素子分離体になるオキサイド１０
７を深く削ってカップリング比の向上を図ることが考え
られている。すなわち、コントロールゲート１０９とフ
ローティングゲート１０３との接触面積を増やすため
に、厚くしたフローティングゲート１０３の側壁を活用
するものである。
分離式の場合にはバースビークが生じないので、メモリ
の高集積化には有用である。しかし一方で、従来のＬＯ
ＣＯＳ工程にあったフィールドオキサイドの端部上にオ
ーバラップしたフローティングゲートのウィング(Wing)
部分が無くなってしまうため、フローティングゲートと
コントロールゲートとの間のカップリング比が低くなる
というマイナス面もある。そこでこれを解決するため
に、フローティングゲートを構成するポリシリコン１０
３を厚くするとともに素子分離体になるオキサイド１０
７を深く削ってカップリング比の向上を図ることが考え
られている。すなわち、コントロールゲート１０９とフ
ローティングゲート１０３との接触面積を増やすため
に、厚くしたフローティングゲート１０３の側壁を活用
するものである。
【０００９】
【発明が解決しようとする課題】上記のようにフローテ
ィングゲート１０３を厚くするのは確かに有効ではある
が、カップリング比増加のためにオキサイド１０７のエ
ッチバック量を多くすればそれだけオキサイド１０７表
面の窪みＧが深くなることになる。この窪みＧは、トレ
ンチ形成による段差から必然的に生じるもので、深くな
ると層間絶縁体１０８の形成時にこの部分が脆弱にな
り、層間絶縁体１０８の特性が劣化するという課題をも
つ。さらに、この窪みＧにコントロールゲート１０９形
成時のポリシリコンが入り込み、残留物となってしまう
こともある。また、図１Ｄ〜Ｅに示すオキサイド１０７
のエッチバック時にフローティングゲート１０３がプラ
ズマ工程による損傷を受け、層間絶縁体１０８をなすＯ
ＮＯ膜の膜質が劣化するという課題がある。
ィングゲート１０３を厚くするのは確かに有効ではある
が、カップリング比増加のためにオキサイド１０７のエ
ッチバック量を多くすればそれだけオキサイド１０７表
面の窪みＧが深くなることになる。この窪みＧは、トレ
ンチ形成による段差から必然的に生じるもので、深くな
ると層間絶縁体１０８の形成時にこの部分が脆弱にな
り、層間絶縁体１０８の特性が劣化するという課題をも
つ。さらに、この窪みＧにコントロールゲート１０９形
成時のポリシリコンが入り込み、残留物となってしまう
こともある。また、図１Ｄ〜Ｅに示すオキサイド１０７
のエッチバック時にフローティングゲート１０３がプラ
ズマ工程による損傷を受け、層間絶縁体１０８をなすＯ
ＮＯ膜の膜質が劣化するという課題がある。
【００１０】これらの課題に鑑みて本発明は、コントロ
ールゲートとフローティングゲートとの間のカップリン
グ比を上げつつも、層間絶縁体の特性低下を防止可能で
あるトレンチ分離式のセルアレイ製造方法を提供する。
ールゲートとフローティングゲートとの間のカップリン
グ比を上げつつも、層間絶縁体の特性低下を防止可能で
あるトレンチ分離式のセルアレイ製造方法を提供する。
【００１１】
【課題を解決するための手段】本発明では、フローティ
ングゲートトランジスタをメモリセルに使用してトレン
チにより素子間分離するメモリ装置のセルアレイ製造方
法において、トンネル絶縁体上に形成した第１導電体の
上にストッパを形成してからトレンチ形成部分をエッチ
ングして基板まで掘り下げるトレンチ形成過程と、これ
により形成されたトレンチを埋めてセルアレイ表面を覆
う素子分離体を形成し、その素子分離体に対し前記スト
ッパが露出するまで平坦化を実施する平坦化過程と、こ
の後に前記ストッパ及び素子分離体をエッチングして前
記第１導電体の側面部分まで露出させ、その上に層間絶
縁体を形成する層間絶縁過程と、その層間絶縁体上に第
２導電体を形成してからパターニングし、前記第１導電
体をフローティングゲートとし且つ前記第２導電体をコ
ントロールゲートとしたメモリセルを形成するセル形成
過程と、を含むことを特徴とする。
ングゲートトランジスタをメモリセルに使用してトレン
チにより素子間分離するメモリ装置のセルアレイ製造方
法において、トンネル絶縁体上に形成した第１導電体の
上にストッパを形成してからトレンチ形成部分をエッチ
ングして基板まで掘り下げるトレンチ形成過程と、これ
により形成されたトレンチを埋めてセルアレイ表面を覆
う素子分離体を形成し、その素子分離体に対し前記スト
ッパが露出するまで平坦化を実施する平坦化過程と、こ
の後に前記ストッパ及び素子分離体をエッチングして前
記第１導電体の側面部分まで露出させ、その上に層間絶
縁体を形成する層間絶縁過程と、その層間絶縁体上に第
２導電体を形成してからパターニングし、前記第１導電
体をフローティングゲートとし且つ前記第２導電体をコ
ントロールゲートとしたメモリセルを形成するセル形成
過程と、を含むことを特徴とする。
【００１２】その層間絶縁過程においては、ストッパ及
び素子分離体をウェットエッチによりエッチングすると
よい。
び素子分離体をウェットエッチによりエッチングすると
よい。
【００１３】また、トレンチ形成過程において、第１導
電体の上に第１保護体を形成した上にさらに第２保護体
を形成してストッパとし、そしてトレンチ形成部分をエ
ッチングすることもでき、この場合、平坦化過程におい
て、素子分離体に対し第２保護体が露出するまで平坦化
を実施してから該第２保護体を除去するようにする。こ
のときにはウェットエッチにより第２保護体を除去する
のが好ましい。さらにこの場合、層間絶縁過程におい
て、第２保護体の除去で露出した第１保護体及び素子分
離体をエッチングして第１導電体の側面部まで露出させ
るようにし、その第１保護体及び素子分離体をウェット
エッチによりエッチングする。このような第１保護体は
酸化膜、第２保護体は窒化膜とすることが可能である。
電体の上に第１保護体を形成した上にさらに第２保護体
を形成してストッパとし、そしてトレンチ形成部分をエ
ッチングすることもでき、この場合、平坦化過程におい
て、素子分離体に対し第２保護体が露出するまで平坦化
を実施してから該第２保護体を除去するようにする。こ
のときにはウェットエッチにより第２保護体を除去する
のが好ましい。さらにこの場合、層間絶縁過程におい
て、第２保護体の除去で露出した第１保護体及び素子分
離体をエッチングして第１導電体の側面部まで露出させ
るようにし、その第１保護体及び素子分離体をウェット
エッチによりエッチングする。このような第１保護体は
酸化膜、第２保護体は窒化膜とすることが可能である。
【００１４】
【発明の実施の形態】以下、本発明の実施形態につき添
付図面を参照して詳細に説明する。
付図面を参照して詳細に説明する。
【００１５】図２Ａ〜Ｈに、製造工程順のセルアレイ要
部断面図を示してある。
部断面図を示してある。
【００１６】まず図２Ａに示すように、単結晶基板２０
１上にトンネルオキサイド２０２を形成した後、フロー
ティングゲートとなる第１導電体のポリシリコン２０３
を３０００Åでデポジションする。そして、このフロー
ティングゲート２０３の上部に第１保護体として酸化膜
２０４を形成し、さらに、後のＣＭＰによる平坦化工程
のストッパとなり、酸化膜２０４とのエッチ選択比が大
きい第２保護体の窒化膜２０５を２０００Åでデポジシ
ョンする。なお、酸化膜２０４のみをストッパとして窒
化膜２０５を省くことも可能であるが、窒化膜２０５を
形成するようにした方が後の工程を行いやすい。
１上にトンネルオキサイド２０２を形成した後、フロー
ティングゲートとなる第１導電体のポリシリコン２０３
を３０００Åでデポジションする。そして、このフロー
ティングゲート２０３の上部に第１保護体として酸化膜
２０４を形成し、さらに、後のＣＭＰによる平坦化工程
のストッパとなり、酸化膜２０４とのエッチ選択比が大
きい第２保護体の窒化膜２０５を２０００Åでデポジシ
ョンする。なお、酸化膜２０４のみをストッパとして窒
化膜２０５を省くことも可能であるが、窒化膜２０５を
形成するようにした方が後の工程を行いやすい。
【００１７】続いて図２Ｂ及び図２Ｃに示すように、ト
レンチ領域の形成部分を開けてフォトレジスト２０６で
マスクした後、エッチング工程を通じてセルフアライン
技法で窒化膜２０５、酸化膜２０４、フローティングゲ
ート２０３、トンネルオキサイド２０２、単結晶基板２
０１までを連続的にエッチングする。このときに単結晶
基板２０１を、素子分離に十分な深さエッチングするの
はもちろんである。
レンチ領域の形成部分を開けてフォトレジスト２０６で
マスクした後、エッチング工程を通じてセルフアライン
技法で窒化膜２０５、酸化膜２０４、フローティングゲ
ート２０３、トンネルオキサイド２０２、単結晶基板２
０１までを連続的にエッチングする。このときに単結晶
基板２０１を、素子分離に十分な深さエッチングするの
はもちろんである。
【００１８】次に、図２Ｄ及び図２Ｅに示すように、フ
ォトレジスト２０６を取り除いてから素子分離体になる
オキサイド２０８を形成し、窒化膜２０５をストッパと
してオキサイド２０８の平坦化工程としてＣＭＰ工程を
行う。この平坦化によりオキサイド２０８の全表面が削
られるので、従来のような段差の影響を受けた窪みが削
られて消えることになる。また、窒化膜２０５及び酸化
膜２０４により、フローティングゲート２０３のプラズ
マ損傷は確実に防止される。
ォトレジスト２０６を取り除いてから素子分離体になる
オキサイド２０８を形成し、窒化膜２０５をストッパと
してオキサイド２０８の平坦化工程としてＣＭＰ工程を
行う。この平坦化によりオキサイド２０８の全表面が削
られるので、従来のような段差の影響を受けた窪みが削
られて消えることになる。また、窒化膜２０５及び酸化
膜２０４により、フローティングゲート２０３のプラズ
マ損傷は確実に防止される。
【００１９】これに続いて図２Ｆでは、本例の場合、フ
ローティングゲートの損傷を極力抑えるためウェットエ
ッチングにより窒化膜２０５を除去する。このときに、
窒化膜２０５の下にある酸化膜２０４がウェットエッチ
によるフローティングゲート２０３の損傷を防止する。
次いで図２Ｇに示すように、本例ではフローティングゲ
ートの損傷を極力抑えるためウェットエッチングでエッ
チ選択比大の酸化膜２０４を取り除く工程を実施する。
この際、フローティングゲート２０３上の酸化膜２０４
を完全に除去し、且つフローティングゲート２０３の側
面が０. １５μｍ程度露出するまでエッチングを行う。
そして、酸化膜２０４を除いた後は、続けて層間絶縁体
２０９のＯＮＯ構造を形成する。これにより、フローテ
ィングゲート２０３の側面にも層間絶縁体２０９が形成
され、カップリング比が向上する。
ローティングゲートの損傷を極力抑えるためウェットエ
ッチングにより窒化膜２０５を除去する。このときに、
窒化膜２０５の下にある酸化膜２０４がウェットエッチ
によるフローティングゲート２０３の損傷を防止する。
次いで図２Ｇに示すように、本例ではフローティングゲ
ートの損傷を極力抑えるためウェットエッチングでエッ
チ選択比大の酸化膜２０４を取り除く工程を実施する。
この際、フローティングゲート２０３上の酸化膜２０４
を完全に除去し、且つフローティングゲート２０３の側
面が０. １５μｍ程度露出するまでエッチングを行う。
そして、酸化膜２０４を除いた後は、続けて層間絶縁体
２０９のＯＮＯ構造を形成する。これにより、フローテ
ィングゲート２０３の側面にも層間絶縁体２０９が形成
され、カップリング比が向上する。
【００２０】この後、図２Ｈに示すように、コントロー
ルゲートとなる第２導電体のポリシリコン及びタングス
テンシリサイド２１０をデポジションし、フォトエッチ
ング工程を通じてゲート形成部分以外のコントロールゲ
ート２１０、層間絶縁体２０９、フローティングゲート
２０３をセルフアライン技法でエッチングする。このと
きにも、素子分離体２０８の上部に深い窪みがないので
層間絶縁体２０９のエッチングを従来に比べ容易に進め
ることができる。
ルゲートとなる第２導電体のポリシリコン及びタングス
テンシリサイド２１０をデポジションし、フォトエッチ
ング工程を通じてゲート形成部分以外のコントロールゲ
ート２１０、層間絶縁体２０９、フローティングゲート
２０３をセルフアライン技法でエッチングする。このと
きにも、素子分離体２０８の上部に深い窪みがないので
層間絶縁体２０９のエッチングを従来に比べ容易に進め
ることができる。
【００２１】続いて、形成したゲートをマスクとしてソ
ースとドレインの活性領域を形成する高濃度イオン注入
を施した後、ＨＴＯ工程を用い１０００Åの酸化膜と６
０００ÅのＢＰＳＧを順次形成する。次に、ファーニス
でＢＰＳＧをリフローして平坦化し、フォト及びエッチ
ング工程にてコンタクトを形成する。そして、３００Å
のＴｉと４００ÅのＴｉＮをデポジションしてアニーリ
ングした後に６０００Åのアルミニウムをデポジション
し、再び２５０Å程度のＴｉＮをデポジションした後、
フォト工程とエッチング工程にてメタルラインをパター
ニングする。
ースとドレインの活性領域を形成する高濃度イオン注入
を施した後、ＨＴＯ工程を用い１０００Åの酸化膜と６
０００ÅのＢＰＳＧを順次形成する。次に、ファーニス
でＢＰＳＧをリフローして平坦化し、フォト及びエッチ
ング工程にてコンタクトを形成する。そして、３００Å
のＴｉと４００ÅのＴｉＮをデポジションしてアニーリ
ングした後に６０００Åのアルミニウムをデポジション
し、再び２５０Å程度のＴｉＮをデポジションした後、
フォト工程とエッチング工程にてメタルラインをパター
ニングする。
【００２２】
【発明の効果】本発明によれば、コントロールゲートと
フローティングゲートとの間のカップリング比を向上さ
せながらも、層間絶縁体の特性劣化を排除することがで
き、セルアレイの信頼性向上、微細・高集積化に貢献す
る。
フローティングゲートとの間のカップリング比を向上さ
せながらも、層間絶縁体の特性劣化を排除することがで
き、セルアレイの信頼性向上、微細・高集積化に貢献す
る。
【図１】従来技術のセルアレイ製造方法を説明した工程
図。
図。
【図２】本発明によるセルアレイ製造方法を説明した工
程図。
程図。
２０１ 半導体基板
２０２ トンネル絶縁体
２０３ 第１導電体（フローティングゲート）
２０４ 第１保護体（ストッパ）
２０５ 第２保護体（ストッパ）
２０６ フォトレジスト
２０７ トレンチ
２０８ 素子分離体
２０９ 層間絶縁体
２１０ 第２導電体（コントロールゲート）
─────────────────────────────────────────────────────
フロントページの続き
(56)参考文献 特開 平４−335578（ＪＰ，Ａ)
特開 昭62−43180（ＪＰ，Ａ)
特開 平３−60071（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 21/8247
H01L 21/76
H01L 27/115
H01L 29/788
Claims (8)
- 【請求項１】 フローティングゲートトランジスタをメ
モリセルに使用してトレンチにより素子間分離するメモ
リ装置のセルアレイ製造方法において、 トンネル絶縁体上に形成した第１導電体の上にストッパ
を形成してからトレンチ形成部分をエッチングして基板
まで掘り下げるトレンチ形成過程と、これにより形成さ
れたトレンチを埋めてセルアレイ表面を覆う素子分離体
を形成し、その素子分離体に対し前記ストッパが露出す
るまで平坦化を実施する平坦化過程と、この後に前記ス
トッパ及び素子分離体をエッチングして前記第１導電体
の側面部分まで露出させ、その上に層間絶縁体を形成す
る層間絶縁過程と、その層間絶縁体上に第２導電体を形
成してからパターニングし、前記第１導電体をフローテ
ィングゲートとし且つ前記第２導電体をコントロールゲ
ートとしたメモリセルを形成するセル形成過程と、を含
むことを特徴とするセルアレイ製造方法。 - 【請求項２】 層間絶縁過程において、ストッパ及び素
子分離体をウェットエッチによりエッチングする請求項
１記載のセルアレイ製造方法。 - 【請求項３】 トレンチ形成過程において、第１導電体
の上に第１保護体を形成した上にさらに第２保護体を形
成してストッパとし、そしてトレンチ形成部分をエッチ
ングする請求項１記載のセルアレイ製造方法。 - 【請求項４】 平坦化過程において、素子分離体に対し
第２保護体が露出するまで平坦化を実施してから該第２
保護体を除去する請求項３記載のセルアレイ製造方法。 - 【請求項５】 ウェットエッチにより第２保護体を除去
する請求項４記載のセルアレイ製造方法。 - 【請求項６】 層間絶縁過程において、第２保護体の除
去で露出した第１保護体及び素子分離体をエッチングし
て第１導電体の側面部まで露出させる請求項４又は請求
項５記載のセルアレイ製造方法。 - 【請求項７】 第１保護体及び素子分離体をウェットエ
ッチによりエッチングする請求項６記載のセルアレイ製
造方法。 - 【請求項８】 第１保護体が酸化膜で、第２保護体が窒
化膜である請求項３〜７のいずれか１項に記載のセルア
レイ製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1996P40181 | 1996-09-16 | ||
| KR1019960040181A KR100238865B1 (ko) | 1996-09-16 | 1996-09-16 | 불휘발성 반도체 메모리 장치의 메모리 셀의 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10107167A JPH10107167A (ja) | 1998-04-24 |
| JP3507669B2 true JP3507669B2 (ja) | 2004-03-15 |
Family
ID=19473925
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24891397A Expired - Fee Related JP3507669B2 (ja) | 1996-09-16 | 1997-09-12 | メモリ装置のセルアレイ製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JP3507669B2 (ja) |
| KR (1) | KR100238865B1 (ja) |
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|---|---|---|---|---|
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| KR20010036336A (ko) * | 1999-10-07 | 2001-05-07 | 한신혁 | 반도체 디바이스의 메모리 셀 제조 방법 |
| JP2003007864A (ja) | 2001-06-22 | 2003-01-10 | Nec Corp | 不揮発性半導体記憶装置の製造方法 |
| US6559008B2 (en) * | 2001-10-04 | 2003-05-06 | Hynix Semiconductor America, Inc. | Non-volatile memory cells with selectively formed floating gate |
| KR100880307B1 (ko) * | 2002-05-29 | 2009-01-28 | 주식회사 하이닉스반도체 | 플래시 메모리 셀의 제조방법 |
| KR100691490B1 (ko) | 2005-04-29 | 2007-03-09 | 주식회사 하이닉스반도체 | 플래시 메모리 소자의 게이트 형성 방법 |
| JP2007180482A (ja) | 2005-12-28 | 2007-07-12 | Hynix Semiconductor Inc | フラッシュメモリ素子の製造方法 |
| KR100771805B1 (ko) | 2005-12-28 | 2007-10-30 | 주식회사 하이닉스반도체 | 플래쉬 메모리 소자의 제조 방법 |
| CN111755449B (zh) * | 2019-03-27 | 2023-08-08 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构及其形成方法 |
| KR20220047431A (ko) | 2020-10-08 | 2022-04-18 | 삼성전자주식회사 | 반도체 장치 및 이를 포함하는 데이터 저장 시스템 |
-
1996
- 1996-09-16 KR KR1019960040181A patent/KR100238865B1/ko not_active IP Right Cessation
-
1997
- 1997-09-12 JP JP24891397A patent/JP3507669B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| KR100238865B1 (ko) | 2000-01-15 |
| JPH10107167A (ja) | 1998-04-24 |
| KR19980021363A (ko) | 1998-06-25 |
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