JP2007180482A - フラッシュメモリ素子の製造方法 - Google Patents
フラッシュメモリ素子の製造方法 Download PDFInfo
- Publication number
- JP2007180482A JP2007180482A JP2006183147A JP2006183147A JP2007180482A JP 2007180482 A JP2007180482 A JP 2007180482A JP 2006183147 A JP2006183147 A JP 2006183147A JP 2006183147 A JP2006183147 A JP 2006183147A JP 2007180482 A JP2007180482 A JP 2007180482A
- Authority
- JP
- Japan
- Prior art keywords
- film
- conductive layer
- region
- high voltage
- voltage transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 39
- 238000002955 isolation Methods 0.000 claims abstract description 60
- 239000004065 semiconductor Substances 0.000 claims abstract description 52
- 239000000758 substrate Substances 0.000 claims abstract description 48
- 230000000694 effects Effects 0.000 claims abstract description 10
- 238000000034 method Methods 0.000 claims description 62
- 238000005530 etching Methods 0.000 claims description 43
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 28
- 229920005591 polysilicon Polymers 0.000 claims description 28
- 125000006850 spacer group Chemical group 0.000 claims description 10
- 238000001039 wet etching Methods 0.000 claims description 9
- 238000010030 laminating Methods 0.000 claims description 8
- 238000004140 cleaning Methods 0.000 claims description 6
- 238000000059 patterning Methods 0.000 claims description 6
- 238000005498 polishing Methods 0.000 claims description 5
- 230000003647 oxidation Effects 0.000 claims description 4
- 238000007254 oxidation reaction Methods 0.000 claims description 4
- 230000008878 coupling Effects 0.000 abstract description 9
- 238000010168 coupling process Methods 0.000 abstract description 9
- 238000005859 coupling reaction Methods 0.000 abstract description 9
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 8
- 238000001459 lithography Methods 0.000 description 7
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 4
- 150000004767 nitrides Chemical class 0.000 description 4
- 230000010354 integration Effects 0.000 description 3
- 230000006870 function Effects 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
- H10B41/42—Simultaneous manufacture of periphery and memory cells
- H10B41/43—Simultaneous manufacture of periphery and memory cells comprising only one type of peripheral transistor
- H10B41/44—Simultaneous manufacture of periphery and memory cells comprising only one type of peripheral transistor with a control gate layer also being used as part of the peripheral transistor
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
- H10B41/42—Simultaneous manufacture of periphery and memory cells
- H10B41/43—Simultaneous manufacture of periphery and memory cells comprising only one type of peripheral transistor
- H10B41/47—Simultaneous manufacture of periphery and memory cells comprising only one type of peripheral transistor with a floating-gate layer also being used as part of the peripheral transistor
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Non-Volatile Memory (AREA)
- Semiconductor Memories (AREA)
- Element Separation (AREA)
Abstract
【課題】 隣接セル間の干渉効果を最小化することができ、誘電体膜とフローティングゲートの接触面積を増加させてカップリング比を向上させることができ、セル領域のトンネル酸化膜より厚い高電圧トランジスタ領域のゲート酸化膜によってもカップリング比を増加させることが可能なフラッシュメモリ素子の製造方法の提供。
【解決手段】 半導体基板の第1領域にトンネル酸化膜および第1導電層を積層してフローティングゲートパターンを形成し、前記半導体基板の第2領域にトレンチ型素子分離膜を形成する段階と、前記素子分離膜を所定の厚さエッチングする段階と、全体構造上に誘電体膜及び第2導電層を形成した後、パターニングしてフローティングゲートおよびコントロールゲートを形成する段階とを含む、フラッシュメモリ素子の製造方法を提供する。
【選択図】 図1d
【解決手段】 半導体基板の第1領域にトンネル酸化膜および第1導電層を積層してフローティングゲートパターンを形成し、前記半導体基板の第2領域にトレンチ型素子分離膜を形成する段階と、前記素子分離膜を所定の厚さエッチングする段階と、全体構造上に誘電体膜及び第2導電層を形成した後、パターニングしてフローティングゲートおよびコントロールゲートを形成する段階とを含む、フラッシュメモリ素子の製造方法を提供する。
【選択図】 図1d
Description
本発明は、フラッシュメモリ素子の製造方法に係り、特に、高集積化された半導体素子において隣接セル間の干渉(interference)効果を最小化することができ、素子分離膜を所定の厚さエッチングしてEFHを調節することによりカップリング比を向上させることができる、フラッシュメモリ素子の製造方法に関する。
NAND型フラッシュメモリ素子は、FN(Fowler-Nordheim)トンネル現象を用いてフローティングゲートに電子を注入することにより、データプログラムを行い、大容量および高集積度を提供する。
NAND型フラッシュメモリ素子は、多数のセルブロックからなる。一つのセルブロックは、データを格納するための多数のセルが直列連結されて1本のストリングを構成する多数のセルストリング、セルストリングとドレインとの間に形成されたドレイン選択トランジスタ、およびセルストリングとソースとの間にそれぞれ形成されたソース選択トランジスタから構成される。ここで、NAND型フラッシュメモリ素子のセルは、半導体基板上の所定の領域に素子分離膜を形成した後、半導体基板上の所定の領域に、トンネル酸化膜、フローティングゲート、誘電体膜およびコントロールゲートが積層されてなるゲートを形成し、ゲートの両側に接合部を形成して構成される。ここで、素子分離膜およびフローティングゲートは、STI(Shallow Trench Isolation)工程、SA−STI(Self Aligned Shallow TrenchIsolation)工程、またはSAFG(Self Aligned Floating Gate)工程によって形成される。
ところが、NAND型フラッシュメモリ素子のサイズが縮小するにつれて、セル間の間隔が減少し、これにより隣接セルの動作に影響されてセルの状態が変化する隣接セル間の干渉効果が最も大きい問題点として浮き彫りになっている。例えば、プログラムの際にプログラムセルのしきい値電圧が隣接セル間の干渉効果によって周辺セルのしきい値電圧に影響されることにより上昇する。したがって、プログラムセルのしきい値電圧分布が広範囲に変化し、これによりチップがフェールされる現象が発生する。このような隣接セル間の干渉問題は、マルチレベルセルではさらに重要な問題として台頭してくる。このようなセル間の干渉効果を最小化するためには、セル間の間隔を十分確保しなければならない。しかし、素子の高集積化により、セル間の間隔を十分確保することは限界がある。
一方、近年、最も多く用いられるSA−STI工程は、第1及び第2導電層でフローティングゲートを形成し、フローティングゲートマスクを用いて第2導電層をパターニングしなければならない。ところが、半導体素子の高集積化に伴ってセルサイズが減少しながら整列マージンが減少し、フローティングゲートマスクを用いた工程はそれ以上採用することができない。
そこで、本発明の目的は、半導体素子の高集積化に伴って使用に限界があるSA−STI工程を使用することなく、一つの導電層でフローティングゲートを形成し、セル間の間隔を十分確保して隣接セル間の干渉効果を最小化することが可能なフラッシュメモリ素子の製造方法を提供することにある。
本発明の他の目的は、SA−STI工程を使用しなくてもフローティングゲートを形成し、セル間の間隔を十分確保して隣接セル間の干渉効果を最小化しながら、誘電体膜との接触面積を増加させてカップリング比を向上させることが可能なフラッシュメモリ素子の製造方法を提供することにある。
本発明の別の目的は、セル領域のトンネル酸化膜より厚い高電圧トランジスタ領域のゲート酸化膜の厚さによる有効素子分離膜の高さ(Effective Field oxide Height:EFH)調節の限界を克服してセル領域のカップリング比を増加させることが可能なフラッシュメモリ素子の製造方法を提供することにある。
本発明の別の目的は、素子分離膜の所定の厚さにエッチングしてカップリング比を向上させる過程でトンネル酸化膜、半導体基板またはフローティングゲートの損傷を防止することが可能なフラッシュメモリ素子の製造方法を提供することにある。
上記目的を達成するために、本発明の第1実施例に係るフラッシュメモリ素子の製造方法は、(a)半導体基板の第1領域にトンネル酸化膜および第1導電層を積層してフローティングゲートパターンを形成し、前記半導体基板の第2領域にトレンチ型素子分離膜を形成する段階と、(b)前記素子分離膜を所定の厚さエッチングする段階と、(c)全体構造上に誘電体膜及び第2導電層を形成した後、パターニングしてフローティングゲートおよびコントロールゲートを形成する段階とを含む。
前記(a)段階は、前記半導体基板の上部に前記トンネル酸化膜、前記第1導電層およびハードマスク膜を順次形成する段階と、素子分離マスクを用いたフォトリソグラフィーーおよびエッチング工程によって前記ハードマスク膜、第1導電層およびトンネル酸化膜の所定の領域をエッチングして前記フローティングゲートパターンを形成した後、前記半導体基板を所定の深さにエッチングしてトレンチを形成する段階と、前記トレンチが埋め込まれるように全体構造上に絶縁膜を形成する段階と、前記ハードマスク膜が露出されるように前記絶縁膜を研磨した後、前記ハードマスク膜を除去して前記素子分離膜を形成する段階とを含む。
前記第1導電層は、アンドープトポリシリコン膜およびドープトポリシリコン膜を積層して700〜1500Åの厚さに形成し、前記アンドープトポリシリコン膜は前記第1導電層の1/2以下の厚さに形成する。
前記(b)段階は、BOEなどを用いたウェットエッチング工程で行う。
また、本発明の第2実施例に係るフラッシュメモリ素子の製造方法は、セル領域および高電圧トランジスタ領域を含んだ多数の領域が確定された半導体基板を提供する段階と、前記セル領域および前記高電圧トランジスタ領域の前記半導体基板上に相異なる厚さのトンネル酸化膜およびゲート酸化膜をそれぞれ形成する段階と、全体構造上に第1導電層およびハードマスク膜を形成し、所定の工程によって前記セル領域上に形成された前記膜および前記高電圧トランジスタ領域上に形成された前記膜の所定の領域をエッチングした後、前記半導体基板を所定の深さにエッチングしてトレンチを形成する段階と、前記トレンチが埋め込まれるように絶縁膜を形成した後研磨し、前記ハードマスク膜を除去して素子分離膜を形成する段階と、前記高電圧トランジスタ領域を閉鎖し前記セル領域を露出させるマスクを形成した後、前記セル領域の前記素子分離膜のみを所定の厚さにエッチングする段階と、前記マスクを除去した後、前記セル領域および高電圧トランジスタ領域の前記素子分離膜を所定の厚さにエッチングする段階と、全体構造上に誘電体膜および第2導電層を形成した後、パターニングしてセルゲートおよび高電圧トランジスタゲートを形成する段階とを含む。
前記トンネル酸化膜は70〜90Åの厚さに形成し、前記ゲート酸化膜は350〜400Åの厚さに形成する。
前記第1導電層は、アンドープトポリシリコン膜およびドープトポリシリコン膜を積層して700〜1500Åの厚さに形成し、前記アンドープトポリシリコン膜は、前記第1導電層の1/2以下の厚さに形成する。
前記セル領域の素子分離膜は、BOEなどを用いたウェットエッチング工程によってエッチングする。
前記セル領域および前記高電圧トランジスタ領域の前記素子分離膜は、前記マスク除去の後に行われるウェット洗浄工程によってエッチングされる。
一方、本発明の第3実施例に係るフラッシュメモリ素子の製造方法は、セル領域および高電圧トランジスタ領域を含んだ多数の領域が確定された半導体基板を提供する段階と、前記高電圧トランジスタ領域の前記半導体基板を所定の厚さにエッチングする段階と、酸化工程を行って前記セル領域および前記高電圧トランジスタ領域の前記半導体基板の上部にトンネル酸化膜およびゲート酸化膜を形成する段階と、全体構造上に第1導電層およびハードマスク膜を形成し、所定の工程によって前記セル領域上に形成された前記膜および前記高電圧トランジスタ領域上に形成された前記膜の所定の領域をエッチングした後、前記半導体基板を所定の深さにエッチングしてトレンチを形成する段階と、前記トレンチが埋め込まれるように絶縁膜を形成し後研磨し、前記ハードマスク膜を除去して素子分離膜を形成する段階と、前記セル領域および高電圧トランジスタ領域の前記素子分離膜を所定の厚さにエッチングする段階と、全体構造上に誘電体膜および第2導電層を形成した後、パターニングしてセルゲートおよび高電圧トランジスタゲートを形成する段階とを含む。
前記高電圧トランジスタ領域の前記半導体基板は、前記トンネル酸化膜と前記ゲート酸化膜の厚さを考慮して、前記トンネル酸化膜と前記ゲート酸化膜が前記半導体基板の表面から同一の高さとなるようにエッチングする。
前記第1導電層は、アンドープトポリシリコン膜およびドープトポリシリコン膜を積層して700〜1500Åの厚さに形成し、前記アンドープトポリシリコン膜は、前記第1導電層の1/2以下の厚さに形成する。
前記セル領域および前記高電圧トランジスタ領域の前記素子分離膜は、BOEなどを用いたウェットエッチング工程によってエッチングする。
上述した本発明によれば、高集積化される半導体素子の製造工程に適用できないSA−STI工程を使用することなく、一つの導電層を用いてフローティングゲートを形成しながらセル間の間隔を十分確保して隣接セル間の干渉効果を最小化することができ、セル領域の素子分離膜を所定の厚さエッチングしてEFHを調節することにより、誘電体膜とフローティングゲートの接触面積を増加させてカップリング比を向上させることができる。
また、高電圧トランジスタ領域のみを覆う感光膜を形成した後、素子分離膜をエッチングする工程を行い、あるいは高電圧トランジスタ領域のゲート酸化膜の厚さだけ半導体基板をエッチングした後、ゲート酸化膜を形成してセル領域と高電圧トランジスタ領域との段差を同一にすることにより、セル領域のトンネル酸化膜より厚い高電圧トランジスタ領域のゲート酸化膜によってもカップリング比を増加させることができる。
また、素子分離膜を所定の深さにエッチングしてEFHを調節する過程でトンネル酸化膜、半導体基板またはフローティングゲートが損傷することを、フローティングゲートの側壁に導電層スペーサを形成した後、素子分離膜をさらにエッチングして最終的にEFHを調節することにより防止することができる。
以下、添付図面を参照して本発明の好適な実施例を詳細に説明する。
〔第1実施例〕
図1a〜図1dは、本発明の第1実施例に係るフラッシュメモリ素子の製造方法を説明するために順次示した素子の断面図である。
図1a〜図1dは、本発明の第1実施例に係るフラッシュメモリ素子の製造方法を説明するために順次示した素子の断面図である。
図1aに示すように、半導体基板11の上部にトンネル酸化膜12、第1導電層13およびハードマスク膜14を順次形成する。第1導電層13は、トンネル酸化膜12のスマイリングを防止するために、アンドープトポリシリコン膜およびドープトポリシリコン膜を積層して700〜1500Åの厚さに形成するが、アンドープトポリシリコン膜の厚さは、第1導電層13の全厚の1/2以下にする。
一方、第1導電層13は、シングルレベルセルに適用される場合には1000〜1500Åの厚さに形成し、マルチレベルセルに適用される場合には700〜1000Åの厚さに形成する。
また、ハードマスク膜14は、好ましくは窒化膜を用いて形成する。そして、アクティブ領域とフィールド領域を確定するために、素子分離膜を用いたフォトリソグラフィーおよびエッチング工程によってハードマスク膜14をパターニングする。パターニングされたハードマスク膜14をエッチングマスクとして第1導電層13、トンネル酸化膜12および半導体基板11を所定の深さにエッチングしてトレンチ15を形成する。
トレンチ15が形成されると同時に第1導電層13がパターニングされてフローティングゲートパターンが確定される。すなわち、素子分離膜を形成するためのトレンチとフローティングゲートパターンが並んだ方向に確定される。その後、トレンチ15が埋め込まれるように全体構造の上部に絶縁膜16を形成する。
ハードマスク膜14が露出されるように絶縁膜16を研磨した後、図1bに示すように、リン酸などを用いてハードマスク膜14を除去する。これにより、トレンチ15内に絶縁膜16が埋め込まれた素子分離膜16Aが形成される。
図1cに示すように、BOEなどを用いたウェットエッチング工程によって素子分離膜16Aを所定の深さにエッチングして有効素子分離膜の高さ(Effective Field Oxide Height:EFH)を調節する。これにより、以後形成される誘電体膜と第1導電層13との接触面積を増加させてカップリング比を増加させることができる。
図1dに示すように、全体構造上に誘電体膜17を形成した後、第2導電層18を形成する。そして、コントロールゲートマスクを用いたリソグラフィー工程およびエッチング工程によって第2導電層18からトンネル酸化膜12までの所定の領域をエッチングし、フローティングゲートとコントロールゲートが積層されたゲートを形成する。ここで、第1導電層13はフローティングゲートとして作用し、第2導電層18はコントロールゲートとして作用する。
前記の実施例では、セル領域の工程のみを例として説明したが、誘電体膜と第1導電層との接触面積を増大させるために、セル領域だけでなく、周辺回路領域の素子分離膜を所定の厚さエッチングする。ところが、セル領域のトンネル酸化膜より厚く形成される高電圧トランジスタ領域のゲート酸化膜に損傷を与えない範囲内で素子分膜のエッチング工程が行われるため、誘電体膜と第1導電層との接触面積を増やすのに限界がある。したがって、本発明の他の実施例では、高電圧トランジスタ領域のゲート酸化膜の厚さによる誘電体膜と第1導電層との接触面積が制限されることを解決する方法を提示する。
〔第2実施例〕
図2a〜図2eは、本発明の第2実施例に係るフラッシュメモリ素子の製造方法を説明するために順次示した素子の断面図である。
図2a〜図2eは、本発明の第2実施例に係るフラッシュメモリ素子の製造方法を説明するために順次示した素子の断面図である。
図2aに示すように、セル領域Aと高電圧トランジスタ領域Bなどが確定された半導体基板21を提供する。
セル領域Aの半導体基板21の上部にトンネル酸化膜22Aが形成され、高電圧トランジスタ領域Bの半導体基板21の上部にトンネル酸化膜22Aより厚くゲート酸化膜22Bが形成される。
ここで、トンネル酸化膜22Aは70〜90Åの厚さに形成し、ゲート酸化膜22Bは350〜400Åの厚さに形成する。全体構造上に第1導電層23およびハードマスク膜24を形成する。第1導電層23はアンドープトポリシリコン膜およびドープトポリシリコン膜を積層して700〜1400Åの厚さに形成するが、アンドープトポリシリコン膜が第1導電層23の1/2以下の厚さに形成されるようにする。一方、第1導電層23は、シングルレベルセルに適用される場合には1000〜1500Åの厚さに形成し、マルチレベルセルに適用される場合には700〜1000Åの厚さに形成する。また、ハードマスク膜24は、好ましくは窒化膜を用いて形成する。
そして、アクティブ領域とフィールド領域を確定するための素子分離マスクを用いたリソグラフィー工程およびエッチング工程によってハードマスク膜24をパターニングする。パターニングされたハードマスク膜24をエッチングマスクとして第1導電層23、トンネル酸化膜22Aおよび半導体基板21を所定の深さにエッチングしてトレンチ25を形成する。
この際、高電圧トランジスタ領域Bにおいても同一の工程によってトレンチ25が形成される。その後、トレンチ25が埋め込まれるように全体構造上に絶縁膜26を形成する。
ハードマスク膜24が露出されるように絶縁膜26を研磨した後、図2bに示すように、リン酸などを用いてハードマスク膜24を除去する。これにより、トレンチ25内に絶縁膜26が埋め込まれた素子分離膜26Aが形成される。
図2cに示すように、全体構造上に感光膜27を形成した後、高電圧トランジスタ領域Bにのみ残留するように感光膜27をパターニングする。高電圧トランジスタ領域Bにのみ感光膜27が残留した状態でBOEなどを用いたウェットエッチング工程によってセル領域Aの素子分離膜26Aを所定の深さにエッチングしてEFHを調節する。
図2dに示すように、高電圧トランジスタ領域Bに形成された感光膜27を除去した後、洗浄工程を行う。洗浄工程によってセル領域Aと高電圧トランジスタ領域Bの素子分離膜26Aが所定の厚さにエッチングされる。洗浄工程によって素子分離膜26Aがエッチングされる厚さを最終EFHとして設定する。この際、好ましくは、セル領域Aのトンネル酸化膜22Aが露出されないように素子分離膜26Aのエッチング厚さを調節する。
図2eに示すように、全体構造上に誘電体膜28を形成した後、第2導電層29を形成する。そして、コントロールゲートマスクを用いたリソグラフィー工程およびエッチング工程によってセル領域Aの第2導電層29からトンネル酸化膜22Aまでの所定の領域をエッチングすると同時に、高電圧トランジスタ領域Bの第2導電層29からゲート酸化膜22Bまでの所定の領域をエッチングして、フローティングゲートとコントロールゲートが積層されたセルゲートおよび高電圧トランジスタゲートを形成する。
〔第3実施例〕
図3a〜図3eは本発明の第3実施例に係るフラッシュメモリ素子の製造方法を説明するために順次示した素子の断面図である。
図3a〜図3eは本発明の第3実施例に係るフラッシュメモリ素子の製造方法を説明するために順次示した素子の断面図である。
図3aに示すように、セル領域Aおよび高電圧トランジスタ領域Bが確定された半導体基板31を提供する。高電圧トランジスタ領域Bの半導体基板31を所定の深さエッチングするが、セル領域Aに形成されるトンネル酸化膜の厚さと高電圧トランジスタ領域Bに形成されるゲート酸化膜の厚さを考慮してエッチング深さを決定する。例えば、セル領域Aにトンネル酸化膜が70〜90Åの厚さに形成され、高電圧トランジスタ領域にゲート酸化膜が350〜400Åの厚さに形成されると、260〜300Åの深さに半導体基板31をエッチングする。
図3bに示すように、酸化工程を行ってセル領域Aの半導体基板31上にトンネル酸化膜32Aを形成し、高電圧トランジスタ領域Bの半導体基板31上にゲート酸化膜32Bを形成する。
この際、高電圧トランジスタ領域Bの半導体基板31がエッチングされた状態で酸化工程が行われるので、セル領域Aのトンネル酸化膜32Aと高電圧トランジスタ領域Bのゲート酸化膜32Bは、半導体基板31の表面から同じ高さとして形成される。したがって、セル領域Aと高電圧トランジスタ領域Bとの段差が発生しない。
その後、全体構造上に第1導電層33およびハードマスク膜34を形成する。第1導電層33は、アンドープトポリシリコン膜およびドープトポリシリコン膜を積層して700〜1500Åの厚さに形成するが、アンドープトポリシリコン膜が第1導電層33の1/2以下の厚さに形成されるようにする。
一方、第1導電層33は、シングルレベルセルに適用される場合には1000〜1500Åの厚さに形成し、マルチレベルセルに適用される場合には700〜1000Åの厚さに形成する。
また、ハードマスク膜34は、好ましくは窒化膜を用いて形成する。そして、アクティブ領域とフィールド領域を確定するための素子分離マスクを用いたリソグラフィー工程およびエッチング工程によってハードマスク膜34をパターニングする。
パターニングされたハードマスク膜34をエッチングマスクとして第1導電層33、トンネル酸化膜32Aおよび半導体基板31を所定の深さにエッチングしてトレンチ35を形成する。この際、高電圧トランジスタ領域Bにおいても同一の工程によってトレンチ35が形成される。その後、トレンチ35が埋め込まれるように全体構造上に絶縁膜36を形成する。
図3cに示すように、ハードマスク膜34が露出するように絶縁膜36を研磨した後、リン酸などを用いてハードマスク膜34を除去する。これにより、トレンチ35内に絶縁膜36が埋め込まれた素子分離膜36Aが形成される。
図3dに示すように、BOEなどを用いたウェットエッチング工程によってセル領域Aと高電圧トランジスタ領域Bの素子分離膜36Aを所定の深さにエッチングしてEFHを調節する。
図3eに示すように、全体構造上に誘電体膜37を形成した後、第2導電層38を形成する。そして、コントロールゲートマスクを用いたリソグラフィー工程およびエッチング工程によってセル領域Aの第2導電層38からトンネル酸化膜32Aまでの所定の領域をエッチングすると同時に、高電圧トランジスタ領域Bの第2導電層38からゲート酸化膜32Bまでの所定の領域をエッチングして、フローティングゲートとコントロールゲートが積層されたセルゲートおよび高電圧トランジスタゲートを形成する。
前記の実施例において、第1導電層、トンネル酸化膜および半導体基板が整列されているため、EFHを調節するために素子分離膜をエッチングする過程でトンネル酸化膜および半導体基板が露出して損傷することもある。また、第1導電層の側面が露出した状態で素子分離膜がエッチングされるため、第1導電層も損傷するおそれがある。したがって、第1導電層の側壁に導電層スペーサを形成した後、素子分離膜をさらにエッチングすると、前記の問題を予め防止することができる。次に、これについて図4a〜図4eを用いて説明する。
〔第4実施例〕
図4a〜図4eは、本発明の第4実施例に係るフラッシュメモリ素子の製造方法を説明するために順次示した素子の断面図である。
図4a〜図4eは、本発明の第4実施例に係るフラッシュメモリ素子の製造方法を説明するために順次示した素子の断面図である。
図4aに示すように、半導体基板41の上部にトンネル酸化膜42、第1導電層43およびハードマスク膜44を順次形成する。
第1導電層43は、アンドープトポリシリコン膜を用いて700〜1500Åの厚さに形成するが、シングルレベルセルに適用される場合には1000〜1500Åの厚さに形成し、マルチレベルセルに適用される場合には700〜1000Åの厚さに形成する。
また、ハードマスク膜44は、好ましくは窒化膜を用いて形成する。そして、アクティブ領域とフィールド領域を確定するための素子分離マスクを用いたリソグラフィー工程およびエッチング工程によってハードマスク44をパターニングする。
パターニングされたハードマスク膜44をエッチングマスクとして第1導電層43、トンネル酸化膜42および半導体基板41を所定の深さにエッチングしてトレンチ45を形成する。トレンチ45が形成されると同時に、第1導電層43がパターニングされてフローティングゲートパターンが確定される。
すなわち、素子分離膜を形成するためのトレンチとフローティングゲートパターンが並んだ方向に確定される。その後、トレンチ45が埋め込まれるように全体構造上部に絶縁膜46を形成する。
図4bに示すように、ハードマスク膜44が露出するように絶縁膜46を研磨した後、リン酸などを用いてハードマスク膜44を除去する。これにより、トレンチ45内に絶縁膜46が埋め込まれた素子分離膜46Aが形成される。そして、BOEなどを用いたウェットエッチング工程によって素子分離膜46Aを所定の深さにエッチングして有効素子分離膜の高さ(Effective Field oxideHeight;EFH)を調節する。
図4cに示すように、全体構造上に導電層を形成した後、全面エッチングして第1導電層43の側壁に導電層スペーサ47を形成する。ここで、導電層スペーサ47は、隣接セル間の干渉効果に影響を及ぼさない最小限の厚さに形成し、ドープトポリシリコン膜を用いて形成する。好ましくは、導電層スペーサ47は、セル間の間隔の1/2の厚さに形成し、1E15〜2E15ions/cm2以上のドーピング濃度を持つように形成する。
図4dに示すように、第1導電層43の側壁に導電層スペーサ47が形成された状態で洗浄工程を行って素子分離膜46Aをさらに深くエッチングする。
図4eに示すように、全体構造上に誘電体膜48を形成した後、第2導電層49を形成する。そして、コントロールゲートマスクを用いたリソグラフィー工程およびエッチング工程によって第2導電層49からトンネル酸化膜42までの所定の領域をエッチングし、フローティングゲートとコントロールゲートとが積層されたセルゲートを形成する。
A…セル領域,B…高電圧トランジスタ領域,11、21、31および41…半導体基板,12、22A、32Aおよび42…トンネル酸化膜,13、23、33および43 …第1導電層,14、24、34および44…ハードマスク膜,15、25、35および45…トレンチ,16、26、36および46…絶縁膜,16A、26A、36Aおよび46A…素子分離膜,17、28、37および47…誘電体膜,18、29、38および49…第2導電層,22Bおよび32B…ゲート酸化膜,48…導電層スペーサ
Claims (15)
- セル領域および高電圧トランジスタ領域を含んだ多数の領域が確定された半導体基板を提供する段階と、
前記セル領域および前記高電圧トランジスタ領域の前記半導体基板上に相異なる厚さのトンネル酸化膜またはゲート酸化膜を形成する段階と、
全体構造上に第1導電層およびハードマスク膜を形成し、所定の工程によって前記セル領域上に形成された前記膜および前記高電圧トランジスタ領域上に形成された前記膜の所定の領域をエッチングした後、前記半導体基板を所定の深さにエッチングしてトレンチを形成する段階と、
前記トレンチが埋め込まれるように絶縁膜を形成した後研磨し、前記ハードマスク膜を除去して素子分離膜を形成する段階と、
前記高電圧トランジスタ領域を閉鎖し前記セル領域を露出させるマスクを形成した後、前記セル領域の前記素子分離膜のみを所定の厚さにエッチングする段階と、
前記マスクを除去した後、前記セル領域および高電圧トランジスタ領域の前記素子分離膜を所定の厚さにエッチングする段階と、
全体構造上に誘電体膜および第2導電層を形成した後、パターニングしてセルゲートおよび高電圧トランジスタゲートを形成する段階とを含むことを特徴とする、フラッシュメモリ素子の製造方法。 - 前記トンネル酸化膜は70〜90Åの厚さに形成し、前記ゲート酸化膜は350〜400Åの厚さに形成することを特徴とする、請求項1に記載のフラッシュメモリ素子の製造方法。
- 前記第1導電層は、アンドープトポリシリコン膜およびドープトポリシリコン膜を積層して700〜1500Åの厚さに形成することを特徴とする、請求項1に記載のフラッシュメモリ素子の製造方法。
- 前記アンドープトポリシリコン膜は、前記第1導電層の1/2以下の厚さに形成することを特徴とする、請求項3に記載のフラッシュメモリ素子の製造方法。
- 前記セル領域の素子分離膜は、BOEなどを用いたウェットエッチング工程によってエッチングすることを特徴とする、請求項1に記載のフラッシュメモリ素子の製造方法。
- 前記セル領域および前記高電圧トランジスタ領域の前記素子分離膜は、前記マスク除去の後に行われるウェット洗浄工程によってエッチングされることを特徴とする、請求項1に記載のフラッシュメモリ素子の製造方法。
- セル領域および高電圧トランジスタ領域を含んだ多数の領域が確定された半導体基板を提供する段階と、
前記高電圧トランジスタ領域の前記半導体基板を所定の厚さにエッチングする段階と、
酸化工程を行って前記セル領域および前記高電圧トランジスタ領域の前記半導体基板の上部にトンネル酸化膜およびゲート酸化膜を形成する段階と、
全体構造上に第1導電層およびハードマスク膜を形成し、所定の工程によって、前記セル領域上に形成された前記膜および前記高電圧トランジスタ領域上に形成された前記膜の所定の領域をエッチングした後、前記半導体基板を所定の深さにエッチングしてトレンチを形成する段階と、
前記トレンチが埋め込まれるように絶縁膜を形成し後研磨し、前記ハードマスク膜を除去して素子分離膜を形成する段階と、
前記セル領域および高電圧トランジスタ領域の前記素子分離膜を所定の厚さにエッチングする段階と、
全体構造上に誘電体膜および第2導電層を形成した後、パターニングしてセルゲートおよび高電圧トランジスタゲートを形成する段階とを含むことを特徴とする、フラッシュメモリ素子の製造方法。 - 前記高電圧トランジスタ領域の前記半導体基板は、前記トンネル酸化膜と前記ゲート酸化膜の厚さを考慮して、前記トンネル酸化膜と前記ゲート酸化膜が前記半導体基板の表面から同一の高さとなるようにエッチングすることを特徴とする、請求項7に記載のフラッシュメモリ素子の製造方法。
- 前記第1導電層は、アンドープトポリシリコン膜およびドープトポリシリコン膜を積層して700〜1500Åの厚さに形成することを特徴とする、請求項7に記載のフラッシュメモリ素子の製造方法。
- 前記アンドープトポリシリコン膜は、前記第1導電層の1/2以下の厚さに形成することを特徴とする、請求項9に記載のフラッシュメモリ素子の製造方法。
- 前記セル領域および前記高電圧トランジスタ領域の前記素子分離膜は、BOEなどを用いたウェットエッチング工程によってエッチングすることを特徴とする、請求項7に記載のフラッシュメモリ素子の製造方法。
- 半導体基板の第1領域にトンネル酸化膜および第1導電層を積層してフローティングゲートパターンを形成し、前記半導体基板の第2領域にトレンチ型素子分離膜を形成する段階と、
前記素子分離膜を1次に所定の厚さエッチングする段階と、
前記第1導電層の側壁に導電層スペーサを形成する段階と、
前記素子分離膜を2次に所定の厚さエッチングする段階と、
全体構造上に誘電体膜および第2導電層を形成した後、パターニングしてフローティングゲートおよびコントロールゲートを形成する段階とを含むことを特徴とする、フラッシュメモリ素子の製造方法。 - 前記第1導電層は、アンドープトポリシリコン膜を用いて700〜1500Åの厚さに形成することを特徴とする、請求項12に記載のフラッシュメモリ素子の製造方法。
- 前記導電層スペーサは、隣接セル間の干渉効果に影響を及ぼさない最小限の厚さにドープトポリシリコン膜を用いて形成することを特徴とする、請求項12に記載のフラッシュメモリ素子の製造方法。
- 前記導電層スペーサを形成するための前記ドープトポリシリコン膜は、1E15〜2E15ions/cm2以上のドーピング濃度を持つことを特徴とする、請求項14に記載のフラッシュメモリ素子の製造方法。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020050131374A KR100723764B1 (ko) | 2005-12-28 | 2005-12-28 | 플래쉬 메모리 소자의 제조 방법 |
KR1020050131357A KR100771805B1 (ko) | 2005-12-28 | 2005-12-28 | 플래쉬 메모리 소자의 제조 방법 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2007180482A true JP2007180482A (ja) | 2007-07-12 |
Family
ID=38233237
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2006183147A Pending JP2007180482A (ja) | 2005-12-28 | 2006-07-03 | フラッシュメモリ素子の製造方法 |
Country Status (3)
Country | Link |
---|---|
US (2) | US7745284B2 (ja) |
JP (1) | JP2007180482A (ja) |
TW (1) | TWI320962B (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007221084A (ja) * | 2006-01-23 | 2007-08-30 | Toshiba Corp | 不揮発性半導体記憶装置 |
JP2008010537A (ja) * | 2006-06-28 | 2008-01-17 | Toshiba Corp | Nand型不揮発性半導体記憶装置およびnand型不揮発性半導体記憶装置の製造方法 |
Families Citing this family (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR101001464B1 (ko) * | 2008-08-01 | 2010-12-14 | 주식회사 하이닉스반도체 | 반도체 메모리 소자 및 그의 형성방법 |
US8026544B2 (en) | 2009-03-30 | 2011-09-27 | Sandisk Technologies Inc. | Fabricating and operating a memory array having a multi-level cell region and a single-level cell region |
US7906396B1 (en) * | 2009-09-02 | 2011-03-15 | Winbond Electronics Corp. | Flash memory and method of fabricating the same |
JP2011165975A (ja) * | 2010-02-10 | 2011-08-25 | Toshiba Corp | 不揮発性半導体記憶装置 |
US9437470B2 (en) * | 2013-10-08 | 2016-09-06 | Cypress Semiconductor Corporation | Self-aligned trench isolation in integrated circuits |
CN105226024A (zh) * | 2014-05-27 | 2016-01-06 | 中芯国际集成电路制造(上海)有限公司 | 一种nand闪存器件以及制备方法、电子装置 |
TWI548098B (zh) * | 2014-08-05 | 2016-09-01 | 旺宏電子股份有限公司 | 半導體元件及其製造方法 |
US10224407B2 (en) | 2017-02-28 | 2019-03-05 | Sandisk Technologies Llc | High voltage field effect transistor with laterally extended gate dielectric and method of making thereof |
US10340282B1 (en) | 2018-02-13 | 2019-07-02 | United Microelectronics Corp. | Semiconductor memory device and fabrication method thereof |
CN114678370B (zh) * | 2022-05-30 | 2022-08-02 | 广州粤芯半导体技术有限公司 | 一种Flash结构及其制备方法 |
Family Cites Families (27)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100238865B1 (ko) | 1996-09-16 | 2000-01-15 | 윤종용 | 불휘발성 반도체 메모리 장치의 메모리 셀의 제조방법 |
US5953596A (en) * | 1996-12-19 | 1999-09-14 | Micron Technology, Inc. | Methods of forming thin film transistors |
US6204159B1 (en) | 1999-07-09 | 2001-03-20 | Advanced Micro Devices, Inc. | Method of forming select gate to improve reliability and performance for NAND type flash memory devices |
US6509603B2 (en) * | 2000-03-13 | 2003-01-21 | Taiwan Semiconductor Manufacturing Company | P-channel EEPROM and flash EEPROM devices |
US6979619B1 (en) | 2000-06-15 | 2005-12-27 | Advanced Micro Devices, Inc. | Flash memory device and a method of fabrication thereof |
US6562681B2 (en) * | 2001-06-13 | 2003-05-13 | Mosel Vitelic, Inc. | Nonvolatile memories with floating gate spacers, and methods of fabrication |
JP4390412B2 (ja) * | 2001-10-11 | 2009-12-24 | Necエレクトロニクス株式会社 | 半導体装置及びその製造方法 |
KR20030056666A (ko) | 2001-12-28 | 2003-07-04 | 동부전자 주식회사 | 적층형 게이트 플래시 메모리 셀 제조 방법 |
US6911370B2 (en) | 2002-05-24 | 2005-06-28 | Hynix Semiconductor, Inc. | Flash memory device having poly spacers |
KR20030094940A (ko) | 2002-06-10 | 2003-12-18 | 주식회사 하이닉스반도체 | 반도체 소자의 제조방법 |
US20040197992A1 (en) | 2003-04-03 | 2004-10-07 | Hsiao-Ying Yang | Floating gates having improved coupling ratios and fabrication method thereof |
KR100490288B1 (ko) | 2003-06-30 | 2005-05-18 | 주식회사 하이닉스반도체 | 플래쉬 메모리 소자 제조 방법 |
CN1324693C (zh) | 2003-07-24 | 2007-07-04 | 旺宏电子股份有限公司 | 闪存的制造方法 |
KR100562743B1 (ko) | 2003-10-06 | 2006-03-21 | 동부아남반도체 주식회사 | 플래시 메모리 소자의 제조방법 |
KR100520684B1 (ko) | 2003-11-19 | 2005-10-11 | 주식회사 하이닉스반도체 | 플래쉬 메모리 소자의 제조 방법 |
KR100575333B1 (ko) | 2003-12-15 | 2006-05-02 | 에스티마이크로일렉트로닉스 엔.브이. | 플래쉬 메모리소자의 제조방법 |
KR100526477B1 (ko) | 2003-12-31 | 2005-11-08 | 동부아남반도체 주식회사 | 비휘발성 메모리 소자의 제조 방법 |
KR100533772B1 (ko) * | 2004-01-09 | 2005-12-06 | 주식회사 하이닉스반도체 | 반도체 소자의 제조 방법 |
KR100650369B1 (ko) * | 2004-10-01 | 2006-11-27 | 주식회사 하이닉스반도체 | 폴리실리콘부유측벽을 갖는 비휘발성메모리장치 및 그제조 방법 |
KR100603930B1 (ko) * | 2004-11-16 | 2006-07-24 | 삼성전자주식회사 | 비휘발성 기억 소자의 형성 방법 |
KR100673205B1 (ko) * | 2004-11-24 | 2007-01-22 | 주식회사 하이닉스반도체 | 플래쉬 메모리소자의 제조방법 |
KR100605508B1 (ko) * | 2004-11-30 | 2006-07-28 | 삼성전자주식회사 | 활성영역들과 자기정렬된 부유게이트들을 갖는 플래쉬메모리 소자들 및 그 제조방법들 |
KR100605510B1 (ko) * | 2004-12-14 | 2006-07-31 | 삼성전자주식회사 | 제어게이트 연장부를 갖는 플래시메모리소자의 제조방법 |
KR100611140B1 (ko) * | 2004-12-28 | 2006-08-09 | 삼성전자주식회사 | 트랜지스터의 게이트, 이의 제조 방법 및 게이트 구조를포함하는 불휘발성 메모리 장치, 이의 제조 방법. |
US7179717B2 (en) * | 2005-05-25 | 2007-02-20 | Micron Technology, Inc. | Methods of forming integrated circuit devices |
KR100680456B1 (ko) * | 2005-06-30 | 2007-02-08 | 주식회사 하이닉스반도체 | 플래쉬 메모리 소자 및 그의 제조방법 |
KR102000612B1 (ko) | 2013-03-13 | 2019-07-17 | 삼성전자 주식회사 | 커넥터 접속부 지지 모듈 및 이를 포함하는 전자 장치, 상기 전자 장치의 조립 및 분해 방법 |
-
2006
- 2006-07-03 JP JP2006183147A patent/JP2007180482A/ja active Pending
- 2006-07-04 TW TW095124236A patent/TWI320962B/zh active
- 2006-08-08 US US11/500,594 patent/US7745284B2/en active Active
-
2010
- 2010-05-14 US US12/780,800 patent/US20100227469A1/en not_active Abandoned
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007221084A (ja) * | 2006-01-23 | 2007-08-30 | Toshiba Corp | 不揮発性半導体記憶装置 |
JP2008010537A (ja) * | 2006-06-28 | 2008-01-17 | Toshiba Corp | Nand型不揮発性半導体記憶装置およびnand型不揮発性半導体記憶装置の製造方法 |
Also Published As
Publication number | Publication date |
---|---|
TWI320962B (en) | 2010-02-21 |
TW200725813A (en) | 2007-07-01 |
US20070161187A1 (en) | 2007-07-12 |
US7745284B2 (en) | 2010-06-29 |
US20100227469A1 (en) | 2010-09-09 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP2007180482A (ja) | フラッシュメモリ素子の製造方法 | |
JP2008010806A (ja) | Nandフラッシュメモリ素子の製造方法 | |
JP2008277736A (ja) | フラッシュメモリ素子の製造方法 | |
KR100771805B1 (ko) | 플래쉬 메모리 소자의 제조 방법 | |
JP2007214536A (ja) | フラッシュメモリ素子の製造方法 | |
KR101572482B1 (ko) | 플래시 메모리 소자의 제조방법 | |
JP2007173763A (ja) | フラッシュメモリ素子の製造方法 | |
JP2011082476A (ja) | 半導体素子及びその形成方法 | |
JP2009289813A (ja) | 不揮発性半導体記憶装置の製造方法 | |
KR100799030B1 (ko) | 낸드 플래시 메모리 소자의 제조방법 | |
JP2011066052A (ja) | 半導体装置の製造方法および半導体装置 | |
KR100723764B1 (ko) | 플래쉬 메모리 소자의 제조 방법 | |
US8956950B2 (en) | Method of manufacturing semiconductor devices | |
KR20090092927A (ko) | 반도체 메모리 소자 및 이의 제조 방법 | |
KR100833435B1 (ko) | 비휘발성 메모리 소자 및 그 제조 방법 | |
JP2007013170A (ja) | フラッシュメモリ素子、その駆動方法および製造方法 | |
KR100854876B1 (ko) | 플래쉬 메모리 소자의 제조 방법 | |
KR100719738B1 (ko) | 플래쉬 메모리 소자, 그 구동 방법 및 제조 방법 | |
KR100739961B1 (ko) | 낸드 플래쉬 메모리 소자의 제조방법 | |
US8119475B2 (en) | Method of forming gate of semiconductor device | |
KR100612559B1 (ko) | 플래시 메모리 셀의 플로팅 게이트 형성 방법 | |
KR100671628B1 (ko) | 플래시 메모리 셀의 플로팅 게이트 형성 방법 | |
KR100833443B1 (ko) | 플래시 메모리 소자의 제조 방법 | |
KR20010064598A (ko) | 플래시 메모리 장치의 필드 절연막 형성 방법 | |
KR20070087376A (ko) | 플래시 메모리 소자 및 그 제조방법 |