KR100710806B1 - 비휘발성 메모리 장치 및 그 형성 방법 - Google Patents
비휘발성 메모리 장치 및 그 형성 방법 Download PDFInfo
- Publication number
- KR100710806B1 KR100710806B1 KR1020060039651A KR20060039651A KR100710806B1 KR 100710806 B1 KR100710806 B1 KR 100710806B1 KR 1020060039651 A KR1020060039651 A KR 1020060039651A KR 20060039651 A KR20060039651 A KR 20060039651A KR 100710806 B1 KR100710806 B1 KR 100710806B1
- Authority
- KR
- South Korea
- Prior art keywords
- layer
- pattern
- charge storage
- preliminary
- isolation layer
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 68
- 238000002955 isolation Methods 0.000 claims abstract description 67
- 239000000758 substrate Substances 0.000 claims abstract description 27
- 230000000903 blocking effect Effects 0.000 claims abstract description 24
- 230000005641 tunneling Effects 0.000 claims abstract description 24
- 239000004065 semiconductor Substances 0.000 claims abstract description 20
- 238000005530 etching Methods 0.000 claims description 37
- 238000009413 insulation Methods 0.000 claims description 20
- 239000000463 material Substances 0.000 claims description 15
- 230000015572 biosynthetic process Effects 0.000 claims description 6
- 238000000059 patterning Methods 0.000 claims description 2
- 239000011159 matrix material Substances 0.000 abstract description 2
- 239000010408 film Substances 0.000 description 65
- 239000010409 thin film Substances 0.000 description 11
- 150000004767 nitrides Chemical class 0.000 description 7
- 238000013500 data storage Methods 0.000 description 6
- 239000007789 gas Substances 0.000 description 5
- 238000005229 chemical vapour deposition Methods 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 2
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 2
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- MIQVEZFSDIJTMW-UHFFFAOYSA-N aluminum hafnium(4+) oxygen(2-) Chemical compound [O-2].[Al+3].[Hf+4] MIQVEZFSDIJTMW-UHFFFAOYSA-N 0.000 description 2
- 239000003989 dielectric material Substances 0.000 description 2
- 229910000449 hafnium oxide Inorganic materials 0.000 description 2
- WIHZLLGSGQNAGK-UHFFFAOYSA-N hafnium(4+);oxygen(2-) Chemical compound [O-2].[O-2].[Hf+4] WIHZLLGSGQNAGK-UHFFFAOYSA-N 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 description 2
- RVTZCBVAJQQJTK-UHFFFAOYSA-N oxygen(2-);zirconium(4+) Chemical compound [O-2].[O-2].[Zr+4] RVTZCBVAJQQJTK-UHFFFAOYSA-N 0.000 description 2
- 230000003071 parasitic effect Effects 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- 229910001928 zirconium oxide Inorganic materials 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 1
- 238000000231 atomic layer deposition Methods 0.000 description 1
- 230000001808 coupling effect Effects 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 229910052757 nitrogen Inorganic materials 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/401—Multistep manufacturing processes
- H01L29/4011—Multistep manufacturing processes for data storage electrodes
- H01L29/40114—Multistep manufacturing processes for data storage electrodes the electrodes comprising a conductor-insulator-conductor-insulator-semiconductor structure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/401—Multistep manufacturing processes
- H01L29/4011—Multistep manufacturing processes for data storage electrodes
- H01L29/40117—Multistep manufacturing processes for data storage electrodes the electrodes comprising a charge-trapping insulator
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
Abstract
비휘발성 메모리 장치 및 그 형성 방법이 제공된다. 반도체 기판에 형성된 소자분리막이 활성영역을 한정한다. 상기 활성영역 상에 터널링 절연막 패턴, 전하 저장막 패턴, 및 블로킹 절연막 패턴이 차례로 위치한다. 상기 블로킹 절연막 패턴 상에 게이트 전극이 위치한다. 상기 전하 저장막 패턴은 행렬로 배열되며, 그 하부면이 상기 소자분리막의 상부면보다 높다.
비휘발성, 전하 트랩형, 갭영역
Description
도 1a 및 도 1b는 종래 기술에 따른 소노스 메모리 장치를 개략적으로 보여주는 반도체 기판의 단면도들이다.
도 2는 본 발명의 실시예에 따른 비휘발성 메모리 장치를 개략적으로 보여주는 사시도이다.
도 3 내지 도 10은 본 발명의 실시예에 따른 비휘발성 메모리 장치의 형성 방법을 설명하기 위해 도 2의 Ⅰ-Ⅰ'라인을 따라 취해진 단면도들이다.
♧ 도면의 주요부분에 대한 참조번호의 설명 ♧
110 : 반도체 기판 116 : 활성영역
121a : 터널링 절연막 패턴 122b : 전하 저장막 패턴
123 : 블로킹 절연막 패턴 125 : 데이터 저장막
130 : 게이트 전극 140 : 소오스/드레인 영역
본 발명은 반도체 장치에 관한 것으로, 더욱 상세하게는 비휘발성 메모리 장 치 및 그 형성 방법에 관한 것이다.
일반적으로 반도체 메모리 장치는 전원의 공급이 중단됨에 따라 저장된 정보가 소멸되는 휘발성 메모리 장치(volatile memory device)와 전원의 공급이 중단되더라도 저장된 정보를 계속 유지할 수 있는 비휘발성 메모리 장치(nonvolatile memory device)로 구분된다.
비휘발성 메모리 장치는 단위 셀을 구성하는 데이터 저장층의 종류에 따라 부유 게이트형(floating gate type)과 전하 트랩형(charge trap type)으로 구분될 수 있다. 부유 게이트형 메모리 장치는 고집적화에 한계가 있으며, 부유 게이트간 커플링 효과에 의해 동작 오류가 발생할 수 있고, 높은 소비 전력이 요구되는 문제점을 가지고 있다. 이에 따라, 전하 트랩형 메모리 장치가 연구되고 있다. 전하 트랩형 메모리 장치 중 대표적인 것으로 소노스(SONOS) 메모리 장치가 있다.
도 1a 및 도 1b는 종래 기술에 따른 소노스 메모리 장치를 개략적으로 보여주는 반도체 기판의 단면도들이다.
도 1a 및 도 1b를 참조하면, 종래 소노스 메모리 장치는 실리콘 반도체 기판(10) 상에 형성된 하부 산화막(21)-질화막(22)-상부 산화막(23)의 ONO막(25)을 포함한다. ONO막(25) 상에 실리콘 게이트 전극(30)이 위치한다. 게이트 전극(30) 양측의 활성영역(16)에 소오스/드레인 영역(40)이 위치한다. ONO막(25)이 활성영역(16) 뿐만 아니라 소자분리영역(13) 상에도 위치한다. 즉 ONO막(25)이 게이트 전극(30) 아래의 모든 영역(활성영역 및 소자분리영역)에 위치한다.
메모리 장치가 고집적화됨에 따라 활성영역(16) 및 소자분리영역(13)이 차지 하는 영역이 계속해서 줄어들고 있으며, 이에 따라 인접 셀 사이의 간격이 줄어들고 있다. 소노스 메모리 장치는 ONO막(25) 특히 질화막(22) 내에 전자를 포획하거나 포획된 전자를 방출함으로써 그 동작을 수행한다. 따라서, 소자분리영역(13) 상에도 ONO막(25)이 존재하는 구조에 있어서(즉 인접 셀 간의 ONO막이 연결된 구조에 있어서) 데이타 손실(loss)이 발생할 수 있다. 소자분리영역의 크기가 작아 인접 셀 사이의 간격이 좁으면 ONO막 내에 포획된 전자가 인접 셀로 이동하여 그 셀의 동작에 영향을 줄 수 있다. 이에 의해 메모리 장치의 동작 특성이 저하될 수 있다.
본 발명은 이상에서 언급한 상황을 고려하여 제안된 것으로, 본 발명이 이루고자 하는 기술적 과제는 동작 특성이 향상된 고집적 비휘발성 메모리 장치 및 그 형성 방법을 제공하는 것이다.
본 발명의 실시예에 따른 비휘발성 메모리 장치는 반도체 기판에 형성되어 활성영역을 한정하는 소자분리막, 상기 활성영역 상에 차례로 형성된 터널링 절연막 패턴, 전하 저장막 패턴과 블로킹 절연막 패턴, 및 상기 블로킹 절연막 패턴 상에 위치하는 게이트 전극을 포함한다. 상기 전하 저장막 패턴은 상기 소자분리막 상에서 끊어지며, 그 하부면이 상기 소자분리막의 상부면보다 높다.
상기 메모리 장치에서, 상기 활성영역의 상부면이 상기 소자분리막의 상부면보다 높을 수 있다. 상기 전하 저장막 패턴은 상기 터널링 절연막 패턴의 상부면 및 양 측면을 덮을 수 있다. 상기 게이트 전극이 신장하는 방향으로 인접한 상기 전하 저장막 패턴 사이에 상기 블로킹 절연막 패턴 및 상기 게이트 전극이 개재할 수 있다. 상기 블로킹 절연막 패턴은 상기 소자분리막과 접촉할 수 있다.
본 발명의 실시예에 따른 비휘발성 메모리 장치의 형성 방법은 반도체 기판에 활성영역을 한정하며, 상기 활성영역보다 높은 상부면을 갖고 있어 상기 활성영역 상에 갭영역을 한정하는 예비 소자분리막을 형성하는 단계, 상기 활성영역 상에 터널링 절연막을 형성하는 단계, 상기 터널링 절연막, 상기 갭영역의 측면, 및 상기 예비 소자분리막의 상부면을 덮는 전하 저장막을 형성하는 단계, 상기 갭영역의 측면, 및 상기 예비 소자분리막의 상부면을 덮는 전하 저장막을 선택적으로 제거하여 상기 활성영역 방향으로 신장하는 예비 전하 저장막 패턴을 형성하는 단계, 상기 예비 소자분리막을 리세스시켜 상기 예비 전하 저장막 패턴 아래에 그 상부면을 갖는 소자분리막을 형성하는 단계, 상기 기판 전면 상에 블로킹 절연막 및 게이트 도전막을 형성하는 단계, 및 상기 게이트 도전막, 상기 블로킹 절연막, 상기 예비 전하 저장막 패턴, 및 상기 터널링 절연막을 패터닝하여 게이트 전극, 블로킹 절연막 패턴, 전하 저장막 패턴, 및 터널링 절연막 패턴을 형성하는 단계를 포함한다.
상기 형성 방법에서, 상기 예비 소자분리막을 형성하는 단계는 상기 반도체 기판 상에 상기 활성영역에 대응하는 마스크 패턴을 형성하는 단계, 상기 마스크 패턴을 식각 마스크로 사용하여 상기 기판의 일부를 식각하여 트렌치를 형성하는 단계, 상기 트렌치를 절연막으로 채운 후 상기 마스크 패턴의 상부면을 노출하는 평탄화 공정을 진행하는 단계, 및 상기 마스크 패턴을 제거하는 단계를 포함할 수 있다.
상기 갭영역은 상기 마스크 패턴이 식각되어 형성될 수 있다. 또, 상기 마스크 패턴이 식각될 때, 상기 예비 소자분리막 상부 측벽도 일부 식각되어, 상기 갭영역의 폭이 상기 활성영역 상부면의 폭보다 더 크게 형성될 수 있다. 상기 예비 소자분리막과 상기 마스크 패턴은 서로 식각 선택성을 갖는 물질로 형성될 수 있다.
상기 형성 방법에서, 상기 예비 소자분리막과 상기 전하 저장막은 서로 식각 선택성을 갖는 물질로 형성될 수 있다.
상기 형성 방법에서, 상기 예비 전하 저장막 패턴을 형성하는 단계는 상기 전하 저장막 상에 상기 갭영역을 절연막으로 채운 후 상기 예비 소자분리막의 상부면을 노출하는 평탄화 공정을 진행하여 갭 절연막을 형성하는 단계, 및 상기 갭 절연막과 상기 예비 소자분리막 사이에 노출된 상기 전하 저장막을 제거하는 단계를 포함할 수 있다.
상기 갭 절연막과 상기 전하 저장막은 서로 식각 선택성을 갖는 물질로 형성될 수 있다. 상기 예비 소자분리막이 리세스될 때, 상기 갭 절연막은 식각되어 상기 예비 전하 저장막 패턴이 노출될 수 있다. 또, 상기 갭 절연막 및 상기 예비 소자분리막은 동일 물질로 형성될 수 있다.
이하 첨부한 도면들을 참조하여 본 발명의 실시예들을 상세히 설명하기로 한다. 그러나 본 발명은 여기서 설명되는 실시예들에 한정되지 않고 다른 형태로 구 체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
본 명세서에서 어떤 막이 다른 막 또는 기판 상에 있다고 언급되는 경우에 그것은 다른 막 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 막이 개재될 수도 있다는 것을 의미한다. 도면들에서, 막 또는 영역들의 두께 등은 명확성을 기하기 위하여 과장되게 표현될 수 있다.
(비휘발성 메모리 장치의 구조)
도 2는 본 발명의 실시예에 따른 비휘발성 메모리 장치를 개략적으로 보여주는 사시도이다.
도 2를 참조하면, 반도체 기판(110)에 형성된 소자분리막(113a)에 의해 활성영역(116)이 정의된다. 소자분리막(113a)의 상부면의 높이는 활성영역(116)의 상부면의 높이보다 작거나 같을 수 있다. 활성영역(116) 상에 데이터 저장막(125)이 위치한다. 데이터 저장막(125)은 터널링 절연막 패턴(121a), 전하 저장막 패턴(122b), 및 블로킹 절연막 패턴(123)을 포함할 수 있다.
전하 저장막 패턴(122b)은 제1 방향(EA) 및 제2 방향(EW)으로 배열된다. 즉, 전하 저장막 패턴(122b)은 인접하는 전하 저장막 패턴과 공간적, 전기적으로 격리되어, 행렬로 배열된다. 이에 의해, 전하 저장막 패턴(122b)에 포획된 전하가 인접한 전하 저장막 패턴으로 이동하는 것을 방지할 수 있어, 메모리 장치의 동작 특성이 향상될 수 있다.
전하 저장막 패턴(122b)은 터널링 절연막 패턴(121a)의 상부면과 양 측면을 덮을 수 있다. 전하 저장막 패턴(122b)의 하부면은 소자분리막(113a)의 상부면보다 높이 위치할 수 있다. 즉, 소자분리막(113)의 상부면은 전하 저장막 패턴(122b) 아래에 위치하여, 전하 저장막 패턴(122b) 사이에 블로킹 절연막 패턴(123) 및 게이트 전극(130)이 개재한다. 이에 의해, 두 전하 저장막 패턴(122b) 사이에 소자분리막이 개재함으로써 발생할 수 있는 기생 커패시턴스 등을 억제할 수 있다. 따라서, 전하 저장막 패턴(122b)은 인접한 전하 저장막 패턴으로부터 전기적 간섭을 받지 않을 수 있어, 메모리 장치의 동작 특성이 향상될 수 있다.
데이터 저장막(125) 상에 게이트 전극(130)이 위치한다. 게이트 전극(130)은 활성영역(116)과 교차하는 제2 방향(EW)으로 신장하여 워드라인을 구성한다. 게이트 전극(130) 양측의 활성영역에 소오스/드레인 영역(140)이 위치한다.
(비휘발성 메모리 장치의 형성 방법)
도 3 내지 도 10은 본 발명의 실시예에 따른 비휘발성 메모리 장치의 형성 방법을 설명하기 위해 도 2의 A-A'라인을 따라 취해진 단면도들이다.
도 3을 참조하면, 반도체 기판(110) 상에 마스크 패턴(153)이 형성된다. 반도체 기판(110)으로 단결정 실리콘 기판 또는 소이(SOI) 기판 등이 사용될 수 있다. 마스크 패턴(153)은 산화막 패턴(151)과 질화막 패턴(152)을 포함할 수 있다. 산화막 패턴(151)은 패드 산화막으로 반도체 기판(110)과 질화막 패턴(152) 사이에 발생하는 스트레스를 완화시키는 기능을 한다. 질화막 패턴(152)은 후속 공정에서 식각 마스크로 사용된다.
마스크 패턴(153)을 식각 마스크로 사용하는 식각 공정을 진행하여 트렌치(112)가 형성된다. 트렌치(112)에 의해 활성영역(116)이 정의된다. 즉, 트렌치(112) 사이의(마스크 패턴 아래의) 반도체 기판(110)이 활성영역(116)이 된다.
도 4를 참조하면, 박막형성 공정을 진행하여 트렌치(112)를 절연막으로 채운 후 마스크 패턴(153)을 노출하는 평탄화 공정을 진행하여 예비 소자분리막(113)이 형성된다. 상기 박막형성 공정을 진행하기 전에 식각 손상을 치유하기 위한 열산화 공정이나 활성영역으로 불순물이 침투하는 것을 방지하는 라이너막을 형성하는 공정 등이 더 진행될 수 있다.
상기 박막형성 공정에서는 고밀도 플라즈마 화학기상증착 공정이 사용될 수 있다. 예비 소자분리막(113)과 마스크 패턴(153)은 서로 식각 선택성을 갖는 물질로 형성되는 것이 바람직하다. 여기서, 두 물질막이 식각 선택성을 갖는다는 것은 적절한 식각 가스 또는 식각 용액을 사용하면, 두 물질막 중 어느 한 물질막이 선택적으로 식각될 수 있다는 것을 의미한다. 예컨대, 예비 소자분리막(113)은 실리콘산화막으로 형성될 수 있다.
상기 평탄화 공정에서는 화학적 기계적 연마(CMP:chemical mechanical polishing) 공정 또는 에치백(etch back) 공정이 사용될 수 있다. 이때, 마스크 패턴(153)에 대하여 절연막을 선택적으로 식각할 수 있는 연마제 또는 식각 가스가 사용될 수 있다. 상기 평탄화 공정에 의해 마스크 패턴(153)과 예비 소자분리 막(113)은 같은 높이의 상부면을 갖는다.
도 5를 참조하면, 식각 공정을 진행하여 마스크 패턴(153)이 식각되어 갭영역이 형성된다. 상기 식각 공정은 질화막 패턴(152)을 식각하는 제1 단계와 산화막 패턴(151)을 식각하는 제2 단계로 진행될 수 있다. 상기 제1 단계에서, 예비 소자분리막(113)에 대하여 질화막 패턴(152)을 선택적으로 식각할 수 있는 식각 가스 또는 식각 용액, 예컨대 인산 용액 등이 사용될 수 있다. 상기 제2 단계에서, 산화막 패턴(151)이 식각될 때, 예비 소자분리막(113) 상부 측벽도 일부 식각될 수 있다. 이에 의해, 갭영역(155)의 폭이 제거된 마스크 패턴(153)의 폭보다 커질 수 있다. 또, 활성영역(116)의 상부면이 갭영역(155)으로 돌출될 수 있다.
도 6을 참조하면, 박막형성 공정을 진행하여 활성영역(116) 상에 터널링 절연막(121)이 형성된다. 상기 박막형성 공정에서는 열산화 공정 등이 사용될 수 있다. 터널링 절연막(121)은 열산화막으로 형성되거나 하프늄산화막, 알루미늄산화막, 하프늄알루미늄산화막, 또는 지르코늄산화막과 같은 고유전물질로 형성될 수 있다.
다시 도 6을 참조하면, 박막형성 공정을 진행하여 터널링 절연막(121), 갭영역(155)의 측면, 및 예비 소자분리막(113)의 상부면을 덮는 전하 저장막(122)이 형성된다. 즉, 전하 저장막(122)은 갭영역(155) 및 터널링 절연막(121)이 형성된 반도체 기판의 상부면을 따라 콘포말(conformal)하게 형성될 수 있다. 여기서 콘포말하게 형성된다는 것은 물질막이 반도체 기판 상에 형성된 구조물의 프로파일(porfile)을 따라 그 두께가 비교적 균일하게 형성되는 것을 의미한다. 전하 저 장막(122)은 전하 트랩막으로 호칭될 수 있다.
상기 박막형성 공정에서는 화학기상증착 공정 또는 원자층증착 공정 등이 사용될 수 있다. 전하 저장막(122)은 실리콘질화막(SixNy)으로 형성될 수 있다. 이때, 실리콘과 질소의 비율(즉, x와 y의 비율)은 변화될 수 있다. 전하 저장막(122)은 예비 소자분리막(113)에 대하여 식각 선택성을 갖는 물질로 형성되는 것이 바람직하다.
도 7을 참조하면, 박막형성 공정을 진행하여 갭영역(155)을 절연막으로 채운후 평탄화 공정을 진행하여 전하 저장막(122) 및/또는 예비 소자분리막(113)이 노출되고, 갭 절연막(157)이 형성된다. 상기 박막형성 공정에서는 화학기상증착 공정이 사용될 수 있다. 갭 절연막(157)은 전하 저장막(122)에 대해여 식각 선택성을 갖는 물질로 형성될 수 있다. 예컨대, 갭 절연막(157)은 HDP(high density plasma) 산화막 등 다양한 산화막으로 형성될 수 있으며, 예비 소자분리막(113)과 동일한 물질로 형성될 수 있다.
도 8을 참조하면, 식각 공정을 진행하여 갭 절연막(157)과 예비 소자분리막(113) 사이에 노출된 전하 저장막을 식각하여 예비 전하 저장막 패턴(122a)이 형성된다. 예비 전하 저장막 패턴(122a)은 갭 절연막(155) 아래에서 자기정렬되어 활성영역(116) 방향으로 신장한다. 즉, 예비 전하 저장막 패턴(122a)의 양 측면이 갭 절연막(157)의 양 측면에 자기정렬될 수 있다. 예비 전하 저장막 패턴(122a)은 활성영역(116)을 덮고 있는 터널링 절연막(121)의 상부면 및 양 측면을 덮을 수 있 다.
상기 식각 공정에서는 갭 절연막(157) 및 예비 소자분리막(113)에 대하여 전하 저장막을 선택적으로 식각할 수 있는 식각 가스 또는 식각 용액, 예컨대 인산용액이 사용될 수 있다.
도 9를 참조하면, 식각 공정을 진행하여 갭 절연막(157)이 제거되고, 예비 전하 저장막 패턴(122a)이 노출된다. 또, 예비 소자분리막(113) 상부가 식각되어, 소자분리막(113a)이 형성된다. 즉, 예비 소자분리막(113)은 리세스되어, 그 상부면이 예비 전하 저장막 패턴(122a) 아래에 위치하는 소자분리막(113a)이 된다.
상기 식각 공정에서는 예비 전하 저장막 패턴(122a)에 대하여 갭 절연막(157) 및 예비 소자분리막(113)을 선택적으로 식각할 수 있는 식각 가스 또는 식각 용액, 예컨대 불산 용액이 사용될 수 있다. 또, 상기 식각 공정에서, 갭 절연막(157)과 예비 소자분리막(113)은 동시에 식각될 수 있다.
도 10을 참조하면, 박막형성 공정을 진행하여 기판 전면에 블로킹 절연막 및 게이트 도전막을 형성한 후 식각 공정을 진행하여 게이트 도전막, 블로킹 절연막, 예비 전하 저장막 패턴, 및 상기 터널링 절연막을 패터닝하여 게이트 전극(130), 블로킹 절연막 패턴(123), 전하 저장막 패턴(122b), 및 터널링 절연막 패턴(121a)이 형성된다. 이에 의해, 활성영역(116) 상에 터널링 절연막 패턴(121a), 전하 저장막 패턴(122b), 및 블로킹 절연막 패턴(123)을 포함하는 데이터 저장막(125)이 형성된다.
상기 박막형성 공정에서는 화학기상증착 공정 등이 사용될 수 있다. 상기 블로킹 절연막은 실리콘산화막으로 형성되거나, 하프늄산화막, 알루미늄산화막, 하프늄알루미늄산화막, 또는 지르코늄산화막과 같은 고유전물질로 형성될 수 있다. 상기 게이트 도전막은 폴리실리콘으로 형성되거나, TaN, WN, 또는 W을 포함하는 금속함유막으로 형성될 수 있다.
상기 식각 공정에서는 이방성 식각 공정이 사용될 수 있다. 상기 식각 공정에 의해 활성영역 방향으로 인접한 셀 트랜지스터의 전하 저장막 패턴(122b)은 서로 공간적, 전기적으로 격리된다.
한편, 본 발명의 상세한 설명에서는 구체적인 실시예(들)에 관하여 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 그러므로 본 발명의 범위는 상술한 실시예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
본 발명의 실시예에 따르면, 인접하는 셀 트랜지스터 간 전하 저장막 패턴이 서로 공간적, 전기적으로 격리된다. 따라서, 전하 저장막 패턴에 포획된 전하가 인접한 셀 트랜지스터의 전하 저장막 패턴으로 이동하는 것을 방지할 수 있다.
본 발명의 실시예에 따르면, 인접하는 셀 트랜지스터의 전하 저장막 패턴 사이에 소자분리막이 형성되지 않는다. 따라서, 인접하는 전하 저장막 패턴 사이에 발생할 수 있는 기생 커패시턴스 등이 억제될 수 있다. 이에 의해, 전하 저장막 패턴(셀 트랜지스터)은 인접하는 전하 저장막 패턴(셀 트랜지스터)으로부터 전기적 간섭을 받지 않는다.
상술한 바에 의하면, 비휘발성 메모리 장치의 동작 특성이 향상되고, 메모리 장치가 더욱 고집적화될 수 있다.
Claims (15)
- 반도체 기판에 활성영역을 한정하며, 상기 활성영역보다 높은 상부면을 갖고 있어 상기 활성영역 상에 갭영역을 한정하는 예비 소자분리막을 형성하는 단계;상기 활성영역 상에 터널링 절연막을 형성하는 단계;상기 터널링 절연막, 상기 갭영역의 측면, 및 상기 예비 소자분리막의 상부면을 덮는 전하 저장막을 형성하는 단계;상기 갭영역의 측면, 및 상기 예비 소자분리막의 상부면을 덮는 전하 저장막을 선택적으로 제거하여 상기 활성영역 방향으로 신장하는 예비 전하 저장막 패턴을 형성하는 단계;상기 예비 소자분리막을 리세스시켜 상기 예비 전하 저장막 패턴 아래에 그 상부면을 갖는 소자분리막을 형성하는 단계;상기 기판 전면 상에 블로킹 절연막 및 게이트 도전막을 형성하는 단계; 및상기 게이트 도전막, 상기 블로킹 절연막, 상기 예비 전하 저장막 패턴, 및 상기 터널링 절연막을 패터닝하여 게이트 전극, 블로킹 절연막 패턴, 전하 저장막 패턴, 및 터널링 절연막 패턴을 형성하는 단계를 포함하는 비휘발성 메모리 장치의 형성 방법.
- 제 1 항에 있어서,상기 예비 소자분리막을 형성하는 단계는,상기 반도체 기판 상에 상기 활성영역에 대응하는 마스크 패턴을 형성하는 단계;상기 마스크 패턴을 식각 마스크로 사용하여 상기 기판의 일부를 식각하여 트렌치를 형성하는 단계;상기 트렌치를 절연막으로 채운 후 상기 마스크 패턴의 상부면을 노출하는 평탄화 공정을 진행하는 단계; 및상기 마스크 패턴을 제거하는 단계를 포함하는 비휘발성 메모리 장치의 형성 방법.
- 제 2 항에 있어서,상기 갭영역은 상기 마스크 패턴이 제거되어 형성되는 비휘발성 메모리 장치의 형성 방법.
- 제 3 항에 있어서,상기 마스크 패턴이 식각될 때, 상기 예비 소자분리막 상부 측벽도 일부 식각되어, 상기 갭영역의 폭이 상기 활성영역 상부면의 폭보다 더 크게 형성되는 비휘발성 메모리 장치의 형성 방법.
- 제 2 항에 있어서,상기 예비 소자분리막과 상기 마스크 패턴은 서로 식각 선택성을 갖는 물질 로 형성되는 비휘발성 메모리 장치의 형성 방법.
- 제 1 항에 있어서,상기 예비 소자분리막과 상기 전하 저장막은 서로 식각 선택성을 갖는 물질로 형성되는 비휘발성 메모리 장치의 형성 방법.
- 제 1 항에 있어서,상기 예비 전하 저장막 패턴을 형성하는 단계는,상기 전하 저장막 상에 상기 갭영역을 절연막으로 채운 후 상기 예비 소자분리막의 상부면을 노출하는 평탄화 공정을 진행하여 갭 절연막을 형성하는 단계; 및상기 갭 절연막과 상기 예비 소자분리막 사이에 노출된 상기 전하 저장막을 제거하는 단계를 포함하는 비휘발성 메모리 장치의 형성 방법.
- 제 7 항에 있어서,상기 갭 절연막과 상기 전하 저장막은 서로 식각 선택성을 갖는 물질로 형성되는 비휘발성 메모리 장치의 형성 방법.
- 제 7 항에 있어서,상기 예비 소자분리막이 리세스될 때, 상기 갭 절연막은 식각되어 상기 예비 전하 저장막 패턴이 노출되는 비휘발성 메모리 장치의 형성 방법.
- 제 7 항에 있어서,상기 갭 절연막 및 상기 예비 소자분리막은 동일 물질로 형성되는 비휘발성 메모리 장치의 형성 방법.
- 반도체 기판에 형성되어 활성영역을 한정하는 소자분리막;상기 활성영역 상에 차례로 형성된 터널링 절연막 패턴, 전하 저장막 패턴, 및 블로킹 절연막 패턴; 및상기 블로킹 절연막 패턴 상에 위치하는 게이트 전극을 포함하며,상기 전하 저장막 패턴은 상기 소자분리막 상에서 끊어지며, 그 하부면이 상기 소자분리막의 상부면보다 높은 비휘발성 메모리 장치.
- 제 11 항에 있어서,상기 활성영역의 상부면이 상기 소자분리막의 상부면보다 높은 비휘발성 메모리 장치.
- 제 11 항에 있어서,상기 전하 저장막 패턴은 상기 터널링 절연막 패턴의 상부면 및 양 측면을 덮는 비휘발성 메모리 장치.
- 제 11 항에 있어서,상기 게이트 전극이 신장하는 방향으로 인접한 상기 전하 저장막 패턴 사이에 상기 블로킹 절연막 패턴 및 상기 게이트 전극이 개재하는 비휘발성 메모리 장치.
- 제 11 항에 있어서,상기 블로킹 절연막 패턴은 상기 소자분리막과 접촉하는 비휘발성 메모리 장치.
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020060039651A KR100710806B1 (ko) | 2006-05-02 | 2006-05-02 | 비휘발성 메모리 장치 및 그 형성 방법 |
| US11/613,329 US20070259505A1 (en) | 2006-05-02 | 2006-12-20 | Non-volatile memory devices and methods for forming the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020060039651A KR100710806B1 (ko) | 2006-05-02 | 2006-05-02 | 비휘발성 메모리 장치 및 그 형성 방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR100710806B1 true KR100710806B1 (ko) | 2007-04-23 |
Family
ID=38182138
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020060039651A KR100710806B1 (ko) | 2006-05-02 | 2006-05-02 | 비휘발성 메모리 장치 및 그 형성 방법 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US20070259505A1 (ko) |
| KR (1) | KR100710806B1 (ko) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100881136B1 (ko) * | 2007-10-31 | 2009-02-02 | 주식회사 하이닉스반도체 | 향상된 리텐션 특성을 갖는 전하트랩소자의 제조방법 |
| KR101419882B1 (ko) * | 2007-06-18 | 2014-08-14 | 삼성전자주식회사 | 패턴 형성 방법, 이를 이용한 전하 저장막 패턴 형성 방법,비휘발성 메모리 소자 및 이의 제조 방법. |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20090116129A (ko) * | 2008-05-06 | 2009-11-11 | 삼성전자주식회사 | 반도체 소자 및 그 제조 방법 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20030029203A (ko) * | 2001-10-05 | 2003-04-14 | 삼성전자주식회사 | 다층 터널접합층을 갖는 반도체 기억장치 및 그 제조방법 |
| KR20030055871A (ko) * | 2001-12-27 | 2003-07-04 | 삼성전자주식회사 | 비휘발성 메모리소자 및 그 제조방법 |
| KR20030068805A (ko) * | 2002-02-18 | 2003-08-25 | 삼성전자주식회사 | 플로팅 트랩형 비휘발성 메모리 장치 및 그 형성방법 |
| KR20040064339A (ko) * | 2003-01-10 | 2004-07-19 | 삼성전자주식회사 | 전하저장절연막을 가지는 비휘발성 메모리 소자 및 그제조방법 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6342715B1 (en) * | 1997-06-27 | 2002-01-29 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device |
| KR100375235B1 (ko) * | 2001-03-17 | 2003-03-08 | 삼성전자주식회사 | 에스.오.엔.오.에스 플래시 기억소자 및 그 형성 방법 |
| JP4237561B2 (ja) * | 2003-07-04 | 2009-03-11 | 株式会社東芝 | 半導体記憶装置及びその製造方法 |
| KR20050070802A (ko) * | 2003-12-31 | 2005-07-07 | 동부아남반도체 주식회사 | 플래시 메모리 제조방법 |
| US7209389B2 (en) * | 2004-02-03 | 2007-04-24 | Macronix International Co., Ltd. | Trap read only non-volatile memory (TROM) |
-
2006
- 2006-05-02 KR KR1020060039651A patent/KR100710806B1/ko not_active IP Right Cessation
- 2006-12-20 US US11/613,329 patent/US20070259505A1/en not_active Abandoned
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20030029203A (ko) * | 2001-10-05 | 2003-04-14 | 삼성전자주식회사 | 다층 터널접합층을 갖는 반도체 기억장치 및 그 제조방법 |
| KR20030055871A (ko) * | 2001-12-27 | 2003-07-04 | 삼성전자주식회사 | 비휘발성 메모리소자 및 그 제조방법 |
| KR20030068805A (ko) * | 2002-02-18 | 2003-08-25 | 삼성전자주식회사 | 플로팅 트랩형 비휘발성 메모리 장치 및 그 형성방법 |
| KR20040064339A (ko) * | 2003-01-10 | 2004-07-19 | 삼성전자주식회사 | 전하저장절연막을 가지는 비휘발성 메모리 소자 및 그제조방법 |
Non-Patent Citations (4)
| Title |
|---|
| 1020030029203 |
| 1020030055871 |
| 1020030068805 |
| 1020040064339 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101419882B1 (ko) * | 2007-06-18 | 2014-08-14 | 삼성전자주식회사 | 패턴 형성 방법, 이를 이용한 전하 저장막 패턴 형성 방법,비휘발성 메모리 소자 및 이의 제조 방법. |
| KR100881136B1 (ko) * | 2007-10-31 | 2009-02-02 | 주식회사 하이닉스반도체 | 향상된 리텐션 특성을 갖는 전하트랩소자의 제조방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| US20070259505A1 (en) | 2007-11-08 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100663366B1 (ko) | 자기 정렬된 부유게이트를 갖는 플래시메모리소자의제조방법 및 관련된 소자 | |
| KR101692403B1 (ko) | 반도체 소자 제조 방법 | |
| US7371638B2 (en) | Nonvolatile memory cells having high control gate coupling ratios using grooved floating gates and methods of forming same | |
| US7211498B2 (en) | Method of manufacturing an isolation layer of a flash memory | |
| KR100605510B1 (ko) | 제어게이트 연장부를 갖는 플래시메모리소자의 제조방법 | |
| US20060141706A1 (en) | Methods of forming non-volatile semiconductor memory devices using prominences and trenches, and devices so formed | |
| US20070108498A1 (en) | Non-volatile memory devices having floating gates and related methods of forming the same | |
| KR100760633B1 (ko) | 전하트랩형 비휘발성 메모리 장치 및 그 형성 방법 | |
| US11968828B2 (en) | Method of forming a semiconductor device with a dual gate dielectric layer having middle portion thinner than the edge portions | |
| KR100773356B1 (ko) | 분리형 전하저장패턴들을 갖는 비 휘발성 메모리소자 및 그제조방법 | |
| KR20070090375A (ko) | 비휘발성 메모리 장치 및 그 형성 방법 | |
| US8470704B2 (en) | Nonvolatile memory device and method of forming the nonvolatile memory device including giving an upper portion of an insulating layer an etching selectivity with respect to a lower portion | |
| US7410870B2 (en) | Methods of forming non-volatile memory devices and devices formed thereby | |
| KR20120027944A (ko) | 비휘발성 메모리 소자 및 이의 제조방법 | |
| US7514741B2 (en) | Nonvolatile semiconductor memory device and related method | |
| KR100764746B1 (ko) | 비휘발성 메모리 장치 및 그의 제조방법 | |
| KR20080097004A (ko) | 비휘발성 메모리 소자 및 이의 제조 방법 | |
| JP2006186073A (ja) | 半導体装置およびその製造方法 | |
| KR100710806B1 (ko) | 비휘발성 메모리 장치 및 그 형성 방법 | |
| JP2018195718A (ja) | 半導体装置およびその製造方法 | |
| US7183158B2 (en) | Method of fabricating a non-volatile memory | |
| KR100655283B1 (ko) | 이이피롬 장치 및 그 제조 방법 | |
| KR100683389B1 (ko) | 플래시 메모리의 셀 트랜지스터 및 그 제조 방법 | |
| US20060205163A1 (en) | Method of fabricating a non-volatile memory | |
| KR100645067B1 (ko) | 플로팅 게이트를 갖는 비휘발성 기억 소자 및 그 형성 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment | ||
| FPAY | Annual fee payment | ||
| LAPS | Lapse due to unpaid annual fee |