KR20030068805A - 플로팅 트랩형 비휘발성 메모리 장치 및 그 형성방법 - Google Patents
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- 238000000034 method Methods 0.000 title claims description 17
- 239000000758 substrate Substances 0.000 claims abstract description 23
- 239000004065 semiconductor Substances 0.000 claims abstract description 22
- 230000000903 blocking effect Effects 0.000 claims abstract description 19
- 239000012535 impurity Substances 0.000 claims abstract description 11
- 238000009792 diffusion process Methods 0.000 claims abstract description 8
- 238000002955 isolation Methods 0.000 claims abstract description 8
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 9
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 9
- 229920005591 polysilicon Polymers 0.000 claims description 9
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 9
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 claims description 7
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 3
- 150000002500 ions Chemical class 0.000 claims description 3
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 3
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical group [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims 1
- 229910052782 aluminium Inorganic materials 0.000 claims 1
- 230000014759 maintenance of location Effects 0.000 abstract description 12
- 238000009413 insulation Methods 0.000 abstract description 3
- 230000005641 tunneling Effects 0.000 description 10
- 238000010586 diagram Methods 0.000 description 8
- 229910052751 metal Inorganic materials 0.000 description 5
- 239000002184 metal Substances 0.000 description 5
- 229910021332 silicide Inorganic materials 0.000 description 5
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 5
- 238000003949 trap density measurement Methods 0.000 description 5
- 230000004888 barrier function Effects 0.000 description 2
- 230000005684 electric field Effects 0.000 description 2
- 239000000969 carrier Substances 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 230000005516 deep trap Effects 0.000 description 1
- 238000006731 degradation reaction Methods 0.000 description 1
- 238000007599 discharging Methods 0.000 description 1
- 230000005284 excitation Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66833—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a charge trapping gate insulator, e.g. MNOS transistors
Abstract
부유트랩형 비휘발성 메모리 장치(Floating trap type non-volatile memory deivce) 및 그 형성 방법을 제공한다. 이 장치는 반도체 기판 상에 형성된 게이트전극과 게이트전극과 반도체 기판 사이에 차례로 적층된 터널 산화막, 하부 전하저장층, 중간 전하저장층, 상부 전하저장층 및 블로킹 절연막 패턴을 포함한다. 중간 전하저장층은 하부 전하저장층 및 상부 전하저장층보다 에너지 밴드 갭의 폭이 넓고, Pool-Frenkel 전도를 위한 일정한 트랩을 가지는 절연막이다. 또한, 이 장치의 형성방법은 반도체 기판의 소정영역 상에 터널 산화막, 하부 절연막, 중간 절연막, 상부 절연막, 블로킹 절연막 및 게이트 도전막을 차례로 형성하는 것을 포함한다. 게이트 도전막, 블로킹 절연막, 상부 절연막, 중간 절연막 및 하부 절연막을 연속적으로 패터닝 하여 차례로 적층된 하부 전하저장층, 중간 전하저장층, 상부 전하저장층, 블로킹절연막 패턴 및 게이트 전극을 형성한다. 이때, 중간 전하저장층은 하부 전하저장층 및 상부 전하저장층 보다 에너지 밴드 갭의 폭이 넓고, Pool-Frenkel 전도를 위한 일정한 트랩을 가지는 절연막으로 형성한다. 그 결과, 부유트랩형 비휘발성 메모리 장치의 소거동작에 영향을 미치지 않으면서 데이타 유지 모드에서 발생하던 누설전하를 방지 할 수 있다.
Description
본 발명은 반도체 장치 및 그 형성방법에 관한 것으로서, 특히 터널산화막과 게이트 전극 사이에 개재된 전하저장층에 전하를 주입하거나, 전하저장층에서 전하를 방출함으로써 데이타를 기록 또는 삭제하는 부유 트랩형 비휘발성 메모리 장치 및 그 형성방법에 관한 것이다.
비휘발성 메모리 소자에는 두가지 기본적인 형태, 즉, 부유게이트형 비휘발성 메모리 장치(floating gate type non-volatile memory device)와 부유트랩형 비휘발성 메모리 장치(floating trap type non-volatile memory device)가 있다. 상기 부유게이트형 비휘발성 메모리 장치는 고립된 부유게이트 내에 자유전하(free carriers)의 형태로 전하를 저장하고, 상기 부유트랩형 비휘발성 메모리 장치는 전하저장층 내에서 공간적으로 격리된 트랩에 전하를 저장한다.
상기 부유트랩형 비휘발성 메모리 장치는 전하가 격리된 깊은 준위의 트랩(deep level trap)에 저장되기 때문에 상기 부유게이트형 비휘발성 메모리 장치에 비해 얇은 터널 산화막을 가질 수 있다. 따라서 5 내지 10V의 낮은 게이트 인가 전압에서 동작이 가능하고, 동작속도가 빠르다.
하지만 상기 터널 산화막이 얇아짐으로 인해 데이타 유지 모드(Data retention mode) 상태에서 전하저장층 내에 트랩되었던 전하들이 반도체 기판으로 누설되어 데이타를 상실하는 경우가 발생한다. 상기 데이타 유지 모드란 상기 부유트랩형 비휘발성 메모리 장치에 데이타가 기입된 상태를 말한다.
도 1은 종래의 부유트랩형 비휘발성 메모리 장치 및 그 형성방법을 설명하기 위한 단면도이다.
도1을 참조하면, 반도체 기판(10)의 소정영역에 활성영역을 한정하는 소자분리막(2)이 배치된다. 상기 활성영역 상에 차례로 적층된 터널산화막(3), 전하저장층(4), 블로킹 절연막 패턴(5) 및 게이트 전극(8)로 구성된 게이트 패턴이 위치한다. 상기 게이트 패턴 양측의 활성영역에 불순물 확산층(9)이 위치 한다. 상기 게이트 전극(8)은 폴리 실리콘막 패턴(6) 및 금속실리사이드막 패턴(7)을 포함한다. 일반적으로 상기 터널산화막(20)은 열산화막으로 형성되고, 상기 전하저장층(22)은 실리콘 질화막으로 형성된다. 또한, 상기 블로킹 절연막 패턴(5)은 CVD 산화막으로 형성된다.
도 2는 도 1의 I-I'를 따라 취해진 종래의 비휘발성 메모리 장치의 데이타 유지 모드(data retention mode) 상태에서의 에너지 밴드 다이어그램이다.
도 2를 참조하면, 데이타 유지 모드 상태에서 에너지 밴드 다이어그램은 기울어 진다. 이는 전하가 전하저장층(4)에 트랩되어 발생하는 내부 전계에 기인한다. 일반적으로 부유트랩형 메모리 장치에서 전하저장층의 트랩밀도는 터널산화막(3)과 상기 전하저장층(4)의 계면에서 높은 밀도를 나타낸다. 상기 계면의 트랩에 포획된 전하들은 얇은 터널 산화막을 통해 반도체 기판으로 누설된다.
부호 A, B, C, D는 데이타 유지 모드 상태에서 상기 전하저장층(4)에 트랩되었던 전하들이 누설되는 원리를 나타낸 것이다.
첫번째로, 실리콘 질화막으로 형성된 전하 저장층(4) 내에 트랩된 전자들 중에 E- 준위에 있던 전자들이 열적 여기에 의해서 전도대(Conduction band)로 방출되고, 방출된 전자들이 내부 전계에 의해 상기 반도체기판(1)으로 누설된다.(A) 두번째로, E- 준위에 있던 전자들이 밴드 투 밴드 터널링(band to band tunneling)을 하여 상기 반도체 기판(1)으로 누설 된다.(B) 세번째는, 비교적 낮은 준위인 E0에있던 전자들이 상기 터널 산화막(3) 및 상기 반도체 기판(1) 표면에 존재하는 트랩에 의해 트랩 투 트랩 터널링을 한다.(C) 마지막으로, 상기 반도체 기판(1)의 가전자대(valence band)에 있던 정공들이 밴드 투 밴드 터널링에 의해 상기 전하 저장층(4)의 가전자대로 들어와 E+준위에 포획 되어 있던 전자와 결합하게 된다.
상술한 4가지 경로 중에 두번째 경로(B)인 전하의 밴드 투 밴트 터널링에 의한 전하 누설량이 다른 3가지 경로에 비해 높다.
본 발명이 이루고자 하는 기술적 과제는 데이타 유지 특성이 우수하고, 동작속도를 저하 시키지 않는 전하저장층을 가지는 부유트랩형 비휘발성 메모리 장치 및 그 형성방법을 제공하는 데 있다.
도 1은 종래의 부유트랩형 비휘발성 메모리 장치 및 그 형성방법을 설명하기 위한 단면도이다.
도 2는 도 1의 I-I'를 따라 취해진 종래의 부유 트랩형 비휘발성 메모리 장치의 데이타 유지 모드(data retention mode)에서의 에너지 밴드 다이어그램이다.
도 3은 본 발명의 실시예에 따른 부유트랩형 비휘발성 메모리 장치 및 그 형성방법을 설명하기 위한 단면도이다.
도 4는 도 3의 Ⅱ-Ⅱ'을 따라 취해진 부유트랩형 비휘발성 메모리 장치의 데이타 유지 모드에서의 에너지 밴드 다이어 그램이다.
도 5는 도 3의 Ⅱ-Ⅱ'을 따라 취해진 부유트랩형 비휘발성 메모리 장치의 데이타 소거동작시 에너지 밴드 다이어 그램이다.
본 발명은 상술한 기술적 과제를 해결하기 위한 부유트랩형 비휘발성 메모리 장치 및 그 형성방법을 제공한다.
본 발명에 따른 비휘발성 메모리 장치는 반도체 기판의 소정영역에 형성된 게이트 전극과 상기 게이트 전극과 상기 반도체 기판 사이에 차례로 적층된 터널 산화막, 하부 전하저장층, 중간 전하저장층, 상부 전하 저장층 및 블로킹 절연막을 포함한다. 이때 중간 전하저장층은 상기 하부 전하저장층 및 상기 상부 전하저장층 보다 에너지 밴드 갭의 폭이 넓고, Pool-Frenkel 전도를 위한 일정한 트랩을 가지는 절연막이다. 이때 트랩의 밀도는 실리콘 질화막보다 적다. 상기 게이트 전극 양측에 불순물 확산층이 배치된다.
Pool-Frenkel 전도란 동작전압이 인가될때, 절연막 내에 있는 얕은 전위의 트랩을 통해 전하가 트랩 투 트랩 터널링(Trap to trap tunneling)으로 이동하는 것을 말한다.
상기 중간 전하저장층은 에너지 장벽 역활을 하여 상기 상부 전하저장층 내에 트랩된 전하들의 누설을 방지 할 수 있다. 또한, 상기 중간 전하저장층과 상부 전하저장층 사이의 계면에 트랩 밀도가 높아져 전하저장 능력이 향상됨으로 상기 하부 전하저장층의 전하가 일부 누설되더라도 실질적 전하 유지 특성은 향상된다.
한편, 본 발명에 따른 부유트랩형 비휘발성 메모리 장치에서 데이타를 기입 및 삭제시, 밴드 투 밴드 터널링에 더하여, Pool-Frenkel 전도에 의해서도 전하가 이동할 수 있음으로 실질적 전하 이동량이 증가하여 동작속도 저하를 방지할 수 있다. 전하가 Pool-Frenkel전도에 의해 이동할때의 동작전압은 밴드 투 밴드 터널링을 위한 동작전압 보다 작다.
본 발명에 따른 비휘발성 메모리 장치의 제조방법은 반도체 기판 상에 활성영역을 한정하는 소자분리막을 형성하고, 상기 활성영역 상에 터널 산화막, 하부 절연막, 중간 절연막, 상부 절연막, 블로킹 절연막 및 게이트 도전막을 차례로 형성하고, 상기 하부 절연막, 상기 중간 절연막, 상기 상부 절연막, 상기 블로킹 절연막 및 상기 게이트 도전막을 연속적으로 패터닝하여 하부 전하저장층, 중간 전하저장층, 상부전하저장층, 블로킹 절연막 패턴 및 게이트 전극을 형성한다. 상기 게이트 전극 양옆에 불순물 이온을 주입하여 불순물 확산층을 형성한다. 상기 중간 전하저장층은 상기 하부 전하저장층 및 상기 상부 전하저장층 보다 에너지 밴드 갭의 폭이 넓고, Pool-Frenkel 전도를 위한 일정한 트랩을 가지는 절연막으로 형성한다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한 층이 다른 층 또는 기판 상에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 층이 개재될 수도 있다.
도 3은 본 발명의 실시예에 따른 부유트랩형 비휘발성 메모리 장치를 설명하기 위한 단면도이다.
본 발명의 실시예에 따른 부유트랩형 비휘발성 메모리 장치는 반도체 기판(101)의 소정영역에 형성된 소자 분리막(102), 상기 소자분리막(102)에 의해 한정되는 활성영역을 가로지르는 게이트 전극(110)을 포함한다. 상기 반도체 기판과 상기 게이트 전극 사이에 터널 산화막(103), 하부 전하저장층(104), 중간 전하저장층(105), 상부 전하저장층(106) 및 블로킹 절연막 패턴(107)이 개재된다. 상기 게이트 전극(110) 양측의 활성영역에 불순물 확산층(111)이 배치된다.
상기 터널 산화막(103)은 열산화막이고, 상기 하부 전하저장층(104) 및 상부 전하저장층(106)은 실리콘 질화막 인것이 바람직하다. 상기 중간 전하저장층(105)은 상기 하부 전하저장층(104) 및 상부 전하저장층(106) 보다 에너지 밴드 갭이 넓고, Pool-Frenkel전도로 전하를 이동시키는 트랩을 가진 절연막이다. 예를 들면, 알루미늄 산화막으로 이루어지는 것이 바람직하다. 상기 블로킹 절연막 패턴(107)은 실리콘 산화막 또는 고유전율을 가진 금속 산화막으로 이루어질 수 있다. 상기 게이트 전극(110)은 하부 게이트막 패턴(108) 및 상부 게이트막 패턴(109)을 포함한다. 상기 하부 게이트 패턴(108)은 폴리실리콘 막으로 이루어지고, 상기 상부 게이트 패턴(109)은 금속실리사이드막으로 이루어진다. 상기 게이트 전극은 폴리실리콘막 또는 폴리사이드막으로 이루어질 수 있다. 상기 폴리사이드막은 폴리실리콘막 및 금속실리사이드막이 차례로 적층되어 이루어진다.
상기 도 3에서 본 발명의 실시예에 따른 부유트랩형 비휘발성 메모리 장치의 형성방법을 설명한다.
도 3을 다시 참조하면, 반도체기판(101)의 소정영역에 소자분리막(102)을 형성하여 활성영역을 한정하고, 상기 활성영역 상에 터널 산화막(103)을 형성한다. 상기 터널 산화막(103) 상에 하부 절연막, 중간 절연막, 상부 절연막, 블로킹 절연막 및 게이트 도전막을 차례로 적층한다. 상기 게이트 도전막, 상기 블로킹 절연막, 상기 상부 절연막, 상기 중간절연막 및 상기 하부 절연막을 연속적으로 패터닝하여 차례로 적층된 하부 전하저장층(104), 중간 전하저장층(105), 상부 전하저장층(106), 블로킹 절연막 패턴(107) 및 게이트 전극(110)으로 구성된 게이트 패턴을 형성한다.
상기 터널 산화막(103)은 열산화막으로 형성하고, 상기 하부전하저장층(104) 및 상부 전하저장층(106)은 실리콘 질화막으로 형성하는 것이 바람직하다. 상기 중간 전하저장층(105)은 알루미늄 산화막으로 형성하는 것이 바람직하다. 상기 알루미늄 산화막은 밴드 투 밴드 터널링이 일어날 수 있는 5Å~25Å의 얇은 두께로 형성한다. 상기 알루미늄 산화막을 얇게 형성하는 이유는 상기 부유트랩형 비휘발성 메모리 장치의 데이타 기입 및 소거시 빠른 동작속도를 구현하기 위함이다.
상기 게이트 전극(110)은 하부 게이트막 패턴(108) 및 상부 게이트막 패턴(109)으로 구성된다. 상기 하부 게이트막 패턴(108)은 폴리실리콘막으로 형성하고, 상기 상부 게이트막 패턴은 금속실리사이드막으로 형성할 수 있다. 상기 게이트 전극(110)은 폴리실리콘막 또는 폴리사이드막으로 형성할 수 있다. 상기 폴리사이드막은 폴리실리콘막 및 금속실리사이드막을 차례로 적층하여 형성한다. 상기 게이트 전극(111)을 갖는 반도체 기판(101)에 불순물 이온을 주입하여 불순물 확산층(111)을 형성한다.
도 4는 도 3의 Ⅱ-Ⅱ'을 따라 취해진 부유트랩형 비휘발성 메모리 장치의 데이타 유지 모드에서의 에너지 밴드 다이어 그램이다.
도 4를 참조하면, 반도체 기판(101), 터널산화막(103), 하부 전하저장층(104), 중간 전하저장층(105), 상부 전하저장층(106), 블로킹 절연막 패턴(107) 및 게이트 전극(110)은 각각의 고유한 에너지 밴드 갭을 가진다.
본 실시예에서 상기 중간 전하저장층(105)은 알루미늄 산화막이다. 상기 알루미늄 산화막은 에너지 밴드 갭이 약 8.9eV로 실리콘 질화막(약 5eV)보다 높아 에너지 장벽 역할을 한다. 이로써, 데이타 유지 모드에서 상기 상부 전하저장층(106)에 트랩된 전하들이 상기 반도체 기판(101)으로 누설되는 것을 억제 할 수 있다. 또한, 종래에는 트랩 밀도가 터널산화막과 실리콘 질화막 계면에서 가장 높았으나, 본 발명에서는 상기 중간 전하저장층(105)과 상기 상부 전하저장층(106) 계면에서도 높은 트랩밀도를 갖는다. 이에 따라, 상기 하부 전하저장층(104)에 포획된 전하들의 일부분이 누설될지라도 그에 상응하는 전하량이 상기 중간 전하저장층(105)과 상부 전하저장층(106) 사이의 계면에 형성된 높은 밀도의 트랩에 포획된 상태를 유지하여 데이타 유지 특성의 저하를 방지 한다.
도 5는 본 발명의 실시예에 따른 부유트랩형 비휘발성 메모리 장치의 데이타 소거동작시 에너지 밴드 다이어 그램이다.
도 5를 참조하면, 게이트 전극(110)에 데이타 소거를 위한 소거전압을 가하여 에너지 밴드 다이어 그램이 기울어진다. 반도체 기판(101)은 p형이고, 게이트전극(110)에 인가되는 소거전압은 음전압인 경우를 도시한 것이다.
본 발명에 따른 부유트랩형 비휘발성 메모리 장치의 데이타 소거시, 상부 전하저장층(106)에 트랩된 전하들이 중간 전하저장층(105)을 통과하는 경로를 부호 K, L, M, N으로 표시한다.
첫번째로, E- 준위에 있던 전자들이 소거전압에 의해 전도대로 이동한 후, 상기 중간 전하저장층(105)을 밴드 투 밴드 터널링한다.(K) 두번째로, E- 준위에 있던 전자들이 소거전압에 의해 전도대로 이동한 후, 상기 중간 전하저장층(105) 내에 존재하는 얕은 준위의 트랩을 통해 Pool-Frenkel전도를 한다.(L) 상기 두번째경로의 경우, 첫번째 밴드 투 밴드 터널링에 필요한 에너지 보다 낮은 에너지을 가진 전자들도 상기 중간 전하저장층(105)을 통과 할 수 있다. 이로써, 보다 많은 전자들이 이동할 수 있어, 부유트랩형 비휘발성 메모리 장치의 소거속도 저하를 방지할 수 있다. 상기 첫번째 경로(K) 및 두번째 경로(L)에 의해 상기 중간 전하저장층(105)을 통과한 전자들은 상기 하부 전하저장층(103)을 통과한 후, 상기 터널 산화막(103)을 터널링 하여 상기 반도체 기판(101)으로 방출 된다.
세번째로, 반도체 기판(101)에서 터널산화막(103)을 터널링해서 하부 전하저장층(104)의 가전하대로 이동한 정공들이 상기 중간 전하저장층(105)을 밴드 투 밴드 터널링하여 상기 상부 전하저장층(106)의 E+ 준위의 전하들과 결합한다.(M) 네번째로, 상기 하부 전하저장층(104)으로 이동된 정공들이 상기 중간 전하저장층(105)내에 존재하는 얕은 준위의 트랩들을 통해 Pool-Frenkel 전도하여 상기 상부 전하저장층(106)의 E+ 준위의 전자들과 결합한다.(L)
상술한 바와 같이 본 발명에 따르면, 부유트랩형 비휘발성 메모리 장치의 소거동작에 영향을 미치지 않으면서 데이타 유지 모드에서 발생하는 누설전하를 방지 할 수 있다.
Claims (12)
- 반도체 기판의 소정영역에 배치되어 활성영역을 한정하는 소자분리막;상기 활성영역을 가로지르는 게이트 전극;상기 게이트 전극과 상기 활성영역 사이에 차례로 적층된 터널산화막, 하부 전하저장층, 중간 전하저장층, 상부 전하저장층 및 불로킹 절연막 패턴; 및상기 게이트 전극 양측의 활성영역에 형성된 불순물 확산층을 포함하되, 상기 중간 전하저장층은 상기 하부 전하저장층 및 상기 상부 전하저장층보다 넓은 에너지 밴드 갭의 폭을 갖고, Pool-Frenkel전도를 위한 일정한 트랩을 갖는 절연막인 것을 특징으로 하는 비휘발성 메모리 장치.
- 제 1 항에 있어서,상기 중간 전하저장층은 알루미늄막 산화막인 것을 특징으로 하는 비휘발성 메모리 장치.
- 제 1 항에 있어서,상기 하부 전하저장층 및 상부 전하저장층은 실리콘 질화막인 것을 특징으로 하는 비휘발성 메모리 장치.
- 제 1 항에 있어서,상기 터널 산화막은 열산화막인 것을 특징으로 하는 비휘발성 메모리 장치.
- 상기 블로킹 절연막은 실리콘 산화막 인것을 특징으로 하는 비휘발성 메모리 장치.
- 상기 게이트 전극은 폴리실리콘막 또는 폴리사이드막인 것을 특징으로 하는 비휘발성 메모리 장치.
- 반도체 기판의 소정영역에 활성영역을 한정하는 소자분리막을 형성하는 단계;상기 활성영역 상에 터널산화막, 하부 절연막, 중간 절연막, 상부 절연막, 블로킹 절연막 및 게이트 도전막을 차례로 형성하는 단계;상기 하부 절연막, 상기 중간 절연막, 상기 상부 절연막, 상기 블로킹 절연막 및 상기 게이트 도전막을 연속적으로 패터닝 하여 차례로 적층된 하부 전하저장층, 중간 전하저장층, 상부 전하저장층, 블로킹 절연막 패턴 및 게이트 전극을 형성하는 단계; 및상기 게이트 전극 양측의 활성영역 에 불순물 이온을 주입하여 불순물 확산층을 형성하는 단계를 포함하되, 상기 중간 전하저장층은 상기 하부 전하저장층 및 상부 전하저장층 보다 넓은 에너지 밴드 갭의 폭을 갖고, Pool-Frenkel전도를 위한 일정한 트랩을 갖는 절연막으로 형성하는 것을 특징으로 하는 비휘발성 메모리 장치의 형성방법.
- 제 1 항에 있어서,상기 중간 전하 저장층은 알루미늄 산화막으로 형성하는 것을 특징으로 하는 비휘발성 메모리 장치의 형성방법.
- 제 1 항에 있어서,상기 하부 전하저장층 및 상부 전하저장층은 실리콘 질화막으로 형성하는 것을 특징으로 하는 비휘발성 메모리 장치의 형성방법.
- 제 1 항에 있어서,상기 터널 산화막은 열산화막으로 형성하는 것을 특징으로 하는 반도체 장치의 형성방법.
- 제 1 항에 있어서,상기 블로킹 절연막은 실리콘 산화막으로 형성하는 것을 특징으로 하는 비휘발성 메모리 장치의 형성방법.
- 제 1 항에 있어서,상기 게이트 도전막은 폴리실리콘막 또는 폴리사이드막으로 형성하는 것을특징으로 하는 비휘발성 메모리 장치의 형성방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020020008433A KR20030068805A (ko) | 2002-02-18 | 2002-02-18 | 플로팅 트랩형 비휘발성 메모리 장치 및 그 형성방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020020008433A KR20030068805A (ko) | 2002-02-18 | 2002-02-18 | 플로팅 트랩형 비휘발성 메모리 장치 및 그 형성방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20030068805A true KR20030068805A (ko) | 2003-08-25 |
Family
ID=32221641
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020020008433A KR20030068805A (ko) | 2002-02-18 | 2002-02-18 | 플로팅 트랩형 비휘발성 메모리 장치 및 그 형성방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20030068805A (ko) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100710806B1 (ko) * | 2006-05-02 | 2007-04-23 | 삼성전자주식회사 | 비휘발성 메모리 장치 및 그 형성 방법 |
| KR100949231B1 (ko) * | 2006-12-08 | 2010-03-24 | 가부시끼가이샤 도시바 | 불휘발성 반도체 메모리 장치 및 그 제조 방법 |
-
2002
- 2002-02-18 KR KR1020020008433A patent/KR20030068805A/ko not_active Application Discontinuation
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| KR100710806B1 (ko) * | 2006-05-02 | 2007-04-23 | 삼성전자주식회사 | 비휘발성 메모리 장치 및 그 형성 방법 |
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