KR20000053369A - Ｅｅｐｒｏｍ 메모리 셀 및 그 제조 방법 - Google Patents

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Abstract

본 발명의 제1 목적은 1층의 폴리실리콘에 의해 구성되는 메모리 셀로 함으로써 제조 프로세스를 간단하게 하여 생산성을 향상시킴과 함께 메모리 셀의 저 비용화를 꾀하는 것이며, 본 발명의 제2 목적은 메모리 셀을 단순한 구조로 함과 함께 메모리 셀의 면적을 작게 함으로써 고도의 집적화를 꾀하는 것이다. 또한, 본 발명의 제3 목적은 DHE(Drain Channel Hot Electron) 및 GIDL(Gate Induced Drain Leakage)을 이용하여 미세화를 꾀하는 것이다.
EEPROM 메모리 셀(10)에 있어서, 기판(12)과, 그 기판(12)의 표면에 형성된 소스 영역(14) 및 드레인 영역(16)과, 이들 소스 영역(14)과 드레인 영역(16) 간의 기판(12)의 표면에 형성된 채널 영역(18)과, 이 채널 영역(18) 상에 소스 영역(14)과 드레인 영역(16)의 일부와 중첩되는 위치에 형성된 게이트 산화막(20)과, 이 산화막(20) 상에 형성된 폴리실리콘을 함유하는 게이트(22)를 포함하는 EEPROM 메모리 셀(10)을 구성하였다.

Description

ＥＥＰＲＯＭ 메모리 셀 및 그 제조 방법{EEPROM MEMORY CELL AND METHOD OF FABRICATING THE SAME}
본 발명은 EEPROM 메모리 셀 및 그 제조 방법에 관한 것으로서, 특히 신규한 EEPROM 메모리 셀에 관한 것이다.
도 10에 도시한 바와 같이, 대용량 플래시 EEPROM 메모리(1)의 셀 구조는 2층의 폴리실리콘 (다결정 실리콘)으로 이루어지는 게이트(2, 3)를 사용한 스택형 MOSFET (이하, CGFET)가 주류이다. 그 구조에서의 전하 축적부는 플로팅 게이트(2)이며, 터널 산화막(4)을 통하여 전자의 주입·방출을 행하는 방식이 일반적이다. 이 구조는 2층의 폴리실리콘으로 이루어지는 게이트(2, 3)를 구비하고 있기 때문에, 제조 프로세스가 복잡해진다. 더구나, 제조 방법이 복잡하기 때문에 신뢰성의 확보를 어렵게 하고 있다.
한편, 도 11에 도시한 바와 같이, 1층의 폴리실리콘으로 이루어지는 게이트를 구비한 대표적인 디바이스로서, NMOS형의 메모리 셀(5)이 있다. NMOS형의 메모리 셀(7)은 폴리실리콘으로 이루어지는 2개의 게이트(6, 7)를 구비하고, 게이트 절연막으로서 실리콘·나이트라이드(Si3N4)층(8)과 얇은 실리콘 열산화막(9)을 이용하고 있으며, 터널 효과에 의해 나이트라이드층(8)과 실리콘 열산화막(9)의 계면 근방에 형성되는 트랩에 전하를 축적시켜서 기록·소거를 행하는 메모리 셀이다. 이 메모리 셀은 2개의 게이트(6, 7)를 평면 방향으로 구비하고 있기 때문에, 메모리 셀의 면적이 넓어져 고도의 집적에 제약이 있다고 하는 문제점이 있었다.
또, 본 출원인이 출원 전에 선행 기술을 조사한 바, 이 종류의 NMOS형 메모리 셀을 개량한 것인 일본 특허 공개 공보 평8-506693호 (PCT/US93/05669)에 개시된 발명을 발견하였다. 이 발명은, 도 12에 도시한 바와 같이, 단층의 다결정 실리콘층을 가지는 플래시 EEPROM 셀(130)에 관한 것이며, 이 셀(130)은 (액세스) 트랜지스터(158)와 EEPROM 트랜지스터(162)를 구비하는 구조를 하고 있다. 그리고, EEPROM 트랜지스터(162)는 플로팅 게이트(160)와 제어 게이트(142)를 구비하여, 플로팅 게이트(160)에 전하를 축적하는 전술한 메모리 셀과 마찬가지의 구성을 하고 있다. 이 플래시 EEPROM 셀(130)은 액세스 트랜지스터(158)와 EEPROM 트랜지스터(162) 및 컨덴서(170)를 구성하는 제어 게이트(142)를 평면적으로 배치하고 있기 때문에, 종래의 EEPROM 메모리 셀보다 넓은 집적 면적을 필요로 하여, 고밀도화가 불가능하다는 문제가 있었다.
그런데, 이 플래시 EEPROM 셀(130)은 (액세스) 트랜지스터(158)와 EEPROM 트랜지스터(162)를 구비하는 구조이다. 또한, 선행의 플래시 EEPROM 셀(130)은 플로팅 게이트(160)와 제어 게이트(142)를 구비하고 플로팅 게이트(160)에 전하를 축적하는 것으로 하고 있다.
본 발명의 제1 목적은 1층의 폴리실리콘에 의해 구성되는 게이트 구조를 가지는 메모리 셀로 함으로써, 제조 프로세스를 간단히 하여, 생산성을 향상시킴과 함께, 메모리 셀의 저 비용화를 꾀하는 것이다.
본 발명의 제2 목적은 메모리 셀을 단순한 구조로 함과 함께 메모리 셀의 면적을 작게 함으로써 고도의 집적화를 꾀하는 것이다.
본 발명의 제3 목적은 DHE(Drain Channel Hot Electron) 및 GIDL(Gate Induced Drain Leakage)을 이용하여 메모리 셀의 미세화를 꾀하는 것이다.
그래서, 본 발명자는 상기 목적을 달성하기 위해서 연구를 거듭한 결과, 본 발명에 이른 것이며, 본 발명의 EEPROM 메모리 셀의 요지로 하는 바는, 기판의 표면에 형성된 소스 영역 및 드레인 영역과, 이들 영역 간의 기판의 표면에 형성된 채널 영역과, 그 채널 영역 상에 형성된 게이트 산화막과 게이트를 포함하는 MOSFET 구조로 구성되며, 메모리로서 동작되게 된다. 이 EEPROM 메모리 셀의 전하 축적부는 드레인 영역 근방의 터널 산화막이며, GIDL을 발생시키기 쉽게 하기 위해서, 드레인 영역과 게이트 산화막 (게이트)과의 중첩이 커지도록 형성되어 있는 것이 바람직하다. 이 EEPROM 메모리 셀은 열 전자를 게이트 산화막에 트랩시킴으로써 기록되며 홀을 게이트 산화막에 주입함으로써 소거된다. 또한, 이 EEPROM 메모리 셀의 판독은 게이트에 네거티브 전압을 인가하여 드레인 영역의 GIDL의 변화를 관측하여 행해진다.
도 1은 본 발명에 따른 EEPROM 메모리 셀의 실시예를 나타내는 단면 모식도.
도 2는 본 발명에 따른 EEPROM 메모리 셀의 다른 실시예를 나타내는 단면 모식도.
도 3은 본 발명에 따른 EEPROM 메모리 셀의 또 다른 실시예를 나타내는 단면 모식도.
도 4는 도 1에 도시하는 EEPROM 메모리 셀의 평면 모식도.
도 5의 (a)는 본 발명에 따른 EEPROM 메모리 셀에 의한 기록 동작, (b)는 소거 동작, (c)는 판독 동작을 설명하기 위한 도면.
도 6은 본 발명에 따른 EEPROM 메모리 셀의 기록·소거 후의 판독 전류를 나타내는 도면.
도 7은 본 발명에 따른 EEPROM 메모리 셀의 기록 특성을 나타내는 도면.
도 8은 본 발명에 따른 EEPROM 메모리 셀의 소거 특성을 나타내는 도면.
도 9는 본 발명에 따른 EEPROM 메모리 셀의 기록·소거 내성을 나타내는 도면.
도 10은 종래의 플래시 EEPROM 메모리 셀을 나타내는 단면 모식도.
도 11은 종래의 NMOS형 메모리 셀을 나타내는 단면 모식도.
도 12는 종래의 다른 NMOS형 메모리 셀을 나타내는 도면이며, (a)는 평면 모식도, (b)는 단면 모식도.
〈도면의 주요 부분에 대한 부호의 설명〉
10, 24, 28 : EEPROM 메모리 셀
12 : 기판 (p형 실리콘 기판 또는 p웰)
14 : 소스 영역
16, 26 : 드레인 영역
18 : 채널 영역
20 : 게이트 산화막
22 : 게이트
30 : P+층
다음에, 본 발명에 따른 EEPROM 메모리 셀과 그 제조 방법의 실시예를 도면에 기초하여 상세히 설명한다.
도 1에 도시한 바와 같이, 본 실시예에 따른 EEPROM 메모리 셀(10)은 기판(12)과, 그 기판(12)의 표면에 형성된 소스 영역(14) 및 드레인 영역(16)과, 이들 소스 영역(14)과 드레인 영역(16) 간의 기판(12)의 표면에 형성된 채널 영역(18)과, 그 채널 영역(18) 상에 소스 영역(14)과 드레인 영역(16)의 일부와 중첩되는 위치에 형성된 게이트 산화막(20)과, 그 게이트 산화막(20) 상에 형성된 폴리실리콘를 함유하는 게이트(22)를 구비하여 구성되어 있다.
보다 상세히 설명하면, 기판(12)은 p형 실리콘 기판이 바람직하지만, n형 실리콘 기판을 이용하는 경우는, 그 n형 기판 상에 p웰층을 형성한 것이 이용된다. 이 기판(12)의 표면에는 거의 대칭인 2개의 n+영역으로 이루어지는 소스 영역(14) 및 드레인 영역(16)이 이온 주입에 의해서 형성되어 있다. 이 이온 주입은 게이트 산화막(20)과 게이트(22)를 형성한 후에 행해지며, 게이트(22) [게이트 산화막(20)]와, n+영역 즉 소스 영역(14) 및 드레인 영역(16)의 일부와의 중첩은 불순물 이온의 확산에 의해서 생기는 것이다.
게이트 산화막(20)은 실리콘 기판(12)의 표면을 열산화시켜서 형성한 실리콘 열산화막, 혹은 소정의 가스 예를 들면 N2O 가스의 존재 하에서 열산화시켜서 형성한 복합 열산화막이나 나이트라이드막, 옥시 나이트라이드막 등을 사용하는 것이 바람직하다. 또한, 게이트(22)는 이 산화막 상에 폴리실리콘막을 퇴적한 후, 포토 에칭에 의해 폴리 실리콘막과 산화막을 소정의 패턴으로 형성하여 게이트(22) 및 게이트 산화막(20)을 얻을 수 있다.
이와 같이 하여 제조된 EEPROM 메모리 셀(10)은 1층의 다결정 실리콘만으로 이루어지는 MOSFET와 동일 구조를 하고 있다. 이 구조의 EEPROM 메모리 셀(10)이 메모리 셀로서 동작하기 위해서는 기록·소거·판독이 가능한 것이 필요하다.
우선, EEPROM 메모리 셀(10)의 기록 동작은, 소스 영역(14)의 전위 Vs를 그라운드에 유지한 채로, 드레인 영역(16) 및 게이트(22)의 전위 Vd, Vg를 각각 고전압으로 함으로써 행해진다. 그 결과, 열 전자가 채널 영역(18)으로부터 게이트 산화막(20) 중의 드레인 영역(16) 근방부에 트랩되게 된다.
또한, EEPROM 메모리 셀(10)의 소거 동작은, 게이트(22)의 전위 Vg를 그라운드에 유지하거나 혹은 네거티브 전압으로 하고, 드레인 영역(16)의 전위 Vd를 고전압으로 하는 한편, 소스 영역(14)의 전위 Vs를 개방(open)으로 함으로써 행해진다. 그 메카니즘은 드레인 영역(16)에 고전압을 인가하면, 드레인 영역(16)의 게이트(22) 바로 하부에서, 밴드간 터널 현상에 의해 홀이 생기며, 그 홀이 기판(12)에서의 전계로 가속되며, 애벌란시 브레이크 다운 (애벌란시 항복)을 일으킨다. 그 결과, 핫 홀(hot holes)이 발생하여 게이트 산화막(20) 중에 주입된다. 이에 따라, 게이트 산화막(20) 중의 트랩되어 있던 전자가 전기적으로 중화된다.
다음에, EEPROM 메모리 셀(10)의 판독 동작은, 게이트(22)의 전위 Vg를 네거티브 전압으로 하고, 드레인 영역(16)의 전위 Vd를 고전압으로 하는 한편, 소스 영역(14)의 전위 Vs를 개방으로 하거나 혹은 그라운드로 유지함으로써, 드레인 영역(16)에서 생기는 GIDL에 의한 드레인 전류 Id의 변화를 판독함으로써 행해진다. 이 드레인 전류 Id를 변화시키는 GIDL은 게이트 산화막(20) 중의 전하에 지배되며, 전자가 트랩되어 있던 경우에는 수 100㎀ 이상, 소거되어 있던 경우에는 수 ㎀가 되며, 기록·소거 전후에 2자릿수의 전류차가 얻어진다. 그래서, 실제의 플래시 EEPROM 메모리 셀(10)로서는 이 GIDL에 의한 드레인 전류차를 센스 앰프에 의해 증폭하고 비트 정보의 0 또는 1을 구별할 수 있다.
이상의 구성에 따른 EEPROM 메모리 셀(10)은 1층의 폴리실리콘에 의해 구성되는 게이트(22)를 구비할 뿐의 단순한 구조의 메모리 셀이기 때문에, 제조 프로세스가 간단하고, 생산성을 향상시킬 수 있으며, 메모리 셀의 저 비용화를 꾀하는 것이 가능하다. 또한, EEPROM 메모리 셀(10)은 게이트(22)가 1개뿐이기 때문에, 메모리 셀의 면적을 작게 할 수 있으며 고도의 집적화를 꾀할 수 있다. 예를 들면, 종래의 스택형의 메모리 셀에 비해, EEPROM 메모리 셀의 면적은 약 8∼9할이 된다. 또한, 이 EEPROM 메모리 셀(10)의 동작은 기록에는 DHE(Drain Channel Hot Electron)를, 소거에는 DHI(Drain Hole Injection)를, 판독에는 GIDL(Gate Induced Drain Leakage)의 변화를 이용하는 것이며, 셀의 구조 상 특수한 구성을 필요로 하지 않는다. 이 때문에 메모리 셀의 미세화에 유리해진다.
이상, 본 발명의 기본 구성에 따른 EEPROM 메모리 셀의 실시예를 설명하였지만, 본 발명은 상술한 형태에 한정되는 것은 아니다.
예를 들면, 도 2에 도시한 바와 같이, EEPROM 메모리 셀(24)은 게이트(22)와 드레인 영역(26)의 일부와의 중첩이 게이트(22)와 소스 영역(14)의 일부와의 중첩보다 크게 된 구조로 하는 것이 바람직하다. 게이트(22)와 드레인 영역(26)의 일부와의 중첩을 크게 함으로써, 드레인 영역(26)은 GIDL을 발생하기 쉬워지며 메모리 셀(24)로서의 성능이 향상된다.
이러한 구성의 EEPROM 메모리 셀(24)은 다음과 같이 하여 제조된다. 즉, 우선 통상적인 방법에 의해, 기판(12) 상에 게이트 산화막(20)과 게이트(22)를 형성하는 단계를 거친 후, 그 기판(12)에 직각 방향으로부터 이온을 주입하여, 소스 영역(14) 및 드레인 영역(16)을 형성하는 단계를 행한다. 계속해서, 그 기판(12)의 드레인 영역(16)에 경사 방향으로부터 적어도 게이트(22)와 드레인 영역(26)과의 중첩 부분을 목표로 하여 이온을 주입하는 단계를 행함으로써, 게이트(22)와 드레인 영역(26)의 일부와의 중첩을 크게 할 수 있다.
또한, 게이트(22)와 드레인 영역(26)의 일부와의 중첩은 거의 동일한 정도이어도 좋고, 전술한 바와 마찬가지로 하여 기판(12)에 드레인 영역(16)측에서부터 경사 방향으로 이온을 주입하는 단계를 행함으로써 드레인 영역(16)에 소스 영역보다 고농도로 도핑된 확산층을 형성하도록 하여도 좋다. 이 경우에서도, 드레인 영역(26)은 GIDL을 발생하기 쉬워지며 메모리 셀(24)로서의 성능이 향상된다.
다음에, 도 3에 도시한 바와 같이, 이 EEPROM 메모리 셀(28)은 기판(12)과 소스 영역(14) 및 드레인 영역(16)간에 P+층(30) 또는 P-층을 형성하는 것도 바람직하다. 이 P+층(30) 또는 P-층은 적어도 드레인 영역(16)과 기판(12)간에 형성되어 있으면 된다. P+층(30) 또는 P-층은 공지의 방법에 의해서 형성할 수 있다. P+층(30) 또는 P-층을 형성함으로써, 쇼트 채널 효과를 억제하고, 또한 열 전자의 발생 효율을 상승시킬 수 있다.
이상, 본 발명에 따른 EEPROM 메모리 셀과 그 제조 방법을 도면에 기초하여 설명하였지만, 본 발명은 이 기본 구조를 기초로 한층 더 개량을 실시하는 것이 가능하다. 그 외, 상술한 실시예를 적절하게 조합하여 실시할 수 있는 등, 본 발명은 그 취지를 일탈하지 않는 범위 내에서 당업자의 지식에 기초하여 여러가지 개량, 수정, 변형을 가한 형태로 실시할 수 있는 것이다.
[실시예]
도 1 및 도 4에 도시한 구조의 EEPROM 메모리 셀을 형성하였다. 실리콘 기판(12)을 이용하여 열산화에 의해 게이트 산화막(20)을 형성하였다. 게이트 산화막(20)의 막 두께는 100Å이었다. 또한, 게이트(22)로서 폴리실리콘을 퇴적시킨 후 소정의 패턴으로 형성하였다. 그 후, 게이트(22)를 마스크로 하여 통상적인 방법대로 이온을 주입하여 소스 영역(14) 및 드레인 영역(16)을 형성하였다. 형성된 채널 영역(18)의 채널폭 W는 0.7㎛이며 채널 길이 L은 0.8㎛이었다.
얻어진 EEPROM 메모리 셀(10)에 대하여 기록 후의 판독 전류 특성을 조사하였다. 도 5의 (a)에 도시한 바와 같이, 게이트(22)에 9V, 드레인 영역(16)에 6V를 인가함과 함께 소스 영역(14)을 접지하는 기록 동작을 100㎲에서 1회 행하였다. 그 후, 도 5의 (c)에 도시한 바와 같이, 소스 영역(14)을 개방으로 함과 함께 드레인 영역(16)에 3V를 인가하고, 게이트(22)에 0.0V, -1.0V, -2.0V, -3.0V를 순서대로 인가하여 판독 전류 (드레인 전류) Id를 측정하였다. 그 결과를 도 6에 도시한 바와 같이, 게이트 전압 Vg를 보다 큰 네거티브 전압으로 함으로써 보다 큰 판독 전류 Id가 얻어졌다.
또한, 얻어진 EEPROM 메모리 셀(10)에 대하여, 소거 후의 판독 전류 특성을 조사하였다. 도 5의 (b)에 도시한 바와 같이, 게이트(22)를 접지하고, 드레인 영역(16)에 8.5V, 100㎲의 전압 펄스에 의해 홀을 주입하였다. 그 후, 상술한 바와 마찬가지로, 도 5의 (c)에 도시한 바와 같이, 소스 영역(14)을 개방으로 함과 함께 드레인 영역(16)에 3V를 인가하고, 게이트(22)에 0.0V, -1.0V, -2.0V, -3.0V를 순서로 인가하여 판독 전류 Id를 측정하였다. 그 결과를 도 6에 도시한 바와 같이, 게이트(22)에 인가하는 전압에 상관없이 거의 일정한 값이었다
다음에, 얻어진 EEPROM 메모리 셀(10)에 대하여 기록 특성을 조사하였다. 전술한 도 5의 (a)에 도시한 조건에서 기록 동작을 5㎲에서 5회 행하였다. 1회 기록 동작을 행할 때마다 판독 동작을 행하고, 판독 전류 Id를 측정하였다. 판독 동작의 조건은, 소스 영역(14)을 개방으로 함과 함께 드레인 영역(16)에 3V를 인가하고, 게이트(22)에 -3V를 인가하였다. 그 결과를 도 7에 도시한 바와 같이, 기록 횟수가 증가할 때마다, 판독 전류 Id가 증가하고 있으며, 기록이 정상적으로 행해지고 있는 것을 나타내고 있다.
또한, 얻어진 EEPROM 메모리 셀(10)에 대하여 소거 특성을 조사하였다. 전술한 도 5의 (b)에 도시한 조건에서 소거 동작을 10㎲에서 7회 행하였다. 1회 소거 동작을 행할 때마다 판독 동작을 행하여 판독 전류 Id를 측정하였다. 판독 동작의 조건은 소스 영역(14)을 개방으로 함과 함께 드레인 영역(16)에 3V를 인가하고 게이트(22)에 -3V를 인가하였다. 그 결과를 도 8에 도시한 바와 같이, 소거를 행할 때마다 판독 전류 Id가 감소하고 있으며, 소거가 정상적으로 행해지고 있는 것을 나타내고 있다.
또한, 얻어진 EEPROM 메모리 셀(10)에 대하여, 기록·소거 내성을 조사하였다. 기록 동작과 소거 동작을 교대로 반복하여, 소정 횟수 기록하였을 때 판독 동작을 행하여 판독 전류 Id를 측정하고, 계속하여 소정 횟수 소거하였을 때 판독 동작을 행하여 판독 전류 Id를 측정하였다. 기록 동작, 소거 동작 및 판독 동작의 조건은 전술한 바와 마찬가지였다. 그 결과를 도 9에 도시한 바와 같이, 기록 동작 후의 판독 전류 Id가 증가하고 있지만, 측정을 행한 100회까지의 결과로부터는 기록·소거 내성에 관하여 실용상 문제는 없다고 판단된다.
다음에, 얻어진 EEPROM 메모리 셀(10)에 대해서 데이타 유지 특성을 조사하였다. 데이타 유지 특성은, 메모리 셀(10)에 기록을 행한 후, 그 메모리 셀(10)을 250℃에서 30분간 가열하고, 그 가열 전후에서의 판독 전류의 변화를 조사하였다. 그 결과를 표 1에 나타낸다. 또, 비교예로서 종래의 스택형 EEPROM의 전하 유지 특성과 함께 나타내고 있다. 250℃, 30분의 고온 방치 특성 결과는 양호하였다.
가열 전 가열 후 가열 후/가열 전
실시예 1 199㎀ 197㎀ -1.0%
실시예 2 223㎀ 220㎀ -1.3%
비교예 1 3.87V 3.79V -2.1%
비교예 2 4.00V 3.93V -1.8%
이상의 데이타로부터, 본 발명에 따른 EEPROM 메모리 셀은 가장 기본적인 메모리 셀로서의 동작이 확인되었다.
본 발명의 EEPROM 메모리 셀은, 기판의 표면에 형성된 소스 영역 및 드레인 영역과, 이들 영역 간의 기판의 표면에 형성된 채널 영역과, 그 채널 영역 상에 형성된 게이트 산화막과, 그 게이트 산화막 상에 형성된 폴리실리콘을 함유하는 게이트를 포함하는 MOSFET 구조로 하고 있으며, 1층의 폴리실리콘에 의해 구성되는 메모리 셀이기 때문에, 제조 프로세스를 간단하게 할 수 있어, 생산성을 향상시킴과 함께, 메모리 셀의 저비용화를 꾀할 수 있다.
또한, 본 발명의 EEPROM 메모리 셀은 단순한 구조이며, 더구나 게이트가 평면적이라도 1개밖에 없기 때문에, 미세화에 유리하며, 메모리 셀의 면적을 작게 할 수 있어 고도의 집적화를 꾀할 수 있다.

Claims (12)

  1. EEPROM 메모리 셀에 있어서,
    기판과,
    상기 기판의 표면에 형성된 소스 영역 및 드레인 영역과,
    상기 소스 영역과 드레인 영역간의 기판의 표면에 형성된 채널 영역과,
    상기 채널 영역 상에 소스 영역과 드레인 영역의 적어도 일부와 중첩되도록 형성된 게이트 산화막과,
    상기 산화막 상에 형성된 폴리실리콘을 함유하는 게이트
    를 포함하는 EEPROM 메모리 셀.
  2. 제1항에 있어서, 상기 게이트와 드레인 영역의 일부와의 중첩이 상기 게이트와 소스 영역의 일부와의 중첩보다 큰 EEPROM 메모리 셀.
  3. 제1항 또는 제2항에 있어서, 상기 드레인 영역이 상기 소스 영역보다 고농도로 도핑된 확산층으로 이루어지는 EEPROM 메모리 셀.
  4. 제1항 또는 제2항에 있어서, 상기 소스 영역 및 드레인 영역이 n+층에 의해 형성되어 있는 EEPROM 메모리 셀.
  5. 제4항에 있어서, 적어도 상기 드레인 영역과 기판간에 P+층 또는 P-층을 포함하는 EEPROM 메모리 셀.
  6. 제3항에 있어서, 상기 소스 영역 및 드레인 영역이 n+층에 의해 형성되어 있는 EEPROM 메모리 셀.
  7. 제6항에 있어서, 적어도 상기 드레인 영역과 기판간에 P+층 또는 P-층을 포함하는 EEPROM 메모리 셀.
  8. 제1항에 있어서, 상기 게이트 산화막은, 실리콘으로 이루어지는 기판의 표면을 열산화시킨 실리콘 열산화막, 또는 소정의 가스의 존재 하에서 열산화시킨 복합 열산화막인 EEPROM 메모리 셀.
  9. 제1항에 있어서, 상기 EEPROM 메모리 셀의 기록 동작은 드레인 영역 근방의 게이트 산화막 중에 전자를 트랩시킴으로써 행해지는 EEPROM 메모리 셀.
  10. 제9항에 있어서, 상기 EEPROM 메모리 셀의 소거 동작은, 드레인 영역 근방의 게이트 산화막 중에 홀을 주입함으로써, 트랩되어 있는 전자를 중화하는 EEPROM 메모리 셀.
  11. 제1항에 있어서, 상기 EEPROM 메모리 셀의 판독 동작은 게이트에 네거티브 전압을 인가하여, 드레인 영역에서 발생하는 GIDL(Gate Induced Drain Leakage)에 의한 드레인 전류의 변화를 판독하는 EEPROM 메모리 셀.
  12. EEPROM 메모리 셀의 제조 방법에 있어서,
    기판 상에 게이트 산화막과 게이트를 형성하는 단계와,
    상기 기판에 직각 방향으로부터 이온을 주입하여, 소스 영역 및 드레인 영역을 형성하는 단계와,
    상기 기판의 드레인 영역에 경사 방향으로부터 이온을 주입하는 단계
    를 포함하는 EEPROM 메모리 셀의 제조 방법.
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