JPH05121763A - 半導体記憶装置の製造方法 - Google Patents

半導体記憶装置の製造方法

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JPH05121763A
JPH05121763A JP3284551A JP28455191A JPH05121763A JP H05121763 A JPH05121763 A JP H05121763A JP 3284551 A JP3284551 A JP 3284551A JP 28455191 A JP28455191 A JP 28455191A JP H05121763 A JPH05121763 A JP H05121763A
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film layer
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drain
layer
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Hironobu Nakao
広宣 中尾
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Rohm Co Ltd
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Abstract

(57)【要約】 【目的】 絶縁膜中にクラスター状の金属を析出させた
絶縁膜をトランジスターのゲートに用いた不揮発性メモ
リーデバイスの特性の向上を計る。 【構成】 製法として、前記最端のクラスターをセルフ
アラインマスクとして、斜めイオン・インプランテーシ
ョンにより、オーバーラップを形成する。すなわちＳi
基板に最も近くかつ最もドレイン寄りのクラスターがド
レイン拡散層と少くとも一部が絶縁体をへだててオーバ
ーラップさせると共に、各クラスターはそれぞれオーバ
ーラップしている。セルは１Ｔr／cell構造で形成す
る。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、半導体記憶装置の製造
方法、特に絶縁膜中にクラスター状の金属(半導体)を析
出させた絶縁膜をトランジスターのゲートに用いた不揮
発性メモリーデバイス、例えばフラッシュＦＥＰＲＯＭ
の製造方法に関する。
【０００２】
【従来の技術】従来から、情報の記憶に用いられるＭＯ
Ｓ型トランジスターに於いて、チャンネル領域の上で、
しかもコントロールゲート電極の下に電導性のシリコン
と絶縁性の二酸化シリコンが混在する領域を持つ事を特
徴とする半導体記憶装置が提案されている。
【０００３】例えば、図４に示す如き半導体記憶装置が
ｎチャンネルトランジスターである場合には、ソース
５、ドレイン６はｎ形半導体、Ｓi基板１はＰ形半導
体、ゲート４はポリシリコン電極を用いる。この装置の
動作はクラスター３に電子が注入されると、その下の基
板チャンネル層はそれをＯＮさせるに必要なゲート電圧
の閾値を上げる一方、電子を抜くともとに戻る。つまり
初期状態と電子注入状態の各閾値の中間のゲート電圧
(センス電圧)を印加することでトランジスターをＯＮ−
ＯＦＦさせ１ビットデータを記憶するものである。しか
し、この種従来のものは集積化のためには、１Ｔr／cel
l化が必須であるがその方法を未解決であり、また各素
子におけるドレイン引抜き、ドレイン注入の性能が余り
良好に行っていない欠点があった。
【０００４】
【発明が解決しようとする課題】本発明は、この種半導
体記憶装置として製造工程の簡単な方法を提案して、性
能の向上した半導体記憶装置を提供することができるよ
うにしたものである。
【０００５】
【課題を解決するための手段】上記目的を達成するため
に、本発明は、Ｓi基板上に設けた一定巾の絶縁膜層中
にクラスター状の半導体金属を析出させ、かつ前記絶縁
膜層の上部にゲート電極を設けると共に、前記絶縁膜層
の下部に両側で互いに対向するソース電極とドレイン電
極を設けてなる半導体記憶装置の製造方法にして、Ｓi
基板にドレイン電極を形成する不純物を、Ｓi基板の斜
め上方より絶縁膜層の下方に向けて斜めイオン・インプ
ランテーションで投入して、ドレイン電極を絶縁膜層の
下方に突入した状態で形成した構造を持つ半導体記憶装
置を得ることができるようにしたものである。
【０００６】
【作用】本発明の製造方法で得た半導体記憶装置は、１
Ｔr／cell実現が可能なので集積層が向上する一方トラ
ップ膜と基板間のＳiＯ２膜にピンホールが存在すると
電子のもれの原因になるがクラスター状に分離している
と、１ピンホールでチャンネル全体のもれを引起こす様
なことはなく、また、チャンネル面積が小さい程、ピン
ホールに出会う率は少ないものであり、さらに最端クラ
スターの位置がばらついても、かならずドレインとオー
バラップして形成できるために性能が安定して、局所書
換えのため、過剰消去の心配がないものである。
【０００７】
【実施例】以下、本発明を図面に示す実施例について、
詳細に説明する。図１は、Ｓi基板１と、該Ｓi基板１上
に設けた一定巾の絶縁膜層２中にクラスター状の半導体
金属３を析出させ、かつ前記絶縁膜層２の上部にゲート
電極４を設けると共に、前記絶縁膜層２の下部に両側で
互に対向するソース電極５とドレイン電極６を設けてな
る不揮発性メモリーを示し、前記ドレイン電極６の製造
方法として、Ｓi基板１にドレイン電極６を形成する不
純物７を、Ｓi基板１の斜め上方より絶縁膜層２の下方
に向けて斜めイオン・インプランテーションで投入して
ドレイン電極６を絶縁膜層の下方に突入(６a)したオー
バーラップ状態で形成することを示している。
【０００８】したがって、本発明の製造方法では、上記
最端のクラスターをセルフアラインマスクとして、斜め
にイオン・インプランテーションによりオーバーラップ
を形成する。製造された半導体記憶装置の構造は基板に
最も近くかつ最もドレイン寄りのクラスターがドレイン
拡散層と少くとも一部が絶縁体をへだててオーバーラッ
プしており、また、各クラスターはそれぞれオーバーラ
ップしており、各セルは１Ｔr／cell構造で形成する。
【０００９】上記構造はクラスター形トラップ膜の上
(下)又は上下両方にＳiＯ２膜を挿入しても良い。また
クラスターと基板(ゲート電極)の間隔は５０Å以上とす
る。
【００１０】図２に示す如く、前記の如く、構造を持つ
各数のデバイスをゲート線とドレイン線のマトリクス回
路を組み、図３に示す如く、センスアンプ回路を接続し
てドレイン・アバランシェ・ホット・エレクトロン、Ｄ
ＡＨＥ(ＣＨＥ)によるドレイン近傍より電子を注入し、
ドレインよりＦ−Ｎトンネリングにて引抜きを行う。図
２のメモリー・マトリクス回路のビット線、ワード線、
ソース線、基板電極の書込み、消去、読出に対する動作
電圧は表１の通りである。表１で消去は一括消去方式を
採り、読出は図３の回路接続状態を示す。
【表１】 動作電圧表ヒ゛ット線１ ヒ゛ット線２ ワート゛線１ ワート゛線２ ソース線 基板電位 書込 １３Ｖ ０Ｖ １３Ｖ ０Ｖ ０Ｖ ０Ｖ 消去 ５Ｖ ５Ｖ −７Ｖ −７Ｖ open ０Ｖ 読出 図３ ０Ｖ ５Ｖ ０Ｖ ０Ｖ ０Ｖ
【００１１】図２に示すマトリクス回路のデータの書換
えは、図５の電子注入は、ゲートとドレインに正の電圧
をかけると共にソースを接地させ、ＣＨＥ又はＤＡＨＥ
を用いてドレインの近傍に注入する。図４の電子引抜き
はゲートに負の電圧、ドレインに正の電圧をかけて、ソ
ースをオープンにした状態でＦ−Ｎトンネリングを用い
たドレイン引抜きする。すなわち、ゲート線とドレイン
線のマトリクス回路で１Ｔr／cellの選択注入を行い、
引抜は一括で行う。
【００１２】なお、データの書換えは局所注入に引抜き
を用いなければ、１Ｔr／cellを実現できないが、全体
注入は基板−ゲート間に電圧を印加するため、共通ゲー
ト線にぶらさがっているＴr全てに注入が生じる。それ
を防ぐには、選択トランジスターが必要である。ＳiＯ
２膜が５０Å以上あれば一般に低電圧下での全体注入
(引抜き)は生じない。また、ドレインとオーバーラップ
しているクラスターは、フローティングゲートの様に、
横平面方向に容易に電子を移動させるために局所注入に
平面的広がりがあっても引抜きがドレインからできる。
本発明の製法は最端クラスターとドレインが垂直インプ
ランテーションではオーバーラップしないものとしてい
る。
【００１３】上記の如く、本発明の製造方法は最端クラ
スターをセルフアラインマスクとして斜めイオン・イン
プランテーションによってドレイン層を形成したもので
あり、構造としてクラスターと基板間のＳiＯ２膜を５
０Å以上とする。したがって、本発明のデバイスは最端
クラスターとドレイン拡散層は一部はオーバーラップし
ており、各クラスターをそれぞれオーバーラップしてい
る。
【００１４】
【発明の効果】上記の如く、１Ｔr／cellの実現が可能
なので集積層が向上するものであり、また、トラップ膜
と基板間のＳiＯ２膜にピンホールが存在すると電子の
もれの原因になるが、クラスター状に分離していると、
１ピンホールでチャンネル全体のもれを引起こす様なこ
とはないし、また、チャンネル面積が小さい程ピンホー
ルに出会う率は少なくなるものであり、さらに、最端ク
ラスターの位置がばらついても、かならずドレインとオ
ーバーラップして形成できるので、局所書換えのため、
過剰消去の心配がない等の利点を有するものである。
【図面の簡単な説明】
【図１】 本発明の半導体記憶装置の製造工程を示す断
面図である。
【図２】 図１の半導体記憶装置のメモリ・マトリクス
回路図である。
【図３】 図２の回路の外部接続状態を示す回路図であ
る。
【図４】 図１の半導体記憶装置のドレイン引抜き時の
作動を示す断面図である。
【図５】 図１の半導体記憶装置のドレイン注入時の作
動を示す断面図である。
【符号の説明】
１ Ｓi基板 ２ 絶縁膜層 ３ 半導体金属 ４ ゲート電極 ５ ソース電極 ６ ドレイン電極 ７ 不純物
フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｇ１１Ｃ 16/04

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】 Ｓi基板上に設けた一定巾の絶縁膜層中
    にクラスター状の半導体金属を析出させ、かつ前記絶縁
    膜層の上部にゲート電極を設けると共に、前記絶縁膜層
    の下部に両側で互に対向するソース電極とドレイン電極
    を設けてなる半導体記憶装置の製造方法にして、Ｓi基
    板にドレイン電極を形成する不純物を、Ｓi基板の斜め
    上方より絶縁膜層の下方に向けて斜めイオン・インプラ
    ンテーションで投入してドレイン電極を絶縁膜層の下方
    に突入した状態で形成したことを特徴とする半導体記憶
    装置の製造方法。
JP3284551A 1991-10-30 1991-10-30 半導体記憶装置の製造方法 Pending JPH05121763A (ja)

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