JP2000106401A - メモリ素子およびその製造方法ならびに集積回路 - Google Patents
メモリ素子およびその製造方法ならびに集積回路Info
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- H01—ELECTRIC ELEMENTS
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- B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
- B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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Abstract
(57)【要約】
【課題】 低温で製造しても情報を長時間に渡って保持
することができるメモリ素子およびその製造方法ならび
に集積回路を提供する。 【解決手段】 ガラスなどよりなる基板１１の上に窒化
ケイ素膜１２および二酸化ケイ素膜１３を介してメモリ
トランジスタ２０と選択トランジスタ３０とが形成され
ている。メモリトランジスタ２０と選択トランジスタ３
０とは第２の不純物領域２３において直列に接続されて
いる。メモリトランジスタ２０のメモリ用伝導領域２１
は非単結晶シリコンにより構成され、蓄積領域２４は分
散された複数の非単結晶シリコンよりなる微粒子により
構成されている。よって、トンネル絶縁膜２５に欠陥が
存在していても部分的に電荷を保持できる。トンネル絶
縁膜２５はメモリ用伝導領域２１の表面を酸素原子を含
む電離気体に曝すことにより形成される。よって、低温
で製造することができる。
することができるメモリ素子およびその製造方法ならび
に集積回路を提供する。 【解決手段】 ガラスなどよりなる基板１１の上に窒化
ケイ素膜１２および二酸化ケイ素膜１３を介してメモリ
トランジスタ２０と選択トランジスタ３０とが形成され
ている。メモリトランジスタ２０と選択トランジスタ３
０とは第２の不純物領域２３において直列に接続されて
いる。メモリトランジスタ２０のメモリ用伝導領域２１
は非単結晶シリコンにより構成され、蓄積領域２４は分
散された複数の非単結晶シリコンよりなる微粒子により
構成されている。よって、トンネル絶縁膜２５に欠陥が
存在していても部分的に電荷を保持できる。トンネル絶
縁膜２５はメモリ用伝導領域２１の表面を酸素原子を含
む電離気体に曝すことにより形成される。よって、低温
で製造することができる。
Description
【０００１】
【発明の属する技術分野】本発明は、メモリ用伝導領域
から遷移された電荷を蓄積領域に蓄積することにより情
報を保持するメモリ素子およびその製造方法ならびにそ
れを集積した集積回路に係り、特に、メモリ用伝導領域
を絶縁体よりなる下地部の一面に形成したモリ素子およ
びその製造方法ならびにそれを集積した集積回路に関す
る。
から遷移された電荷を蓄積領域に蓄積することにより情
報を保持するメモリ素子およびその製造方法ならびにそ
れを集積した集積回路に係り、特に、メモリ用伝導領域
を絶縁体よりなる下地部の一面に形成したモリ素子およ
びその製造方法ならびにそれを集積した集積回路に関す
る。
【０００２】
【従来の技術】ＥＥＰＲＯＭ（Electric Erasable-Prog
ramable Read Only Memory）やフラッシュメモリなどに
代表される従来のメモリ素子は、メモリ用ゲート電極と
メモリ用伝導領域との間に絶縁膜により囲まれた二次元
的な広がりを有する蓄積領域を備えており、この蓄積領
域に伝導領域からトンネル効果により遷移された電荷
（すなわち電子または正孔）を蓄積することにより情報
を保持するようになっている。また、従来は、メモリ用
伝導領域と蓄積領域との間の絶縁膜を、シリコン（Ｓ
ｉ）よりなるメモリ用伝導領域の表面を８００℃〜１０
００℃の高温で熱酸化することにより形成していた。
ramable Read Only Memory）やフラッシュメモリなどに
代表される従来のメモリ素子は、メモリ用ゲート電極と
メモリ用伝導領域との間に絶縁膜により囲まれた二次元
的な広がりを有する蓄積領域を備えており、この蓄積領
域に伝導領域からトンネル効果により遷移された電荷
（すなわち電子または正孔）を蓄積することにより情報
を保持するようになっている。また、従来は、メモリ用
伝導領域と蓄積領域との間の絶縁膜を、シリコン（Ｓ
ｉ）よりなるメモリ用伝導領域の表面を８００℃〜１０
００℃の高温で熱酸化することにより形成していた。
【０００３】
【発明が解決しようとする課題】しかしながら、従来の
メモリ素子ではメモリ用伝導領域と蓄積領域との間の絶
縁膜を高温で加熱することにより形成していたので、融
点の低いケイ酸塩ガラス，石英ガラスあるいはプラスチ
ックなどの絶縁体よりなる基板の上にメモリ素子を形成
することができないという問題があった。
メモリ素子ではメモリ用伝導領域と蓄積領域との間の絶
縁膜を高温で加熱することにより形成していたので、融
点の低いケイ酸塩ガラス，石英ガラスあるいはプラスチ
ックなどの絶縁体よりなる基板の上にメモリ素子を形成
することができないという問題があった。
【０００４】また、一方、メモリ用伝導領域と蓄積領域
との間の絶縁膜を５００℃以下の低温で熱酸化すること
により形成したのでは、高い絶縁性を得ることができ
ず、絶縁膜中に多数存在する欠陥により蓄積領域に蓄積
された電荷が短時間のうちにメモリ用伝導領域へリーク
してしまい、長時間に渡って情報を保持することができ
ないうという問題があった。
との間の絶縁膜を５００℃以下の低温で熱酸化すること
により形成したのでは、高い絶縁性を得ることができ
ず、絶縁膜中に多数存在する欠陥により蓄積領域に蓄積
された電荷が短時間のうちにメモリ用伝導領域へリーク
してしまい、長時間に渡って情報を保持することができ
ないうという問題があった。
【０００５】本発明はかかる問題点に鑑みてなされたも
ので、その目的は、低温で製造しても情報を長時間に渡
って保持することができるメモリ素子およびその製造方
法ならびにそれを集積したを集積回路を提供することに
ある。
ので、その目的は、低温で製造しても情報を長時間に渡
って保持することができるメモリ素子およびその製造方
法ならびにそれを集積したを集積回路を提供することに
ある。
【０００６】
【課題を解決するための手段】本発明によるメモリ素子
は、絶縁体よりなる下地部と、この下地部の一面に設け
られた半導体よりなるメモリ用伝導領域と、このメモリ
用伝導領域に隣接して設けられた第１の不純物領域と、
この第１の不純物領域と離間しかつメモリ用伝導領域に
隣接して設けられた第２の不純物領域と、分散された複
数の微粒子よりなりメモリ用伝導領域から遷移された電
荷を蓄積する蓄積領域と、この蓄積領域とメモリ用伝導
領域との間に設けられたトンネル絶縁膜と、蓄積領域の
電荷量およびメモリ用伝導領域の伝導度をそれぞれ制御
するメモリ用制御電極と、このメモリ用制御電極と蓄積
領域との間に設けられたメモリ制御用絶縁膜と、メモリ
用伝導領域と離間しかつ第２の不純物領域に隣接して下
地部の一部に設けられた選択用伝導領域と、この選択用
伝導領域に隣接しかつ第２の不純物領域と離間して設け
られた第３の不純物領域と、選択用伝導領域の伝導度を
制御する選択用制御電極と、この選択用制御電極と選択
用伝導領域との間に設けられた選択制御用絶縁膜とを備
えたものである。
は、絶縁体よりなる下地部と、この下地部の一面に設け
られた半導体よりなるメモリ用伝導領域と、このメモリ
用伝導領域に隣接して設けられた第１の不純物領域と、
この第１の不純物領域と離間しかつメモリ用伝導領域に
隣接して設けられた第２の不純物領域と、分散された複
数の微粒子よりなりメモリ用伝導領域から遷移された電
荷を蓄積する蓄積領域と、この蓄積領域とメモリ用伝導
領域との間に設けられたトンネル絶縁膜と、蓄積領域の
電荷量およびメモリ用伝導領域の伝導度をそれぞれ制御
するメモリ用制御電極と、このメモリ用制御電極と蓄積
領域との間に設けられたメモリ制御用絶縁膜と、メモリ
用伝導領域と離間しかつ第２の不純物領域に隣接して下
地部の一部に設けられた選択用伝導領域と、この選択用
伝導領域に隣接しかつ第２の不純物領域と離間して設け
られた第３の不純物領域と、選択用伝導領域の伝導度を
制御する選択用制御電極と、この選択用制御電極と選択
用伝導領域との間に設けられた選択制御用絶縁膜とを備
えたものである。
【０００７】本発明によるメモリ素子の製造方法は、絶
縁体よりなる下地部の上に、半導体よりなるメモリ用伝
導領域と、選択用伝導領域とをそれぞれ形成する工程
と、メモリ用伝導領域の上にトンネル絶縁膜を形成する
工程と、トンネル絶縁膜の上に分散された複数の微粒子
よりなる蓄積領域を形成する工程と、蓄積領域の上にメ
モリ制御用絶縁膜を形成すると共に、選択用伝導領域の
上に選択制御用絶縁膜を形成する工程と、メモリ制御用
絶縁膜の上にメモリ用制御電極を形成すると共に、選択
制御用絶縁膜の上に選択用制御電極を形成する工程と、
メモリ用伝導領域に隣接する第１の不純物領域と、第１
の不純物領域と離間しかつメモリ用伝導領域および選択
用伝導領域に隣接する第２の不純物領域と、第２の不純
物領域と離間しかつ選択用伝導領域に隣接する第３の不
純物領域とをそれぞれ形成する工程とを含むものであ
る。
縁体よりなる下地部の上に、半導体よりなるメモリ用伝
導領域と、選択用伝導領域とをそれぞれ形成する工程
と、メモリ用伝導領域の上にトンネル絶縁膜を形成する
工程と、トンネル絶縁膜の上に分散された複数の微粒子
よりなる蓄積領域を形成する工程と、蓄積領域の上にメ
モリ制御用絶縁膜を形成すると共に、選択用伝導領域の
上に選択制御用絶縁膜を形成する工程と、メモリ制御用
絶縁膜の上にメモリ用制御電極を形成すると共に、選択
制御用絶縁膜の上に選択用制御電極を形成する工程と、
メモリ用伝導領域に隣接する第１の不純物領域と、第１
の不純物領域と離間しかつメモリ用伝導領域および選択
用伝導領域に隣接する第２の不純物領域と、第２の不純
物領域と離間しかつ選択用伝導領域に隣接する第３の不
純物領域とをそれぞれ形成する工程とを含むものであ
る。
【０００８】本発明による集積回路は、複数のメモリ素
子が集積されたものであって、各メモリ素子は、絶縁体
よりなる下地部と、この下地部の一面に設けられた半導
体よりなるメモリ用伝導領域と、このメモリ用伝導領域
に隣接して設けられた第１の不純物領域と、この第１の
不純物領域と離間しかつ前記メモリ用伝導領域に隣接し
て設けられた第２の不純物領域と、分散された複数の微
粒子よりなり前記メモリ用伝導領域から遷移された電荷
を蓄積する蓄積領域と、この蓄積領域と前記メモリ用伝
導領域との間に設けられたトンネル絶縁膜と、前記蓄積
領域の電荷量および前記メモリ用伝導領域の伝導度をそ
れぞれ制御するメモリ用制御電極と、このメモリ用制御
電極と前記蓄積領域との間に設けられたメモリ制御用絶
縁膜と、前記メモリ用伝導領域と離間しかつ前記第２の
不純物領域に隣接して前記下地部の一面に設けられた選
択用伝導領域と、この選択用伝導領域に隣接しかつ前記
第２の不純物領域と離間して設けられた第３の不純物領
域と、前記選択用伝導領域の伝導度を制御する選択用制
御電極と、この選択用制御電極と前記選択用伝導領域と
の間に設けられた選択制御用絶縁膜とをそれぞれ有する
ものである。
子が集積されたものであって、各メモリ素子は、絶縁体
よりなる下地部と、この下地部の一面に設けられた半導
体よりなるメモリ用伝導領域と、このメモリ用伝導領域
に隣接して設けられた第１の不純物領域と、この第１の
不純物領域と離間しかつ前記メモリ用伝導領域に隣接し
て設けられた第２の不純物領域と、分散された複数の微
粒子よりなり前記メモリ用伝導領域から遷移された電荷
を蓄積する蓄積領域と、この蓄積領域と前記メモリ用伝
導領域との間に設けられたトンネル絶縁膜と、前記蓄積
領域の電荷量および前記メモリ用伝導領域の伝導度をそ
れぞれ制御するメモリ用制御電極と、このメモリ用制御
電極と前記蓄積領域との間に設けられたメモリ制御用絶
縁膜と、前記メモリ用伝導領域と離間しかつ前記第２の
不純物領域に隣接して前記下地部の一面に設けられた選
択用伝導領域と、この選択用伝導領域に隣接しかつ前記
第２の不純物領域と離間して設けられた第３の不純物領
域と、前記選択用伝導領域の伝導度を制御する選択用制
御電極と、この選択用制御電極と前記選択用伝導領域と
の間に設けられた選択制御用絶縁膜とをそれぞれ有する
ものである。
【０００９】本発明によるメモリ素子では、選択用制御
電極に電圧が印加されることにより選択用伝導領域の伝
導度が制御され、それに応じてメモリ用伝導領域の伝導
度が制御される。また、メモリ用制御電極に電圧が印加
されることによりメモリ用伝導領域から蓄積領域に電荷
が遷移し、蓄積される。これにより、情報が書き込まれ
る。ここでは、蓄積領域が分散された複数の微粒子によ
り構成されているので、トンネル絶縁膜に存在する欠陥
によって一部の微粒子に蓄積された電荷がリークして
も、トンネル絶縁膜のうち欠陥が存在しない領域に形成
された微粒子に蓄積された電荷はリークしない。よっ
て、情報が長時間に渡って保持される。
電極に電圧が印加されることにより選択用伝導領域の伝
導度が制御され、それに応じてメモリ用伝導領域の伝導
度が制御される。また、メモリ用制御電極に電圧が印加
されることによりメモリ用伝導領域から蓄積領域に電荷
が遷移し、蓄積される。これにより、情報が書き込まれ
る。ここでは、蓄積領域が分散された複数の微粒子によ
り構成されているので、トンネル絶縁膜に存在する欠陥
によって一部の微粒子に蓄積された電荷がリークして
も、トンネル絶縁膜のうち欠陥が存在しない領域に形成
された微粒子に蓄積された電荷はリークしない。よっ
て、情報が長時間に渡って保持される。
【００１０】本発明によるメモリ素子の製造方法では、
まず、絶縁体よりなる下地部の上に、半導体よりなるメ
モリ用伝導領域と、選択用伝導領域とがそれぞれ形成さ
れる。次いで、メモリ用伝導領域の上にトンネル絶縁膜
が形成され、その上に分散された複数の微粒子よりなる
蓄積領域が形成される。続いて、蓄積領域の上にメモリ
制御用絶縁膜が形成されると共に、選択用伝導領域の上
に選択制御用絶縁膜が形成される。そののち、メモリ制
御用絶縁膜の上にメモリ用制御電極が形成されると共
に、選択制御用絶縁膜の上に選択用制御電極が形成され
る。また、第１の不純物領域と第２の不純物領域と第３
の不純物領域とがそれぞれ形成される。
まず、絶縁体よりなる下地部の上に、半導体よりなるメ
モリ用伝導領域と、選択用伝導領域とがそれぞれ形成さ
れる。次いで、メモリ用伝導領域の上にトンネル絶縁膜
が形成され、その上に分散された複数の微粒子よりなる
蓄積領域が形成される。続いて、蓄積領域の上にメモリ
制御用絶縁膜が形成されると共に、選択用伝導領域の上
に選択制御用絶縁膜が形成される。そののち、メモリ制
御用絶縁膜の上にメモリ用制御電極が形成されると共
に、選択制御用絶縁膜の上に選択用制御電極が形成され
る。また、第１の不純物領域と第２の不純物領域と第３
の不純物領域とがそれぞれ形成される。
【００１１】本発明による集積回路は本発明のメモリ素
子を用いたものであり、蓄積領域が分散された複数の微
粒子により構成されているので、長時間に渡って情報が
保持される。
子を用いたものであり、蓄積領域が分散された複数の微
粒子により構成されているので、長時間に渡って情報が
保持される。
【００１２】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して詳細に説明する。
て図面を参照して詳細に説明する。
【００１３】（第１の実施の形態）図１は発明の第１の
実施の形態に係るメモリ素子の構成を表すものである。
このメモリ素子は、絶縁体よりなる下地部１０を備えて
いる。この下地部１０は、例えば、厚さ０．４ｍｍのガ
ラスからなる基板１１と、その一面に形成された厚さ１
００ｎｍ程度の窒化ケイ素（Ｓｉ3 Ｎ4 ）層１２と、そ
の一面に形成された厚さ１００ｎｍ程度の二酸化ケイ素
（ＳｉＯ2 ）層１３とから構成されている。このうち窒
化ケイ素層１２および二酸化ケイ素層１３はバッファ層
として機能するものである。
実施の形態に係るメモリ素子の構成を表すものである。
このメモリ素子は、絶縁体よりなる下地部１０を備えて
いる。この下地部１０は、例えば、厚さ０．４ｍｍのガ
ラスからなる基板１１と、その一面に形成された厚さ１
００ｎｍ程度の窒化ケイ素（Ｓｉ3 Ｎ4 ）層１２と、そ
の一面に形成された厚さ１００ｎｍ程度の二酸化ケイ素
（ＳｉＯ2 ）層１３とから構成されている。このうち窒
化ケイ素層１２および二酸化ケイ素層１３はバッファ層
として機能するものである。
【００１４】この下地部１０の二酸化ケイ素層１３の一
面には、メモリトランジスタ２０と選択トランジスタ３
０とがそれぞれ形成されており、それらの表面には窒化
ケイ素または二酸化ケイ素よりなる保護膜１４が形成さ
れている。メモリトランジスタ２０は、二酸化ケイ素層
１３の一面に形成されたメモリ用伝導領域２１と、この
メモリ用伝導領域２１に隣接して二酸化ケイ素層１３の
一面に形成された第１の不純物領域２２と、この第１の
不純物領域２２と離間しかつメモリ用伝導領域２１に隣
接して二酸化ケイ素層１３の一面に形成された第２の不
純物領域２３とをそれぞれ備えている。
面には、メモリトランジスタ２０と選択トランジスタ３
０とがそれぞれ形成されており、それらの表面には窒化
ケイ素または二酸化ケイ素よりなる保護膜１４が形成さ
れている。メモリトランジスタ２０は、二酸化ケイ素層
１３の一面に形成されたメモリ用伝導領域２１と、この
メモリ用伝導領域２１に隣接して二酸化ケイ素層１３の
一面に形成された第１の不純物領域２２と、この第１の
不純物領域２２と離間しかつメモリ用伝導領域２１に隣
接して二酸化ケイ素層１３の一面に形成された第２の不
純物領域２３とをそれぞれ備えている。
【００１５】メモリ用伝導領域２１は電流の通路となる
ものであり、例えば、厚さ数十ｎｍ程度の多結晶シリコ
ンにより構成されている。第１の不純物領域２２はメモ
リトランジスタ２０のソース領域として機能するもので
あり、例えば、ｎ型不純物としてリン（Ｐ）などのＶ族
元素を添加した厚さ数十ｎｍ程度の多結晶シリコンによ
り構成されている。第２の不純物領域２３はメモリトラ
ンジスタ２０のドレイン領域として機能するものであ
り、例えば、第１の不純物領域２２と同様に、ｎ型不純
物としてリンなどのＶ族元素を添加した厚さ数十ｎｍ程
度の多結晶シリコンにより構成されている。なお、この
第２の不純物領域は、選択トランジスタ３０のソース領
域としても機能するようになっている。
ものであり、例えば、厚さ数十ｎｍ程度の多結晶シリコ
ンにより構成されている。第１の不純物領域２２はメモ
リトランジスタ２０のソース領域として機能するもので
あり、例えば、ｎ型不純物としてリン（Ｐ）などのＶ族
元素を添加した厚さ数十ｎｍ程度の多結晶シリコンによ
り構成されている。第２の不純物領域２３はメモリトラ
ンジスタ２０のドレイン領域として機能するものであ
り、例えば、第１の不純物領域２２と同様に、ｎ型不純
物としてリンなどのＶ族元素を添加した厚さ数十ｎｍ程
度の多結晶シリコンにより構成されている。なお、この
第２の不純物領域は、選択トランジスタ３０のソース領
域としても機能するようになっている。
【００１６】メモリ用伝導領域２１の下地部１０と反対
側には、メモリ用伝導領域２１から量子力学的トンネル
効果により遷移された電荷（ここでは電子）を蓄積する
蓄積領域２４が形成されている。この蓄積領域２４は、
例えば、シリコンおよびゲルマニウム（Ｇｅ）のうちの
少なくとも一方を含む半導体よりなる分散された複数の
微粒子により構成されている。蓄積領域２４とメモリ用
伝導領域２１との間にはトンネル絶縁膜２５が形成され
ている。このトンネル絶縁膜２５は、例えば、酸化膜に
より構成されており、電荷が量子力学的にトンネリング
可能な厚さ（例えば５０ｎｍ未満）となっている。
側には、メモリ用伝導領域２１から量子力学的トンネル
効果により遷移された電荷（ここでは電子）を蓄積する
蓄積領域２４が形成されている。この蓄積領域２４は、
例えば、シリコンおよびゲルマニウム（Ｇｅ）のうちの
少なくとも一方を含む半導体よりなる分散された複数の
微粒子により構成されている。蓄積領域２４とメモリ用
伝導領域２１との間にはトンネル絶縁膜２５が形成され
ている。このトンネル絶縁膜２５は、例えば、酸化膜に
より構成されており、電荷が量子力学的にトンネリング
可能な厚さ（例えば５０ｎｍ未満）となっている。
【００１７】なお、ここで、蓄積領域２４を分散させた
複数の微粒子により構成するのは、電荷を複数の微粒子
に分けて蓄積することにより、トンネル絶縁膜２５の欠
陥により一部に蓄積された電荷がリークしてしまって
も、他の一部に蓄積された電荷がそこからリークするこ
とを防止できるからである。
複数の微粒子により構成するのは、電荷を複数の微粒子
に分けて蓄積することにより、トンネル絶縁膜２５の欠
陥により一部に蓄積された電荷がリークしてしまって
も、他の一部に蓄積された電荷がそこからリークするこ
とを防止できるからである。
【００１８】蓄積領域２４の伝導領域２１と反対側に
は、メモリ用伝導領域２１の伝導度および蓄積領域２４
の電荷量を制御するメモリ用制御電極２６が形成されて
いる。このメモリ用制御電極２６は、例えば、不純物の
添加により低抵抗化された多結晶シリコンあるいは非晶
質（アモルファス）シリコンなどの非単結晶シリコンに
より構成されている。非単結晶シリコンに添加される不
純物は、ｎ型不純物であるリンなどのＶ族元素でもよ
く、ｐ型不純物であるボロン（Ｂ）などのＩＩＩ族元素
でもよい。また、メモリ用制御電極２６は、アルミニウ
ム（Ａｌ）あるいは銅（Ｃｕ）などの低抵抗の金属によ
り構成される場合もある。
は、メモリ用伝導領域２１の伝導度および蓄積領域２４
の電荷量を制御するメモリ用制御電極２６が形成されて
いる。このメモリ用制御電極２６は、例えば、不純物の
添加により低抵抗化された多結晶シリコンあるいは非晶
質（アモルファス）シリコンなどの非単結晶シリコンに
より構成されている。非単結晶シリコンに添加される不
純物は、ｎ型不純物であるリンなどのＶ族元素でもよ
く、ｐ型不純物であるボロン（Ｂ）などのＩＩＩ族元素
でもよい。また、メモリ用制御電極２６は、アルミニウ
ム（Ａｌ）あるいは銅（Ｃｕ）などの低抵抗の金属によ
り構成される場合もある。
【００１９】メモリ用制御電極２６と蓄積領域２４との
間にはメモリ制御用絶縁膜２７が形成されている。この
メモリ制御用絶縁膜２７は、二酸化ケイ素，窒化ケイ素
あるいは窒素と酸素とシリコンとの化合物（酸化窒化ケ
イ素）などの絶縁体により構成されており、電荷が量子
力学的に容易にトンネリングできない厚さ（例えば５０
ｎｍ以上）となっている。なお、メモリ用制御電極２６
とメモリ制御用絶縁膜２７とは非オーミック接触状態と
なっている。
間にはメモリ制御用絶縁膜２７が形成されている。この
メモリ制御用絶縁膜２７は、二酸化ケイ素，窒化ケイ素
あるいは窒素と酸素とシリコンとの化合物（酸化窒化ケ
イ素）などの絶縁体により構成されており、電荷が量子
力学的に容易にトンネリングできない厚さ（例えば５０
ｎｍ以上）となっている。なお、メモリ用制御電極２６
とメモリ制御用絶縁膜２７とは非オーミック接触状態と
なっている。
【００２０】第１の不純物領域２２にはソース電極２８
が接続されている。このソース電極２８は、アルミニウ
ムまたは銅などの低抵抗の金属により構成されており、
第１の不純物領域２２とオーミック接触している。
が接続されている。このソース電極２８は、アルミニウ
ムまたは銅などの低抵抗の金属により構成されており、
第１の不純物領域２２とオーミック接触している。
【００２１】選択トランジスタ３０は、メモリ用伝導領
域２１と離間しかつ第２の不純物領域２３に隣接して二
酸化ケイ素層１３の一面に形成された選択用伝導領域３
１と、この選択用伝導領域３１に隣接しかつ第２の不純
物領域２３と離間して二酸化ケイ素層１３の一面に形成
された第３の不純物領域３２とをそれぞれ備えている。
すなわち、選択用伝導領域３１はメモリ用伝導領域２１
と直列に接続されている。選択用伝導領域３１は電流の
通路となるものであり、例えば、メモリ用伝導領域２１
と同様に、厚さ数十ｎｍ程度の多結晶シリコンにより構
成されている。第３の不純物領域３１は選択トランジス
タ３０のドレイン領域として機能するものであり、例え
ば、第１の不純物領域２２および第２の不純物領域２３
と同様に、ｎ型不純物としてリンなどのＶ族元素を添加
した厚さ数十ｎｍ程度の多結晶シリコンにより構成され
ている。
域２１と離間しかつ第２の不純物領域２３に隣接して二
酸化ケイ素層１３の一面に形成された選択用伝導領域３
１と、この選択用伝導領域３１に隣接しかつ第２の不純
物領域２３と離間して二酸化ケイ素層１３の一面に形成
された第３の不純物領域３２とをそれぞれ備えている。
すなわち、選択用伝導領域３１はメモリ用伝導領域２１
と直列に接続されている。選択用伝導領域３１は電流の
通路となるものであり、例えば、メモリ用伝導領域２１
と同様に、厚さ数十ｎｍ程度の多結晶シリコンにより構
成されている。第３の不純物領域３１は選択トランジス
タ３０のドレイン領域として機能するものであり、例え
ば、第１の不純物領域２２および第２の不純物領域２３
と同様に、ｎ型不純物としてリンなどのＶ族元素を添加
した厚さ数十ｎｍ程度の多結晶シリコンにより構成され
ている。
【００２２】選択用伝導領域３１の下地部１０と反対側
には、選択用伝導領域３１の伝導度を制御する選択用制
御電極３３が形成されている。この選択用制御電極３３
は、例えば、メモリ用制御電極２６と同様に、不純物の
添加により低抵抗化された多結晶シリコンあるいは非晶
質シリコンなどの非単結晶シリコンにより構成されてい
る。非単結晶シリコンに添加される不純物は、ｎ型不純
物であるリンなどのＶ族元素でもよく、ｐ型不純物であ
るボロンなどのＩＩＩ族元素でもよい。また、選択用制
御電極３３は、アルミニウムあるいは銅などの低抵抗の
金属により構成される場合もある。
には、選択用伝導領域３１の伝導度を制御する選択用制
御電極３３が形成されている。この選択用制御電極３３
は、例えば、メモリ用制御電極２６と同様に、不純物の
添加により低抵抗化された多結晶シリコンあるいは非晶
質シリコンなどの非単結晶シリコンにより構成されてい
る。非単結晶シリコンに添加される不純物は、ｎ型不純
物であるリンなどのＶ族元素でもよく、ｐ型不純物であ
るボロンなどのＩＩＩ族元素でもよい。また、選択用制
御電極３３は、アルミニウムあるいは銅などの低抵抗の
金属により構成される場合もある。
【００２３】選択用制御電極３３と選択用伝導領域３１
との間には選択制御用絶縁膜３４が形成されている。こ
の選択制御用絶縁膜３４は、メモリ制御用絶縁膜２７と
同様に、二酸化ケイ素，窒化ケイ素あるいは酸化窒化ケ
イ素などの絶縁体により構成されており、電荷が量子力
学的に容易にトンネリングできない厚さ（例えば５０ｎ
ｍ以上）となっている。なお、選択用制御電極３３と選
択制御用絶縁膜３４とは非オーミック接触状態となって
いる。
との間には選択制御用絶縁膜３４が形成されている。こ
の選択制御用絶縁膜３４は、メモリ制御用絶縁膜２７と
同様に、二酸化ケイ素，窒化ケイ素あるいは酸化窒化ケ
イ素などの絶縁体により構成されており、電荷が量子力
学的に容易にトンネリングできない厚さ（例えば５０ｎ
ｍ以上）となっている。なお、選択用制御電極３３と選
択制御用絶縁膜３４とは非オーミック接触状態となって
いる。
【００２４】第３の不純物領域３２にはドレイン電極３
５が接続されている。このドレイン電極３５は、ソース
電極２８と同様にアルミニウムまたは銅などの低抵抗の
金属により構成されており、第３の不純物領域３２とオ
ーミック接触している。
５が接続されている。このドレイン電極３５は、ソース
電極２８と同様にアルミニウムまたは銅などの低抵抗の
金属により構成されており、第３の不純物領域３２とオ
ーミック接触している。
【００２５】このよな構成を有するメモリ素子は、次の
ように作用する。
ように作用する。
【００２６】このメモリ素子では、例えば、第１の不純
物領域２２を０Ｖとし、選択用制御電極３３および第３
の不純物領域３２に第１の不純物領域２２よりも高い電
位の２０Ｖをそれぞれ印加すると共に、メモリ用制御電
極２６に第１の不純物領域２２と同電位またはそれより
も高い電位の１０Ｖを印加することにより、電荷（ここ
では電子）がメモリ用伝導領域２１から蓄積領域２４に
量子力学的トンネル効果により遷移し、情報が書き込ま
れる。
物領域２２を０Ｖとし、選択用制御電極３３および第３
の不純物領域３２に第１の不純物領域２２よりも高い電
位の２０Ｖをそれぞれ印加すると共に、メモリ用制御電
極２６に第１の不純物領域２２と同電位またはそれより
も高い電位の１０Ｖを印加することにより、電荷（ここ
では電子）がメモリ用伝導領域２１から蓄積領域２４に
量子力学的トンネル効果により遷移し、情報が書き込ま
れる。
【００２７】このようにして書き込まれた情報は、例え
ば、第１の不純物領域２２，メモリ用制御電極２６，第
３の不純物領域３２および選択用制御電極３３の電位を
同電位または浮遊状態とすることにより保持される。な
お、このメモリ素子では、蓄積領域２４が分散された複
数の微粒子により構成されているので、トンネル絶縁膜
２５に存在する欠陥によって一部の微粒子に蓄積された
電荷がリークしても、トンネル絶縁膜２５のうち欠陥が
存在しない領域に形成された微粒子に蓄積された電荷は
リークしない。よって、情報が長時間に渡って保持され
る。
ば、第１の不純物領域２２，メモリ用制御電極２６，第
３の不純物領域３２および選択用制御電極３３の電位を
同電位または浮遊状態とすることにより保持される。な
お、このメモリ素子では、蓄積領域２４が分散された複
数の微粒子により構成されているので、トンネル絶縁膜
２５に存在する欠陥によって一部の微粒子に蓄積された
電荷がリークしても、トンネル絶縁膜２５のうち欠陥が
存在しない領域に形成された微粒子に蓄積された電荷は
リークしない。よって、情報が長時間に渡って保持され
る。
【００２８】また、書き込まれた情報は、例えば、選択
用制御電極３３に正の電位である５Ｖを印加し、メモリ
用制御電極２６の電位に対するメモリ用伝導領域２１の
伝導度または電流値を測定することにより、蓄積領域２
４に蓄積されている電荷量が検出され、読み出される。
用制御電極３３に正の電位である５Ｖを印加し、メモリ
用制御電極２６の電位に対するメモリ用伝導領域２１の
伝導度または電流値を測定することにより、蓄積領域２
４に蓄積されている電荷量が検出され、読み出される。
【００２９】更に、書き込まれた情報は、例えば、第１
の不純物領域２２を０Ｖとし、選択用制御電極３３およ
び第３の不純物領域３２に第１の不純物領域２２よりも
低い電位の−２０Ｖをそれぞれ印加すると共に、メモリ
用制御電極２６に第１の不純物領域２２と同電位または
それよりも低い電位の−１０Ｖを印加することにより、
蓄積領域２４に蓄積された電荷が量子力学的トンネル効
果によりメモリ用伝導領域２１に遷移し、消去される。
の不純物領域２２を０Ｖとし、選択用制御電極３３およ
び第３の不純物領域３２に第１の不純物領域２２よりも
低い電位の−２０Ｖをそれぞれ印加すると共に、メモリ
用制御電極２６に第１の不純物領域２２と同電位または
それよりも低い電位の−１０Ｖを印加することにより、
蓄積領域２４に蓄積された電荷が量子力学的トンネル効
果によりメモリ用伝導領域２１に遷移し、消去される。
【００３０】このように作用するメモリ素子は、次のよ
うにして製造することができる。
うにして製造することができる。
【００３１】図２乃至図７はその各製造工程をそれぞれ
表すものである。まず、図２（Ａ）に示したように、例
えば、石英ガラスよりなる基板１１を用意し、その上
に、ＣＶＤ（Chemical Vapor Deposition ）法またはス
パッタリング法により、窒化ケイ素層１２および二酸化
ケイ素層１３を順次積層する。次いで、二酸化ケイ素層
１３の上に、例えば、ＣＶＤ法またはスパッタリング法
により、多結晶シリコンよりなりメモリ用伝導領域２１
および選択用伝導領域３１をそれぞれ構成する半導体層
４１を形成する。
表すものである。まず、図２（Ａ）に示したように、例
えば、石英ガラスよりなる基板１１を用意し、その上
に、ＣＶＤ（Chemical Vapor Deposition ）法またはス
パッタリング法により、窒化ケイ素層１２および二酸化
ケイ素層１３を順次積層する。次いで、二酸化ケイ素層
１３の上に、例えば、ＣＶＤ法またはスパッタリング法
により、多結晶シリコンよりなりメモリ用伝導領域２１
および選択用伝導領域３１をそれぞれ構成する半導体層
４１を形成する。
【００３２】続いて、図２（Ｂ）に示したように、例え
ば、酸素原子（Ｏ）を含む電離気体Ｇ1 の雰囲気中に半
導体層４１の表面を曝す。その際、基板１１の温度は例
えば１５０℃とする。また、電離気体Ｇ1 は、例えば、
１３．６ＭＨｚ、３５０Ｗの交流電磁場中に０．６Ｔｏ
ｒｒの酸素ガスを導入することにより生成させる。これ
により、半導体層４１の表面にトンネル絶縁膜２５とな
る酸化膜４２が形成される。この酸化膜４２および酸化
膜４２と半導体層４１との界面には欠陥が多く存在して
いる。
ば、酸素原子（Ｏ）を含む電離気体Ｇ1 の雰囲気中に半
導体層４１の表面を曝す。その際、基板１１の温度は例
えば１５０℃とする。また、電離気体Ｇ1 は、例えば、
１３．６ＭＨｚ、３５０Ｗの交流電磁場中に０．６Ｔｏ
ｒｒの酸素ガスを導入することにより生成させる。これ
により、半導体層４１の表面にトンネル絶縁膜２５とな
る酸化膜４２が形成される。この酸化膜４２および酸化
膜４２と半導体層４１との界面には欠陥が多く存在して
いる。
【００３３】酸化膜４２を形成したのち、図３（Ａ）に
示したように、例えば、その表面に半導体層４１により
吸収されるエネルギービームＥを照射して、半導体層４
１の表面および酸化膜４２を加熱する。エネルギービー
ムＥには、例えば、エキシマレーザビームあるいは電子
線ビームを用いる。エキシマレーザビームの波長として
は、例えば、ＸｅＣｌの３０８ｎｍ，ＫｒＦの２４８ｎ
ｍあるいはＡｒＦの１９３ｎｍなどを用いる。
示したように、例えば、その表面に半導体層４１により
吸収されるエネルギービームＥを照射して、半導体層４
１の表面および酸化膜４２を加熱する。エネルギービー
ムＥには、例えば、エキシマレーザビームあるいは電子
線ビームを用いる。エキシマレーザビームの波長として
は、例えば、ＸｅＣｌの３０８ｎｍ，ＫｒＦの２４８ｎ
ｍあるいはＡｒＦの１９３ｎｍなどを用いる。
【００３４】また、エネルギービームＥの照射時間は例
えば１００ｎｓｅｃ程度の短い時間とし、半導体層４１
の表面が酸化膜４２を形成した時の温度よりも高くなる
ようにする。よって、この加熱では、半導体層４１の表
面および酸化膜４２の温度のみが瞬間的に高くなり、下
地部１０の温度は高くならない。これにより、酸化膜４
２および酸化膜４２と半導体層４１との界面における欠
陥が低減する。すなわち、酸化膜４２の膜質が改質され
る。
えば１００ｎｓｅｃ程度の短い時間とし、半導体層４１
の表面が酸化膜４２を形成した時の温度よりも高くなる
ようにする。よって、この加熱では、半導体層４１の表
面および酸化膜４２の温度のみが瞬間的に高くなり、下
地部１０の温度は高くならない。これにより、酸化膜４
２および酸化膜４２と半導体層４１との界面における欠
陥が低減する。すなわち、酸化膜４２の膜質が改質され
る。
【００３５】エネルギービームＥを照射したのち、例え
ば、ＣＶＤ法などの気相成長法またはスパッタリング法
により、酸化膜４２の表面を１よりも小さい被覆率で覆
うように、シリコンおよびゲルマニウムのうちの少なく
とも一方を含む半導体よりなり蓄積領域２４を構成する
半導体微粒子層４３を形成する。すなわち、酸化膜４２
の表面に分散して複数の微粒子が成長しはじめ、各微粒
子が成長して酸化膜４２の表面全体を覆う前に半導体微
粒子層４３の形成を終了する。
ば、ＣＶＤ法などの気相成長法またはスパッタリング法
により、酸化膜４２の表面を１よりも小さい被覆率で覆
うように、シリコンおよびゲルマニウムのうちの少なく
とも一方を含む半導体よりなり蓄積領域２４を構成する
半導体微粒子層４３を形成する。すなわち、酸化膜４２
の表面に分散して複数の微粒子が成長しはじめ、各微粒
子が成長して酸化膜４２の表面全体を覆う前に半導体微
粒子層４３の形成を終了する。
【００３６】半導体微粒子層４３を形成したのち、図４
（Ａ）に示したように、例えば、六フッ化硫黄（Ｓ
Ｆ6 ）または四フッ化炭素（ＣＦ4 ）などの電離気体を
用いたエッチングにより、メモリ用伝導領域２１，第１
の不純物領域２２，第２の不純物領域２３，選択用伝導
領域３１および第３の不純物領域３２の各形成予定領域
を残して、半導体微粒子層４３，酸化膜４２および半導
体層４１をそれぞれ選択的に除去する。これにより、素
子を分離する。
（Ａ）に示したように、例えば、六フッ化硫黄（Ｓ
Ｆ6 ）または四フッ化炭素（ＣＦ4 ）などの電離気体を
用いたエッチングにより、メモリ用伝導領域２１，第１
の不純物領域２２，第２の不純物領域２３，選択用伝導
領域３１および第３の不純物領域３２の各形成予定領域
を残して、半導体微粒子層４３，酸化膜４２および半導
体層４１をそれぞれ選択的に除去する。これにより、素
子を分離する。
【００３７】素子を分離したのち、図４（Ｂ）に示した
ように、例えば、四フッ化炭素と水素（Ｈ2 ）との混合
気体を用いたエッチングにより、メモリ用伝導領域２１
の形成予定領域に対応する領域を残して、半導体微粒子
層４３および酸化膜４２をそれぞれ選択的に除去する。
これにより、蓄積領域２４およびトンネル絶縁膜２５が
それぞれ形成される。
ように、例えば、四フッ化炭素と水素（Ｈ2 ）との混合
気体を用いたエッチングにより、メモリ用伝導領域２１
の形成予定領域に対応する領域を残して、半導体微粒子
層４３および酸化膜４２をそれぞれ選択的に除去する。
これにより、蓄積領域２４およびトンネル絶縁膜２５が
それぞれ形成される。
【００３８】蓄積領域２４およびトンネル絶縁膜２５を
それぞれ形成したのち、図５（Ａ）に示したように、例
えば、ＣＶＤ法またはスパッタリング法により、全面
に、二酸化ケイ素，窒化ケイ素または酸化窒化ケイ素よ
りなる絶縁膜４４を形成する。これにより、メモリ制御
用絶縁膜２７および選択制御用絶縁膜３４がそれぞれ形
成される。絶縁膜４４を形成したのち、図５（Ｂ）に示
したように、例えば、水素原子（Ｈ）を含む電離気体Ｇ
2 の雰囲気中にその表面を曝す。これにより、メモリ制
御用絶縁膜２７とメモリ用伝導領域２１との界面および
選択制御用絶縁膜３４と選択用伝導領域３１との界面の
欠陥を低減させる。
それぞれ形成したのち、図５（Ａ）に示したように、例
えば、ＣＶＤ法またはスパッタリング法により、全面
に、二酸化ケイ素，窒化ケイ素または酸化窒化ケイ素よ
りなる絶縁膜４４を形成する。これにより、メモリ制御
用絶縁膜２７および選択制御用絶縁膜３４がそれぞれ形
成される。絶縁膜４４を形成したのち、図５（Ｂ）に示
したように、例えば、水素原子（Ｈ）を含む電離気体Ｇ
2 の雰囲気中にその表面を曝す。これにより、メモリ制
御用絶縁膜２７とメモリ用伝導領域２１との界面および
選択制御用絶縁膜３４と選択用伝導領域３１との界面の
欠陥を低減させる。
【００３９】そののち、図６（Ａ）に示したように、メ
モリ制御用絶縁膜２７および選択制御用絶縁膜３４の上
に、例えば、ＣＶＤ法またはスパッタリング法により、
不純物を添加した非単結晶シリコンよりなるメモリ用制
御電極２６および選択用制御電極３３を選択的にそれぞ
れ形成する。また、それらを金属により構成する場合に
は、例えば、真空蒸着法により選択的にそれぞれ形成す
る。
モリ制御用絶縁膜２７および選択制御用絶縁膜３４の上
に、例えば、ＣＶＤ法またはスパッタリング法により、
不純物を添加した非単結晶シリコンよりなるメモリ用制
御電極２６および選択用制御電極３３を選択的にそれぞ
れ形成する。また、それらを金属により構成する場合に
は、例えば、真空蒸着法により選択的にそれぞれ形成す
る。
【００４０】メモリ用制御電極２６および選択用制御電
極３３をそれぞれ形成したのち、図６（Ｂ）に示したよ
うに、例えば、イオンインプランテーションにより、メ
モリ用制御電極２６および選択用制御電極３３をマスク
として、半導体層４１にリンなどのＶ族元素を注入す
る。これにより、半導体層４１に不純物を添加した第１
の不純物領域２２，第２の不純物領域２３および第３の
不純物領域３２がそれぞれ形成されると共に、それらの
間にメモリ用伝導領域２１および選択用伝導領域３１が
それぞれ形成される。
極３３をそれぞれ形成したのち、図６（Ｂ）に示したよ
うに、例えば、イオンインプランテーションにより、メ
モリ用制御電極２６および選択用制御電極３３をマスク
として、半導体層４１にリンなどのＶ族元素を注入す
る。これにより、半導体層４１に不純物を添加した第１
の不純物領域２２，第２の不純物領域２３および第３の
不純物領域３２がそれぞれ形成されると共に、それらの
間にメモリ用伝導領域２１および選択用伝導領域３１が
それぞれ形成される。
【００４１】そののち、ここでは図示しないが、例え
は、第１の不純物領域２２，第２の不純物領域２３およ
び第３の不純物領域３２により吸収されるエネルギービ
ームを照射して、添加した不純物を活性化させる。エネ
ルギービームには、例えば、エキシマレーザビームを用
いる。
は、第１の不純物領域２２，第２の不純物領域２３およ
び第３の不純物領域３２により吸収されるエネルギービ
ームを照射して、添加した不純物を活性化させる。エネ
ルギービームには、例えば、エキシマレーザビームを用
いる。
【００４２】エネルギービームを照射したのち、図７に
示したように、絶縁膜４４を選択的に除去して第１の不
純物領域２２および第３の不純物領域３２をそれぞれ表
面に露出させる。そののち、例えば、真空蒸着法によ
り、第１の不純物領域２２の上にソース電極２８を選択
的に形成すると共に、第３の不純物領域３２の上にドレ
イン電極３５を選択的に形成する。ソース電極２８およ
びドレイン電極３５を選択的にそれぞれ形成したのち、
全面に、例えば、ＣＶＤ法またはスパッタリング法によ
り保護膜１４を形成する。これにより、図１に示したメ
モリ素子が形成される。
示したように、絶縁膜４４を選択的に除去して第１の不
純物領域２２および第３の不純物領域３２をそれぞれ表
面に露出させる。そののち、例えば、真空蒸着法によ
り、第１の不純物領域２２の上にソース電極２８を選択
的に形成すると共に、第３の不純物領域３２の上にドレ
イン電極３５を選択的に形成する。ソース電極２８およ
びドレイン電極３５を選択的にそれぞれ形成したのち、
全面に、例えば、ＣＶＤ法またはスパッタリング法によ
り保護膜１４を形成する。これにより、図１に示したメ
モリ素子が形成される。
【００４３】また、このメモリ素子は、メモリ用制御電
極２６および選択用制御電極３３を選択的にそれぞれ形
成したのち（図６（Ａ）参照）、次のようにしても製造
することができる。但し、この場合には、図８に示した
ように、第２の不純物領域２３の表面が絶縁膜４４では
なく保護膜１４により覆われるようになる。
極２６および選択用制御電極３３を選択的にそれぞれ形
成したのち（図６（Ａ）参照）、次のようにしても製造
することができる。但し、この場合には、図８に示した
ように、第２の不純物領域２３の表面が絶縁膜４４では
なく保護膜１４により覆われるようになる。
【００４４】図９はその各製造工程を表すものである。
すなわち、メモリ用制御電極２６および選択用制御電極
３３を選択的にそれぞれ形成したのち、図９（Ａ）に示
したように、第１の不純物領域２２，第２の不純物領域
２３および第３の不純物領域３２の各形成予定領域に対
応して絶縁膜４４を選択的に除去する。そののち、例え
ば、ホスフィン（ＰＨ3 ）の電離気体のようにリン原子
などのＶ族原子を含む電離気体Ｇ3 の雰囲気中にその表
面を曝し、半導体層４１の露出されている領域に不純物
を導入する。これにより、半導体層４１に不純物が添加
された第１の不純物領域２２，第２の不純物領域２３お
よび第３の不純物領域３２がそれぞれ形成され、それら
の間にメモリ用伝導領域２１および選択用伝導領域３１
がそれぞれ形成される。
すなわち、メモリ用制御電極２６および選択用制御電極
３３を選択的にそれぞれ形成したのち、図９（Ａ）に示
したように、第１の不純物領域２２，第２の不純物領域
２３および第３の不純物領域３２の各形成予定領域に対
応して絶縁膜４４を選択的に除去する。そののち、例え
ば、ホスフィン（ＰＨ3 ）の電離気体のようにリン原子
などのＶ族原子を含む電離気体Ｇ3 の雰囲気中にその表
面を曝し、半導体層４１の露出されている領域に不純物
を導入する。これにより、半導体層４１に不純物が添加
された第１の不純物領域２２，第２の不純物領域２３お
よび第３の不純物領域３２がそれぞれ形成され、それら
の間にメモリ用伝導領域２１および選択用伝導領域３１
がそれぞれ形成される。
【００４５】不純物を導入したのち、ここでは図示しな
いが先の製造方法と同様にして、例えは、第１の不純物
領域２２，第２の不純物領域２３および第３の不純物領
域３２により吸収されるエネルギービームを照射して、
添加した不純物を活性化させる。
いが先の製造方法と同様にして、例えは、第１の不純物
領域２２，第２の不純物領域２３および第３の不純物領
域３２により吸収されるエネルギービームを照射して、
添加した不純物を活性化させる。
【００４６】エネルギービームを照射したのち、図９
（Ｂ）に示したように、例えば、真空蒸着法により、第
１の不純物領域２２の上にソース電極２８を選択的に形
成すると共に、第３の不純物領域３２の上にドレイン電
極３５を選択的に形成する。そののち、全面に、例え
ば、ＣＶＤ法またはスパッタリング法により保護膜１４
を形成する。これにより、図８に示したメモリ素子が形
成される。
（Ｂ）に示したように、例えば、真空蒸着法により、第
１の不純物領域２２の上にソース電極２８を選択的に形
成すると共に、第３の不純物領域３２の上にドレイン電
極３５を選択的に形成する。そののち、全面に、例え
ば、ＣＶＤ法またはスパッタリング法により保護膜１４
を形成する。これにより、図８に示したメモリ素子が形
成される。
【００４７】なお、このメモリ素子は、例えば、次のよ
うにして集積され用いられる。
うにして集積され用いられる。
【００４８】図１０はこのメモリ素子を集積した集積回
路の平面構造を表すものであり、図１１は図１０におけ
るＩ−Ｉ線に沿った断面構造を表すものである。また、
図１２は図１０に示した集積回路の回路構成を表すもの
である。この集積回路は、本実施の形態に係る複数のメ
モリ素子１１１，１１２，１２１，１２２がアレイ状に
配列されている。各メモリ素子１１１，１１２，１２
１，１２２は、例えば、各列ごとに各ワード線１０１
ａ，１０１ｂ，１０２ａ，１０２ｂでそれぞれ接続され
ている。このうち各ワード線１０１ａ，１０２ａは各メ
モリ素子１１１，１１２，１２１，１２２の各選択用制
御電極３３をそれぞれ兼ねており、各ワード線１０１
ｂ，１０２ｂは各メモリ素子１１１，１１２，１２１，
１２２の各メモリ用制御電極２８をそれぞれ兼ねてい
る。
路の平面構造を表すものであり、図１１は図１０におけ
るＩ−Ｉ線に沿った断面構造を表すものである。また、
図１２は図１０に示した集積回路の回路構成を表すもの
である。この集積回路は、本実施の形態に係る複数のメ
モリ素子１１１，１１２，１２１，１２２がアレイ状に
配列されている。各メモリ素子１１１，１１２，１２
１，１２２は、例えば、各列ごとに各ワード線１０１
ａ，１０１ｂ，１０２ａ，１０２ｂでそれぞれ接続され
ている。このうち各ワード線１０１ａ，１０２ａは各メ
モリ素子１１１，１１２，１２１，１２２の各選択用制
御電極３３をそれぞれ兼ねており、各ワード線１０１
ｂ，１０２ｂは各メモリ素子１１１，１１２，１２１，
１２２の各メモリ用制御電極２８をそれぞれ兼ねてい
る。
【００４９】各メモリ素子１１１，１１２，１２１，１
２２は、また、例えば、各行ごとに各ビット線１１０，
１２０でそれぞれ接続されている。各ビット線１１０，
１２０は、層間絶縁膜１３０を介して各ワード線１０１
ａ，１０１ｂ，１０２ａ，１０２ｂの基板１１と反対側
にそれぞれ形成されており、接続層１１０ａ，１２０ａ
を介して各メモリ素子１１１，１１２，１２１，１２２
の各第３の不純物領域３２とそれぞれ電気的に接続され
ている。すなわち、各ビット線１１０，１２０は各メモ
リ素子１１１，１１２，１２１，１２２の各ドレイン電
極３５をそれぞれ兼ねている。
２２は、また、例えば、各行ごとに各ビット線１１０，
１２０でそれぞれ接続されている。各ビット線１１０，
１２０は、層間絶縁膜１３０を介して各ワード線１０１
ａ，１０１ｂ，１０２ａ，１０２ｂの基板１１と反対側
にそれぞれ形成されており、接続層１１０ａ，１２０ａ
を介して各メモリ素子１１１，１１２，１２１，１２２
の各第３の不純物領域３２とそれぞれ電気的に接続され
ている。すなわち、各ビット線１１０，１２０は各メモ
リ素子１１１，１１２，１２１，１２２の各ドレイン電
極３５をそれぞれ兼ねている。
【００５０】なお、この集積回路では、各ビット線１１
０，１２０の延長方向において互いに隣り合う各メモリ
素子１１１，１１２，１２１，１２２の各ワード線１０
１ａ，１０１ｂ，，１０２ａ，１０２ｂの位置関係が逆
になっている。すなわち、各ビット線１１０，１２０の
延長方向において互いに隣り合う各メモリ素子１１１，
１１２，１２１，１２２では、各第３の不純物領域３２
同士が隣接し、各第１の不純物領域２２同士が近接する
ように構成されている。また、各メモリ素子１１１，１
１２，１２１，１２２の各ソース電極２８は、それぞれ
接地されている。
０，１２０の延長方向において互いに隣り合う各メモリ
素子１１１，１１２，１２１，１２２の各ワード線１０
１ａ，１０１ｂ，，１０２ａ，１０２ｂの位置関係が逆
になっている。すなわち、各ビット線１１０，１２０の
延長方向において互いに隣り合う各メモリ素子１１１，
１１２，１２１，１２２では、各第３の不純物領域３２
同士が隣接し、各第１の不純物領域２２同士が近接する
ように構成されている。また、各メモリ素子１１１，１
１２，１２１，１２２の各ソース電極２８は、それぞれ
接地されている。
【００５１】このような構成を有する集積回路は、次の
ように作用する。
ように作用する。
【００５２】この集積回路では、例えば、メモリ素子１
１１に情報を書き込む場合には、ワード線１０１ａおよ
びビット線１１０に２０Ｖ程度の高い電位をそれぞれ印
加すると共に、ワード線１０１ｂを０Ｖとするかまたは
１０Ｖ程度の高い電位を印加し、かつワード線１０２
ａ，１０２ｂおよびビット線１２０をそれぞれ０Ｖとす
る。これにより、メモリ素子１１１の選択トランジスタ
３０のみが選択され、メモリ素子１１１のメモリトラン
ジスタに情報が書き込まれる。
１１に情報を書き込む場合には、ワード線１０１ａおよ
びビット線１１０に２０Ｖ程度の高い電位をそれぞれ印
加すると共に、ワード線１０１ｂを０Ｖとするかまたは
１０Ｖ程度の高い電位を印加し、かつワード線１０２
ａ，１０２ｂおよびビット線１２０をそれぞれ０Ｖとす
る。これにより、メモリ素子１１１の選択トランジスタ
３０のみが選択され、メモリ素子１１１のメモリトラン
ジスタに情報が書き込まれる。
【００５３】また、書き込んだ情報を保持する場合に
は、全てのワード線１０１ａ，１０１ｂ，１０２ａ，１
０２ｂおよび全てのビット線１１０，１２０をそれぞれ
０Ｖにするか浮遊状態にする。更に、例えば、メモリ素
子１１１に書き込んだ情報を読み出す場合には、ワード
線１０１ａに５Ｖ程度の高い電位を印加し、ビット線１
１０を流れる電流を測定する。
は、全てのワード線１０１ａ，１０１ｂ，１０２ａ，１
０２ｂおよび全てのビット線１１０，１２０をそれぞれ
０Ｖにするか浮遊状態にする。更に、例えば、メモリ素
子１１１に書き込んだ情報を読み出す場合には、ワード
線１０１ａに５Ｖ程度の高い電位を印加し、ビット線１
１０を流れる電流を測定する。
【００５４】加えて、例えば、メモリ素子１１１に保持
されている情報を消去する場合には、ワード線１０１ａ
およびビット線１１０に−２０Ｖ程度の低い電位をそれ
ぞれ印加すると共に、ワード線１０１ｂを０Ｖとするか
または−１０Ｖ程度の低い電位を印加し、かつワード線
１０２ａ，１０２ｂおよびビット線１２０をそれぞれ０
Ｖとする。これにより、メモリ素子１１１の選択トラン
ジスタ３０のみが選択され、メモリ素子１１１のメモリ
トランジスタに保持されている情報が消去される。
されている情報を消去する場合には、ワード線１０１ａ
およびビット線１１０に−２０Ｖ程度の低い電位をそれ
ぞれ印加すると共に、ワード線１０１ｂを０Ｖとするか
または−１０Ｖ程度の低い電位を印加し、かつワード線
１０２ａ，１０２ｂおよびビット線１２０をそれぞれ０
Ｖとする。これにより、メモリ素子１１１の選択トラン
ジスタ３０のみが選択され、メモリ素子１１１のメモリ
トランジスタに保持されている情報が消去される。
【００５５】このように本実施の形態に係るメモリ素子
によれば、蓄積領域２４を分散させた複数の微粒子によ
り構成するようにしたので、トンネル絶縁膜２５を低温
で形成しても、欠陥の存在しない領域における蓄積領域
２５の微粒子に蓄積された電荷についてはリークを防止
することができる。すなわち、長時間に渡って情報を保
持することができる。よって、下地部１０を融点が低く
安価なガラスなどよりなる基板１１により構成し、メモ
リ用伝導領域２１を多結晶シリコンにより構成すること
ができる。
によれば、蓄積領域２４を分散させた複数の微粒子によ
り構成するようにしたので、トンネル絶縁膜２５を低温
で形成しても、欠陥の存在しない領域における蓄積領域
２５の微粒子に蓄積された電荷についてはリークを防止
することができる。すなわち、長時間に渡って情報を保
持することができる。よって、下地部１０を融点が低く
安価なガラスなどよりなる基板１１により構成し、メモ
リ用伝導領域２１を多結晶シリコンにより構成すること
ができる。
【００５６】また、メモリトランジスタ２０と選択トラ
ンジスタ３０とを組み合わせるようにしたので、選択的
な書き込みおよび消去および読み出しが可能なメモリ素
子をガラスなどにより構成される下地部１０の一面に容
易に形成することができる。更に、ガラスなどにより構
成される下地部１０の一面に容易に集積することがで
き、容易に集積回路を得ることができる。
ンジスタ３０とを組み合わせるようにしたので、選択的
な書き込みおよび消去および読み出しが可能なメモリ素
子をガラスなどにより構成される下地部１０の一面に容
易に形成することができる。更に、ガラスなどにより構
成される下地部１０の一面に容易に集積することがで
き、容易に集積回路を得ることができる。
【００５７】更に、本実施の形態に係るメモリ素子の製
造方法によれば、気相成長法またはスパッタリング法に
よりトンネル絶縁膜２５の表面を１よりも小さい被覆率
で覆うようにして、分散された複数の微粒子よりなる蓄
積領域２４を形成するようにしたので、本実施の形態に
係るメモリ素子を容易に製造することができ、本実施の
形態に係るメモリ素子を容易に実現することができる。
造方法によれば、気相成長法またはスパッタリング法に
よりトンネル絶縁膜２５の表面を１よりも小さい被覆率
で覆うようにして、分散された複数の微粒子よりなる蓄
積領域２４を形成するようにしたので、本実施の形態に
係るメモリ素子を容易に製造することができ、本実施の
形態に係るメモリ素子を容易に実現することができる。
【００５８】加えて、本実施の形態に係るメモリ素子の
製造方法によれば、メモリ用伝導領域２１の表面を酸素
原子を含む電離気体に曝すことによりトンネル絶縁膜２
５を形成するようにしたので、低温で形成することがで
きる。よって、下地部１０を融点が低く安価なガラスあ
るいはプラスチックなどよりなる基板１１により構成す
ることができる。更にまた、トンネル絶縁膜２５を形成
したのち、エネルギービームを照射するようにしたの
で、下地部１０の温度を高くすることなくトンネル絶縁
膜２５およびトンネル絶縁膜２５とメモリ用伝導領域２
１との界面における欠陥を低減することができる。よっ
て、低温で製造しても更に長時間に渡って情報を安定し
て保持することができる。
製造方法によれば、メモリ用伝導領域２１の表面を酸素
原子を含む電離気体に曝すことによりトンネル絶縁膜２
５を形成するようにしたので、低温で形成することがで
きる。よって、下地部１０を融点が低く安価なガラスあ
るいはプラスチックなどよりなる基板１１により構成す
ることができる。更にまた、トンネル絶縁膜２５を形成
したのち、エネルギービームを照射するようにしたの
で、下地部１０の温度を高くすることなくトンネル絶縁
膜２５およびトンネル絶縁膜２５とメモリ用伝導領域２
１との界面における欠陥を低減することができる。よっ
て、低温で製造しても更に長時間に渡って情報を安定し
て保持することができる。
【００５９】（第２の実施の形態）本発明の第２の実施
の形態に係るメモリ素子は、第１の不純物領域２２，第
２の不純物領域２３および第３の不純物領域３２にｎ型
不純物に代えてｐ型不純物が添加されたことを除き、第
１の実施の形態と同一の構成および作用をそれぞれ有し
ている。また、第１の実施の形態と同様にして製造する
ことができる。よって、ここでは、同一の構成要素には
同一の符号を付し、その詳細な説明を省略する。また、
対応する構成要素にも同一の符号を付し、図１乃至図９
を参照して説明する。
の形態に係るメモリ素子は、第１の不純物領域２２，第
２の不純物領域２３および第３の不純物領域３２にｎ型
不純物に代えてｐ型不純物が添加されたことを除き、第
１の実施の形態と同一の構成および作用をそれぞれ有し
ている。また、第１の実施の形態と同様にして製造する
ことができる。よって、ここでは、同一の構成要素には
同一の符号を付し、その詳細な説明を省略する。また、
対応する構成要素にも同一の符号を付し、図１乃至図９
を参照して説明する。
【００６０】このメモリ素子は、図１における第１の不
純物領域２２，第２の不純物領域２３および第３の不純
物領域３２が、ｐ型不純物としてボロンなどのＩＩＩ族
元素を添加した多結晶シリコンによりそれぞれ構成され
ている。すなわち、蓄積領域２４には電荷として正孔が
蓄積されるようになっている。
純物領域２２，第２の不純物領域２３および第３の不純
物領域３２が、ｐ型不純物としてボロンなどのＩＩＩ族
元素を添加した多結晶シリコンによりそれぞれ構成され
ている。すなわち、蓄積領域２４には電荷として正孔が
蓄積されるようになっている。
【００６１】また、このメモリ素子では、第１の実施の
形態とは逆の符号の電位を印加することにより情報が書
き込まれ、読み出され、消去される。すなわち、例え
ば、図１において、第１の不純物領域２２を０Ｖとし、
選択用制御電極３３および第３の不純物領域３２に第１
の不純物領域２２よりも低い電位の−２０Ｖをそれぞれ
印加すると共に、メモリ用制御電極２６に第１の不純物
領域２２と同電位またはそれよりも低い電位の−１０Ｖ
を印加することにより、電荷（ここでは正孔）がメモリ
用伝導領域２１から蓄積領域２４に量子力学的トンネル
効果により遷移し、情報が書き込まれる。
形態とは逆の符号の電位を印加することにより情報が書
き込まれ、読み出され、消去される。すなわち、例え
ば、図１において、第１の不純物領域２２を０Ｖとし、
選択用制御電極３３および第３の不純物領域３２に第１
の不純物領域２２よりも低い電位の−２０Ｖをそれぞれ
印加すると共に、メモリ用制御電極２６に第１の不純物
領域２２と同電位またはそれよりも低い電位の−１０Ｖ
を印加することにより、電荷（ここでは正孔）がメモリ
用伝導領域２１から蓄積領域２４に量子力学的トンネル
効果により遷移し、情報が書き込まれる。
【００６２】書き込まれた情報は、第１の実施の形態と
同様に、例えば、第１の不純物領域２２，メモリ用制御
電極２６，第３の不純物領域３２および選択用制御電極
３３の電位を同電位または浮遊状態とすることにより保
持される。
同様に、例えば、第１の不純物領域２２，メモリ用制御
電極２６，第３の不純物領域３２および選択用制御電極
３３の電位を同電位または浮遊状態とすることにより保
持される。
【００６３】また、書き込まれた情報は、例えば、選択
用制御電極３３に負の電位である−５Ｖを印加し、メモ
リ用制御電極２６の電位に対するメモリ用伝導領域２１
の伝導度または電流値を測定することにより読み出され
る。
用制御電極３３に負の電位である−５Ｖを印加し、メモ
リ用制御電極２６の電位に対するメモリ用伝導領域２１
の伝導度または電流値を測定することにより読み出され
る。
【００６４】更に、書き込まれた情報は、例えば、第１
の不純物領域２２を０Ｖとし、選択用制御電極３３およ
び第３の不純物領域３２に第１の不純物領域２２よりも
高い電位の２０Ｖをそれぞれ印加すると共に、メモリ用
制御電極２６に第１の不純物領域２２と同電位またはそ
れよりも高い電位の１０Ｖを印加することにより、蓄積
領域２４に蓄積された電荷がメモリ用伝導領域２１に遷
移し、消去される。
の不純物領域２２を０Ｖとし、選択用制御電極３３およ
び第３の不純物領域３２に第１の不純物領域２２よりも
高い電位の２０Ｖをそれぞれ印加すると共に、メモリ用
制御電極２６に第１の不純物領域２２と同電位またはそ
れよりも高い電位の１０Ｖを印加することにより、蓄積
領域２４に蓄積された電荷がメモリ用伝導領域２１に遷
移し、消去される。
【００６５】このメモリ素子を製造する際には、例え
ば、メモリ用制御電極２６および選択用制御電極３３を
それぞれ形成したのち、図６（Ｂ）において、イオンイ
ンプランテーションにより半導体層４１にボロンなどの
ＩＩＩ族元素を選択的に注入して、第１の不純物領域２
２，第２の不純物領域２３および第３の不純物領域３２
をそれぞれ形成する。また、メモリ用制御電極２６およ
び選択用制御電極３３をそれぞれ形成したのち、図９
（Ａ）において、例えば、第１の不純物領域２２，第２
の不純物領域２３および第３の不純物領域３２をの各形
成予定領域をそれぞれ露出させ、その表面をジボラン
（Ｂ2 Ｈ6 ）の電離気体のようにボロン原子などのＩＩ
Ｉ族原子を含む電離気体の雰囲気中に曝してそれらをそ
れぞれ形成する。これにより、本実施の形態に係るメモ
リ素子が形成される。
ば、メモリ用制御電極２６および選択用制御電極３３を
それぞれ形成したのち、図６（Ｂ）において、イオンイ
ンプランテーションにより半導体層４１にボロンなどの
ＩＩＩ族元素を選択的に注入して、第１の不純物領域２
２，第２の不純物領域２３および第３の不純物領域３２
をそれぞれ形成する。また、メモリ用制御電極２６およ
び選択用制御電極３３をそれぞれ形成したのち、図９
（Ａ）において、例えば、第１の不純物領域２２，第２
の不純物領域２３および第３の不純物領域３２をの各形
成予定領域をそれぞれ露出させ、その表面をジボラン
（Ｂ2 Ｈ6 ）の電離気体のようにボロン原子などのＩＩ
Ｉ族原子を含む電離気体の雰囲気中に曝してそれらをそ
れぞれ形成する。これにより、本実施の形態に係るメモ
リ素子が形成される。
【００６６】このようなメモリ素子は、第１の実施の形
態と同様にして集積され、第１の実施の形態と同一の効
果を有する。
態と同様にして集積され、第１の実施の形態と同一の効
果を有する。
【００６７】（第３の実施の形態）本発明の第３の実施
の形態に係るメモリ素子は、メモリ用伝導領域２１，第
１の不純物領域２２，第２の不純物領域２３，選択用伝
導領域３１および第３の不純物領域３２を構成する半導
体がそれぞれ異なることを除き、第１の実施の形態と同
一の構成を有している。また、第１の実施の形態と同様
にして製造することができる。よって、ここでは、同一
の構成要素には同一の符号を付し、その詳細な説明を省
略する。また、対応する構成要素にも同一の符号を付
し、図１乃至図９を参照して説明する。
の形態に係るメモリ素子は、メモリ用伝導領域２１，第
１の不純物領域２２，第２の不純物領域２３，選択用伝
導領域３１および第３の不純物領域３２を構成する半導
体がそれぞれ異なることを除き、第１の実施の形態と同
一の構成を有している。また、第１の実施の形態と同様
にして製造することができる。よって、ここでは、同一
の構成要素には同一の符号を付し、その詳細な説明を省
略する。また、対応する構成要素にも同一の符号を付
し、図１乃至図９を参照して説明する。
【００６８】このメモリ素子は、例えば、図１におい
て、メモリ用伝導領域２１および選択用伝導領域３１が
不純物を添加しない非晶質シリコンによりそれぞれ構成
され、第１の不純物領域２２，第２の不純物領域２３お
よび第３の不純物領域３２がｎ型不純物を添加した非晶
質シリコンまたは多結晶シリコンによりそれぞれ構成さ
れている。
て、メモリ用伝導領域２１および選択用伝導領域３１が
不純物を添加しない非晶質シリコンによりそれぞれ構成
され、第１の不純物領域２２，第２の不純物領域２３お
よび第３の不純物領域３２がｎ型不純物を添加した非晶
質シリコンまたは多結晶シリコンによりそれぞれ構成さ
れている。
【００６９】このメモリ素子を製造する際には、図２
（Ａ）において、二酸化ケイ素層１３の上に、例えば、
ＣＶＤ法またはスパッタリング法により、非晶質シリコ
ンよりなりメモリ用伝導領域２１および選択用伝導領域
３１をそれぞれ構成する半導体層４１を形成する。
（Ａ）において、二酸化ケイ素層１３の上に、例えば、
ＣＶＤ法またはスパッタリング法により、非晶質シリコ
ンよりなりメモリ用伝導領域２１および選択用伝導領域
３１をそれぞれ構成する半導体層４１を形成する。
【００７０】なお、図６（Ｂ）において、イオン注入に
より第１の不純物層２２，第２の不純物層２３および第
３の不純物層３２をそれぞれ形成したのち、エネルギー
ビームを照射すると、その加熱により、第１の不純物層
２２，第２の不純物層２３および第３の不純物層３２の
少なくとも一部をそれぞれ構成する非晶質シリコンが多
結晶化する場合がある。また、図９（Ａ）において、電
離気体Ｇ3 に曝すことにより第１の不純物層２２，第２
の不純物層２３および第３の不純物層３２をそれぞれ形
成したのち、エネルギービームを照射する場合も同様で
ある。これは、メモリ用伝導領域２１および選択用伝導
領域３１がメモリ用制御電極 ２６および選択用制御電
極３３を介してそれぞれ間接的に加熱されるのに対し
て、第１の不純物層２２，第２の不純物層２３および第
３の不純物層３２は直接加熱されるので、温度が高くな
るからである。これにより、本実施の形態に係るメモリ
素子が形成される。
より第１の不純物層２２，第２の不純物層２３および第
３の不純物層３２をそれぞれ形成したのち、エネルギー
ビームを照射すると、その加熱により、第１の不純物層
２２，第２の不純物層２３および第３の不純物層３２の
少なくとも一部をそれぞれ構成する非晶質シリコンが多
結晶化する場合がある。また、図９（Ａ）において、電
離気体Ｇ3 に曝すことにより第１の不純物層２２，第２
の不純物層２３および第３の不純物層３２をそれぞれ形
成したのち、エネルギービームを照射する場合も同様で
ある。これは、メモリ用伝導領域２１および選択用伝導
領域３１がメモリ用制御電極 ２６および選択用制御電
極３３を介してそれぞれ間接的に加熱されるのに対し
て、第１の不純物層２２，第２の不純物層２３および第
３の不純物層３２は直接加熱されるので、温度が高くな
るからである。これにより、本実施の形態に係るメモリ
素子が形成される。
【００７１】このようなメモリ素子は、第１の実施の形
態と同一の作用および効果を有し、第１の実施の形態と
同様にして集積される。なお、ここでは詳細に説明しな
いが、本実施の形態に係るメモリ素子についても、第２
の実施の形態と同様に構成することができる。
態と同一の作用および効果を有し、第１の実施の形態と
同様にして集積される。なお、ここでは詳細に説明しな
いが、本実施の形態に係るメモリ素子についても、第２
の実施の形態と同様に構成することができる。
【００７２】（第４の実施の形態）図１３は本実施の形
態に係るメモリ素子の構成を表すものである。このメモ
リ素子は、蓄積領域２４が蓄積領域形成膜５９の中に形
成されていることを除き、第１の実施の形態と同一の構
成を有している。よって、ここでは、同一の構成要素に
は同一の符号を付し、その詳細な説明を省略する。
態に係るメモリ素子の構成を表すものである。このメモ
リ素子は、蓄積領域２４が蓄積領域形成膜５９の中に形
成されていることを除き、第１の実施の形態と同一の構
成を有している。よって、ここでは、同一の構成要素に
は同一の符号を付し、その詳細な説明を省略する。
【００７３】蓄積領域形成膜５９はメモリ用伝導領域２
１の二酸化ケイ素層１３と反対側に形成されており、蓄
積領域形成膜５９のうち内部に形成された蓄積領域２４
とメモリ用伝導領域２１との間の領域がトンネル絶縁膜
２５となっている。また、蓄積領域形成膜５９のメモリ
用伝導領域２１と反対側には絶縁膜４４を介してメモリ
用制御電極２６が形成されており、蓄積領域２４とメモ
リ用制御電極２６との間の領域における蓄積領域形成膜
５９と絶縁膜４４とがメモリ制御用絶縁膜２７を構成し
ている。
１の二酸化ケイ素層１３と反対側に形成されており、蓄
積領域形成膜５９のうち内部に形成された蓄積領域２４
とメモリ用伝導領域２１との間の領域がトンネル絶縁膜
２５となっている。また、蓄積領域形成膜５９のメモリ
用伝導領域２１と反対側には絶縁膜４４を介してメモリ
用制御電極２６が形成されており、蓄積領域２４とメモ
リ用制御電極２６との間の領域における蓄積領域形成膜
５９と絶縁膜４４とがメモリ制御用絶縁膜２７を構成し
ている。
【００７４】このような構成を有するメモリ素子は、次
のようにして製造することができる。
のようにして製造することができる。
【００７５】図１４および図１５はその各製造工程を表
すものである。まず、図１４（Ａ）に示したように、第
１の実施の形態と同様にして、例えば、石英ガラスより
なる基板１１を用意し、その上に、窒化ケイ素層１２，
二酸化ケイ素層１３およびメモリ用伝導領域２１および
選択用伝導領域３１をそれぞれ構成する半導体層４１を
順次積層する。次いで、半導体層４１の上に、例えば、
ＣＶＤ法またはスパッタリング法により、シリコンを過
剰に含む非化学量論的組成の酸化物（ＳｉＯx（ｘ＜
２））よりなる非化学量論膜６１を形成する。
すものである。まず、図１４（Ａ）に示したように、第
１の実施の形態と同様にして、例えば、石英ガラスより
なる基板１１を用意し、その上に、窒化ケイ素層１２，
二酸化ケイ素層１３およびメモリ用伝導領域２１および
選択用伝導領域３１をそれぞれ構成する半導体層４１を
順次積層する。次いで、半導体層４１の上に、例えば、
ＣＶＤ法またはスパッタリング法により、シリコンを過
剰に含む非化学量論的組成の酸化物（ＳｉＯx（ｘ＜
２））よりなる非化学量論膜６１を形成する。
【００７６】続いて、図１４（Ｂ）に示したように、こ
の非化学量論膜６１の表面に、例えば、半導体層４１に
より吸収されるエネルギービームＥを照射して、非化学
量論膜６１を加熱する。これにより、非化学量論膜６１
を構成する酸化物が化学量論組成の二酸化ケイ素とシリ
コンに分解する。すなわち、これにより非化学量論膜６
１は、二酸化ケイ素膜５９ａの中にシリコンよりなる複
数の微粒子５９ａが分散して存在する蓄積領域形成膜５
９となる。
の非化学量論膜６１の表面に、例えば、半導体層４１に
より吸収されるエネルギービームＥを照射して、非化学
量論膜６１を加熱する。これにより、非化学量論膜６１
を構成する酸化物が化学量論組成の二酸化ケイ素とシリ
コンに分解する。すなわち、これにより非化学量論膜６
１は、二酸化ケイ素膜５９ａの中にシリコンよりなる複
数の微粒子５９ａが分散して存在する蓄積領域形成膜５
９となる。
【００７７】なお、エネルギービームＥには、例えば、
エキシマレーザビームあるいは電子線ビームを用いる。
エキシマレーザビームの波長としては、例えば、ＸｅＣ
ｌの３０８ｎｍ，ＫｒＦの２４８ｎｍあるいはＡｒＦの
１９３ｎｍなどを用いる。
エキシマレーザビームあるいは電子線ビームを用いる。
エキシマレーザビームの波長としては、例えば、ＸｅＣ
ｌの３０８ｎｍ，ＫｒＦの２４８ｎｍあるいはＡｒＦの
１９３ｎｍなどを用いる。
【００７８】蓄積領域形成膜５９を形成したのち、図１
５に示したように、例えば、六フッ化硫黄または四フッ
化炭素などの電離気体を用いたエッチングにより、蓄積
領域形成膜５９および半導体層４１をそれぞれ選択的に
除去し、素子を分離する。そののち、例えば、四フッ化
炭素と水素との混合気体を用いたエッチングにより、メ
モリ用伝導領域２１の形成予定領域に対応する領域を残
して蓄積領域形成膜５９を選択的に除去する。これによ
り、微粒子５９ｂよりなる蓄積領域２４および二酸化ケ
イ素膜５９ａよりなるトンネル絶縁膜２５がそれぞれ形
成される。
５に示したように、例えば、六フッ化硫黄または四フッ
化炭素などの電離気体を用いたエッチングにより、蓄積
領域形成膜５９および半導体層４１をそれぞれ選択的に
除去し、素子を分離する。そののち、例えば、四フッ化
炭素と水素との混合気体を用いたエッチングにより、メ
モリ用伝導領域２１の形成予定領域に対応する領域を残
して蓄積領域形成膜５９を選択的に除去する。これによ
り、微粒子５９ｂよりなる蓄積領域２４および二酸化ケ
イ素膜５９ａよりなるトンネル絶縁膜２５がそれぞれ形
成される。
【００７９】蓄積領域２４およびトンネル絶縁膜２５を
それぞれ形成したのち、第１の実施の形態と同様にし
て、絶縁膜４４を形成し（図５（Ａ）参照）、水素原子
を含む電離気体Ｇ2 の雰囲気中にその表面を曝す（図５
（Ｂ）参照）。そののち、第１の実施の形態と同様にし
て、メモリ用制御電極２６および選択用制御電極３３を
選択的にそれぞれ形成し（図６（Ａ）参照）、半導体層
４１に不純物を添加する。すなわち、第１の不純物領域
２２，第２の不純物領域２３，第３の不純物領域３２，
メモリ用伝導領域２１および選択用伝導領域３１をそれ
ぞれ形成する（図６（Ｂ）または図９（Ａ）参照）。
それぞれ形成したのち、第１の実施の形態と同様にし
て、絶縁膜４４を形成し（図５（Ａ）参照）、水素原子
を含む電離気体Ｇ2 の雰囲気中にその表面を曝す（図５
（Ｂ）参照）。そののち、第１の実施の形態と同様にし
て、メモリ用制御電極２６および選択用制御電極３３を
選択的にそれぞれ形成し（図６（Ａ）参照）、半導体層
４１に不純物を添加する。すなわち、第１の不純物領域
２２，第２の不純物領域２３，第３の不純物領域３２，
メモリ用伝導領域２１および選択用伝導領域３１をそれ
ぞれ形成する（図６（Ｂ）または図９（Ａ）参照）。
【００８０】不純物を添加したのち、第１の実施の形態
と同様にして、不純物を活性化させ、ソース電極２８お
よびドレイン電極３５を選択的にそれぞれ形成する（図
７または図９（Ｂ）参照）。そののち、保護膜１４を形
成する。これにより、図１３に示したメモリ素子が形成
される。
と同様にして、不純物を活性化させ、ソース電極２８お
よびドレイン電極３５を選択的にそれぞれ形成する（図
７または図９（Ｂ）参照）。そののち、保護膜１４を形
成する。これにより、図１３に示したメモリ素子が形成
される。
【００８１】このようなメモリ素子は、第１の実施の形
態と同様に作用し、同様にして集積される。このように
本実施の形態に係るメモリ素子の製造方法によれば、シ
リコンを過剰に含む非化学量論的組成の非化学量論膜６
１を形成し、これを加熱することにより蓄積領域２４を
形成するようにしたので、本実施の形態に係るメモリ素
子を容易に製造することができ、本実施の形態に係るメ
モリ素子を容易に実現することができる。
態と同様に作用し、同様にして集積される。このように
本実施の形態に係るメモリ素子の製造方法によれば、シ
リコンを過剰に含む非化学量論的組成の非化学量論膜６
１を形成し、これを加熱することにより蓄積領域２４を
形成するようにしたので、本実施の形態に係るメモリ素
子を容易に製造することができ、本実施の形態に係るメ
モリ素子を容易に実現することができる。
【００８２】なお、本実施の形態では、非化学量論膜６
１をシリコンを過剰に含む酸化物により構成するように
したが、蓄積領域をゲルマニウムの微粒子により構成す
る場合には、非化学量論膜をゲルマニウムを過剰に含む
酸化物により構成するようにすればよく、また、蓄積領
域をシリコン・ゲルマニウムの微粒子により構成する場
合には、非化学量論膜をシリコンおよびゲルマニウムを
過剰に含む酸化物により構成するようにすればよい。ま
た、本実施の形態に係るメモリ素子についても、第２の
実施の形態および第３の実施の形態と同様に構成するこ
とができる。
１をシリコンを過剰に含む酸化物により構成するように
したが、蓄積領域をゲルマニウムの微粒子により構成す
る場合には、非化学量論膜をゲルマニウムを過剰に含む
酸化物により構成するようにすればよく、また、蓄積領
域をシリコン・ゲルマニウムの微粒子により構成する場
合には、非化学量論膜をシリコンおよびゲルマニウムを
過剰に含む酸化物により構成するようにすればよい。ま
た、本実施の形態に係るメモリ素子についても、第２の
実施の形態および第３の実施の形態と同様に構成するこ
とができる。
【００８３】以上、各実施の形態を挙げて本発明を説明
したが、本発明は上記各実施の形態に限定されるもので
はなく、種々変形可能である。例えば、上記各実施の形
態においては、基板１１を石英ガラスにより構成する場
合について説明したが、ケイ酸塩ガラスまたはプラスチ
ックなどの他の低融点絶縁体により構成するようにして
もよい。
したが、本発明は上記各実施の形態に限定されるもので
はなく、種々変形可能である。例えば、上記各実施の形
態においては、基板１１を石英ガラスにより構成する場
合について説明したが、ケイ酸塩ガラスまたはプラスチ
ックなどの他の低融点絶縁体により構成するようにして
もよい。
【００８４】また、上記各実施の形態においては、基板
１１の一面に窒化ケイ素層１２および二酸化ケイ素層１
３を順次積層して下地部１０を構成するようにしたが、
基板１１の一面に窒化ケイ素層１２または二酸化ケイ素
層１３のどちらか一方のみを形成して下地部を構成する
ようにしてもよい。更に、基板１１の一面に酸化窒化ケ
イ素層を形成して下地部を構成するようにしてもよい。
加えて、下地部は、メモリトランジスタ２０および選択
トランジスタ３０を形成する際の下地となりうるもので
あればどのようなものでもよく、例えば、適宜な基板の
上に他の半導体素子を介して形成された絶縁膜を下地部
としてもよい。
１１の一面に窒化ケイ素層１２および二酸化ケイ素層１
３を順次積層して下地部１０を構成するようにしたが、
基板１１の一面に窒化ケイ素層１２または二酸化ケイ素
層１３のどちらか一方のみを形成して下地部を構成する
ようにしてもよい。更に、基板１１の一面に酸化窒化ケ
イ素層を形成して下地部を構成するようにしてもよい。
加えて、下地部は、メモリトランジスタ２０および選択
トランジスタ３０を形成する際の下地となりうるもので
あればどのようなものでもよく、例えば、適宜な基板の
上に他の半導体素子を介して形成された絶縁膜を下地部
としてもよい。
【００８５】更にまた、上記各実施の形態においては、
メモリ用伝導領域２１，第１の不純物領域２２，第２の
不純物領域２３，選択用伝導領域３１および第３の不純
物領域３２を多結晶シリコンまたは非晶質シリコンによ
りそれぞれ構成する場合について説明したが、多結晶シ
リコンと非晶質シリコンとの複合体など他の非単結晶シ
リコンによりそれぞれ構成するようにしてもよい。
メモリ用伝導領域２１，第１の不純物領域２２，第２の
不純物領域２３，選択用伝導領域３１および第３の不純
物領域３２を多結晶シリコンまたは非晶質シリコンによ
りそれぞれ構成する場合について説明したが、多結晶シ
リコンと非晶質シリコンとの複合体など他の非単結晶シ
リコンによりそれぞれ構成するようにしてもよい。
【００８６】加えてまた、上記各実施の形態において
は、メモリ用伝導領域２１，第１の不純物領域２２，第
２の不純物領域２３，選択用伝導領域３１および第３の
不純物領域３２をシリコンによりそれぞれ構成する場合
について説明したが、ゲルマニウムまたはシリコン・ゲ
ルマニウムによりそれぞれ構成するようにしてもよい。
また、ガリウムヒ素（ＧａＡｓ）などの化合物半導体に
よりそれぞれ構成するようにしてもよい。
は、メモリ用伝導領域２１，第１の不純物領域２２，第
２の不純物領域２３，選択用伝導領域３１および第３の
不純物領域３２をシリコンによりそれぞれ構成する場合
について説明したが、ゲルマニウムまたはシリコン・ゲ
ルマニウムによりそれぞれ構成するようにしてもよい。
また、ガリウムヒ素（ＧａＡｓ）などの化合物半導体に
よりそれぞれ構成するようにしてもよい。
【００８７】更にまた、上記各実施の形態においては、
蓄積領域２４を半導体の微粒子により構成する場合につ
いて説明したが、アルミニウム，銅あるいはタングステ
ン（Ｗ）などの金属よりなる微粒子により構成するよう
にしてもよい。この場合、蒸着法によりトンネル絶縁膜
２５の表面を１よりも小さい被覆率で覆うようにして蓄
積領域２４を形成する。
蓄積領域２４を半導体の微粒子により構成する場合につ
いて説明したが、アルミニウム，銅あるいはタングステ
ン（Ｗ）などの金属よりなる微粒子により構成するよう
にしてもよい。この場合、蒸着法によりトンネル絶縁膜
２５の表面を１よりも小さい被覆率で覆うようにして蓄
積領域２４を形成する。
【００８８】加えてまた、上記各実施の形態において
は、トンネル絶縁膜２５を酸化膜により構成する場合に
ついて説明したが、窒化膜または酸化窒化膜により構成
するようにしてもよい。例えば、窒化膜により構成する
場合には、アンモニア（ＮＨ3）または窒素（Ｎ2 ）を
交流電磁場中に導入することによって生成した窒素原子
（Ｎ）を含む電離気体中に表面を曝すことにより形成す
る。また、酸化窒化膜により構成する場合には、一酸化
二窒素（Ｎ2 Ｏ）を交流電磁場中に導入することによっ
て生成した酸素原子と窒素原子とを含む電離気体中に表
面を曝すことにより形成する。
は、トンネル絶縁膜２５を酸化膜により構成する場合に
ついて説明したが、窒化膜または酸化窒化膜により構成
するようにしてもよい。例えば、窒化膜により構成する
場合には、アンモニア（ＮＨ3）または窒素（Ｎ2 ）を
交流電磁場中に導入することによって生成した窒素原子
（Ｎ）を含む電離気体中に表面を曝すことにより形成す
る。また、酸化窒化膜により構成する場合には、一酸化
二窒素（Ｎ2 Ｏ）を交流電磁場中に導入することによっ
て生成した酸素原子と窒素原子とを含む電離気体中に表
面を曝すことにより形成する。
【００８９】更にまた、上記各実施の形態においては、
トンネル絶縁膜２５を形成する際に、エネルギービーム
を照射することにより加熱し膜質を改善するようにした
が、他の方法により加熱するようにしてもよい。
トンネル絶縁膜２５を形成する際に、エネルギービーム
を照射することにより加熱し膜質を改善するようにした
が、他の方法により加熱するようにしてもよい。
【００９０】加えてまた、上記第４の実施の形態におい
ては、非化学量論膜６１にエネルギービームを照射する
ことにより加熱するようにしたが、他の方法により加熱
するようにしてもよい。
ては、非化学量論膜６１にエネルギービームを照射する
ことにより加熱するようにしたが、他の方法により加熱
するようにしてもよい。
【００９１】
【発明の効果】以上説明したように請求項１ないし請求
項１２のいずれか１に記載のメモリ素子によれば、分散
された複数の微粒子よりなる蓄積領域を備えるようにし
たので、トンネル絶縁膜を低温で形成しても、欠陥の存
在しない領域における蓄積領域の微粒子に蓄積された電
荷についてはリークを防止することができる。よって、
長時間に渡って情報を保持することができると共に、下
地部を融点が低く安価なガラスなどにより構成すること
ができる。従って、選択用伝導領域および選択用制御電
極も更に備えているので、選択的な書き込みおよび消去
および読み出しが可能なメモリ素子を、ガラスなどによ
り構成される下地部の一面に容易に形成することができ
るという効果を奏する。
項１２のいずれか１に記載のメモリ素子によれば、分散
された複数の微粒子よりなる蓄積領域を備えるようにし
たので、トンネル絶縁膜を低温で形成しても、欠陥の存
在しない領域における蓄積領域の微粒子に蓄積された電
荷についてはリークを防止することができる。よって、
長時間に渡って情報を保持することができると共に、下
地部を融点が低く安価なガラスなどにより構成すること
ができる。従って、選択用伝導領域および選択用制御電
極も更に備えているので、選択的な書き込みおよび消去
および読み出しが可能なメモリ素子を、ガラスなどによ
り構成される下地部の一面に容易に形成することができ
るという効果を奏する。
【００９２】また、請求項１３ないし請求項１９のいず
れか１に記載のメモリ素子の製造方法によれば、トンネ
ル絶縁膜の上に分散された複数の微粒子よりなる蓄積領
域を形成するようにしたので、本発明に係るメモリ素子
を容易に製造することができ、本発明に係るメモリ素子
を容易に実現することができるという効果を奏する。
れか１に記載のメモリ素子の製造方法によれば、トンネ
ル絶縁膜の上に分散された複数の微粒子よりなる蓄積領
域を形成するようにしたので、本発明に係るメモリ素子
を容易に製造することができ、本発明に係るメモリ素子
を容易に実現することができるという効果を奏する。
【００９３】特に、請求項１４ないし請求項１６のいず
れか１に記載のメモリ素子の製造方法によれば、酸素原
子および窒素原子のうちの少なくとも一方を含む電離気
体に曝すことによりトンネル絶縁膜を形成するようにし
たので、低温で形成することができる。よって、下地部
を融点が低く安価なガラスあるいはプラスチックなどに
より構成することができるという効果を奏する。
れか１に記載のメモリ素子の製造方法によれば、酸素原
子および窒素原子のうちの少なくとも一方を含む電離気
体に曝すことによりトンネル絶縁膜を形成するようにし
たので、低温で形成することができる。よって、下地部
を融点が低く安価なガラスあるいはプラスチックなどに
より構成することができるという効果を奏する。
【００９４】また、請求項１５または請求項１６に記載
のメモリ素子の製造方法によれば、トンネル絶縁膜を形
成したのち、エネルギービームを照射するようにしたの
で、下地部の温度を高くすることなくトンネル絶縁膜お
よびトンネル絶縁膜とメモリ用伝導領域との界面におけ
る欠陥を低減することができる。よって、低温で製造し
ても長時間に渡って情報を安定して保持することができ
るという効果を奏する。
のメモリ素子の製造方法によれば、トンネル絶縁膜を形
成したのち、エネルギービームを照射するようにしたの
で、下地部の温度を高くすることなくトンネル絶縁膜お
よびトンネル絶縁膜とメモリ用伝導領域との界面におけ
る欠陥を低減することができる。よって、低温で製造し
ても長時間に渡って情報を安定して保持することができ
るという効果を奏する。
【００９５】更に、請求項２０に記載の集積回路によれ
ば、本発明のメモリ素子を集積するようにしたので、ガ
ラスなどにより構成される下地部の一面にメモリ素子を
容易に集積することができるという効果を奏する。
ば、本発明のメモリ素子を集積するようにしたので、ガ
ラスなどにより構成される下地部の一面にメモリ素子を
容易に集積することができるという効果を奏する。
【図１】本発明の第１の実施の形態に係るメモリ素子の
構成を表す断面図である。
構成を表す断面図である。
【図２】図１に示したメモリ素子の各製造工程を表す断
面図である。
面図である。
【図３】図２に続く各製造工程を表す断面図である。
【図４】図３に続く各製造工程を表す断面図である。
【図５】図４に続く各製造工程を表す断面図である。
【図６】図５に続く各製造工程を表す断面図である。
【図７】図６に続く各製造工程を表す断面図である。
【図８】図１に示したメモリ素子の変形例を表す断面図
である。
である。
【図９】図８に示したメモリ素子の各製造工程を表す断
面図である。
面図である。
【図１０】図１に示したメモリ素子を集積した集積回路
の構成を表す平面図である。
の構成を表す平面図である。
【図１１】図１０に示した集積回路のＩ−Ｉ線に沿った
断面図である。
断面図である。
【図１２】図１０に示した集積回路の回路構成を表す回
路図である。
路図である。
【図１３】本発明の第４の実施の形態に係るメモリ素子
の構成を表す断面図である。
の構成を表す断面図である。
【図１４】図１３に示したメモリ素子の各製造工程を表
す断面図である。
す断面図である。
【図１５】図１４に続く各製造工程を表す断面図であ
る。
る。
１０…下地部、１１…基板、１２…窒化ケイ素層、１３
…二酸化ケイ素層、２０…メモリトランジスタ、２１…
メモリ用伝導領域、２２…第１の不純物領域、２３…第
２の不純物領域、２４…蓄積領域、２５…トンネル絶縁
膜、２６…メモリ用制御電極、２７…メモリ制御用絶縁
膜、２８…ソース電極、３０…選択トランジスタ、３１
…選択用伝導領域、３２…第３の不純物領域、３３…選
択用制御電極、３４…選択制御用絶縁膜、３５…ドレイ
ン電極、４１…半導体層、４２…酸化膜、４３…半導体
微粒子層、４４…絶縁膜，５９…蓄積領域形成膜、５９
ａ…二酸化ケイ素膜、５９ｂ…微粒子、６１…非化学量
論膜、１０１ａ，１０１ｂ，１０２ａ，１０２ｂ…ワー
ド線、１１０，１２０…ビット線、１１０ａ，１２０ａ
…接続層、１１１，１１２，１２１，１２２…メモリ素
子、１３０…層間絶縁膜
…二酸化ケイ素層、２０…メモリトランジスタ、２１…
メモリ用伝導領域、２２…第１の不純物領域、２３…第
２の不純物領域、２４…蓄積領域、２５…トンネル絶縁
膜、２６…メモリ用制御電極、２７…メモリ制御用絶縁
膜、２８…ソース電極、３０…選択トランジスタ、３１
…選択用伝導領域、３２…第３の不純物領域、３３…選
択用制御電極、３４…選択制御用絶縁膜、３５…ドレイ
ン電極、４１…半導体層、４２…酸化膜、４３…半導体
微粒子層、４４…絶縁膜，５９…蓄積領域形成膜、５９
ａ…二酸化ケイ素膜、５９ｂ…微粒子、６１…非化学量
論膜、１０１ａ，１０１ｂ，１０２ａ，１０２ｂ…ワー
ド線、１１０，１２０…ビット線、１１０ａ，１２０ａ
…接続層、１１１，１１２，１２１，１２２…メモリ素
子、１３０…層間絶縁膜
───────────────────────────────────────────────────── フロントページの続き (72)発明者 野口 隆 東京都品川区北品川６丁目７番35号 ソニ ー株式会社内 (72)発明者 碓井 節夫 東京都品川区北品川６丁目７番35号 ソニ ー株式会社内 Ｆターム(参考） 5F001 AA19 AB20 AC06 AD12 AD41 AD60 AD70 AE50 AF06 AF07 AF25 AG10 AG12 AG21 AG22 AG30 5F083 EP01 EP22 EP32 ER03 ER09 ER14 ER19 ER22 ER30 GA21 GA29 HA02 JA02 JA04 JA31 JA32 JA33 JA36 JA37 JA56 MA01 MA19 MA20 NA10 PR03 PR21 PR22 PR33 PR36
Claims (20)
- 【請求項１】 絶縁体よりなる下地部と、 この下地部の一面に設けられた半導体よりなるメモリ用
伝導領域と、 このメモリ用伝導領域に隣接して設けられた第１の不純
物領域と、 この第１の不純物領域と離間しかつ前記メモリ用伝導領
域に隣接して設けられた第２の不純物領域と、 分散された複数の微粒子よりなり前記メモリ用伝導領域
から遷移された電荷を蓄積する蓄積領域と、 この蓄積領域と前記メモリ用伝導領域との間に設けられ
たトンネル絶縁膜と、 前記蓄積領域の電荷量および前記メモリ用伝導領域の伝
導度をそれぞれ制御するメモリ用制御電極と、 このメモリ用制御電極と前記蓄積領域との間に設けられ
たメモリ制御用絶縁膜と、 前記メモリ用伝導領域と離間しかつ前記第２の不純物領
域に隣接して前記下地部の一部に設けられた選択用伝導
領域と、 この選択用伝導領域に隣接しかつ前記第２の不純物領域
と離間して設けられた第３の不純物領域と、 前記選択用伝導領域の伝導度を制御する選択用制御電極
と、 この選択用制御電極と前記選択用伝導領域との間に設け
られた選択制御用絶縁膜とを備えたことを特徴とするメ
モリ素子。 - 【請求項２】 前記メモリ用伝導領域，前記選択用伝導
領域，前記第１の不純物領域，第２の不純物領域および
第３の不純物領域は、非単結晶半導体よりそれぞれなる
ことを特徴とする請求項１記載のメモリ素子。 - 【請求項３】 前記メモリ用伝導領域，前記選択用伝導
領域，前記第１の不純物領域，第２の不純物領域および
第３の不純物領域は、多結晶シリコンよりそれぞれなる
ことを特徴とする請求項２記載のメモリ素子。 - 【請求項４】 前記メモリ用伝導領域，前記選択用伝導
領域，前記第１の不純物領域，第２の不純物領域および
第３の不純物領域は、非晶質シリコンよりそれぞれなる
ことを特徴とする請求項２記載のメモリ素子。 - 【請求項５】 前記メモリ用伝導領域および前記選択用
伝導領域は非晶質シリコンよりそれぞれなると共に、前
記第１の不純物領域，第２の不純物領域および第３の不
純物領域は多結晶シリコンよりそれぞれなることを特徴
とする請求項２記載のメモリ素子。 - 【請求項６】 前記蓄積領域は、シリコンおよびゲルマ
ニウムのうちの少なくとも一方を含む半導体、または金
属よりなることを特徴とする請求項１記載のメモリ素
子。 - 【請求項７】 前記メモリ用制御電極および前記選択用
制御電極は、非単結晶シリコンまたは金属よりそれぞれ
なることを特徴とする請求項１記載のメモリ素子。 - 【請求項８】 前記トンネル絶縁膜，前記メモリ制御用
絶縁膜および前記選択制御用絶縁膜は、二酸化ケイ素，
窒化ケイ素あるいはシリコンと酸素と窒素との化合物の
いずれかよりそれぞれなることを特徴とする請求項１記
載のメモリ素子。 - 【請求項９】 前記選択用制御電極および前記第３の不
純物領域に前記第１の不純物領域よりも高い電位がそれ
ぞれ印加され、かつ前記メモリ用制御電極に前記第１の
不純物領域と同電位または前記第１の不純物領域よりも
高い電位が印加されることにより前記蓄積領域の電荷量
が変化して情報が書き込まれると共に、前記選択用制御
電極および前記第３の不純物領域に前記第１の不純物領
域よりも低い電位がそれぞれ印加され、かつ前記メモリ
用制御電極に前記第１の不純物領域と同電位または前記
第１の不純物領域よりも低い電位が印加されることによ
り前記蓄積領域の電荷量が変化して情報が消去され、ま
た、前記選択用制御電極，前記メモリ用制御電極，第１
の不純物領域および第３の不純物領域の電位が同電位ま
たは浮遊状態とされることにより情報が保持されること
を特徴とする請求項１記載のメモリ素子。 - 【請求項１０】 前記選択用制御電極に正の電位が印加
されると共に、前記メモリ用制御電極の電位に対する前
記メモリ用伝導領域の伝導度または電流値が測定される
ことにより、前記蓄積領域の電荷量の変化が検出され書
き込まれた情報が読みだされることを特徴とする請求項
９記載のメモリ素子。 - 【請求項１１】 前記選択用制御電極および前記第３の
不純物領域に前記第１の不純物領域よりも低い電位がそ
れぞれ印加され、かつ前記メモリ用制御電極に前記第１
の不純物領域と同電位または前記第１の不純物領域より
も低い電位が印加されることにより前記蓄積領域の電荷
量が変化して情報が書き込まれると共に、前記選択用制
御電極および前記第３の不純物領域に前記第１の不純物
領域よりも高い電位がそれぞれ印加され、かつ前記メモ
リ用制御電極に前記第１の不純物領域と同電位または前
記第１の不純物領域よりも高い電位が印加されることに
より前記蓄積領域の電荷量が変化して情報が消去され、
また、前記選択用制御電極，前記メモリ用制御電極，第
１の不純物領域および第３の不純物領域の電位が同電位
または浮遊状態とされることにより情報が保持されるこ
とを特徴とする請求項１記載のメモリ素子。 - 【請求項１２】 前記選択用制御電極に負の電位が印加
されると共に、前記メモリ用制御電極の電位に対する前
記メモリ用伝導領域の伝導度または電流値が測定される
ことにより、前記蓄積領域の電荷量の変化が検出され書
き込まれた情報が読みだされることを特徴とする請求項
１１記載のメモリ素子。 - 【請求項１３】 絶縁体よりなる下地部の上に、半導体
よりなるメモリ用伝導領域と、選択用伝導領域とをそれ
ぞれ形成する工程と、 メモリ用伝導領域の上にトンネル絶縁膜を形成する工程
と、 トンネル絶縁膜の上に分散された複数の微粒子よりなる
蓄積領域を形成する工程と、 蓄積領域の上にメモリ制御用絶縁膜を形成すると共に、
選択用伝導領域の上に選択制御用絶縁膜を形成する工程
と、 メモリ制御用絶縁膜の上にメモリ用制御電極を形成する
と共に、選択制御用絶縁膜の上に選択用制御電極を形成
する工程と、 メモリ用伝導領域に隣接する第１の不純物領域と、第１
の不純物領域と離間しかつメモリ用伝導領域および選択
用伝導領域に隣接する第２の不純物領域と、第２の不純
物領域と離間しかつ選択用伝導領域に隣接する第３の不
純物領域とをそれぞれ形成する工程とを含むことを特徴
とするメモリ素子の製造方法。 - 【請求項１４】 メモリ用伝導領域の表面を酸素原子
（Ｏ）および窒素原子（Ｎ）のうちの少なくとも一方を
含む電離気体に曝すことにより、メモリ用伝導領域の上
にトンネル絶縁膜を形成することを特徴とする請求項１
３記載のメモリ素子の製造方法。 - 【請求項１５】 更に、トンネル絶縁膜を形成したの
ち、メモリ用伝導領域の表面を加熱する工程を含むこと
を特徴とする請求項１４記載のメモリ素子の製造方法。 - 【請求項１６】 エネルギービームを照射することによ
りメモリ用伝導領域の表面を加熱することを特徴とする
請求項１５記載のメモリ素子の製造方法。 - 【請求項１７】 気相成長法，スパッタリング法あるい
は蒸着法によりトンネル絶縁膜の表面を１よりも小さい
被覆率で覆うようにして蓄積領域を形成することを特徴
とする請求項１３記載のメモリ素子の製造方法。 - 【請求項１８】 メモリ用伝導領域の上に半導体元素を
過剰に含む非化学量論的組成の非化学量論膜を形成し、
この非化学量論膜を加熱することにより、トンネル絶縁
膜および蓄積領域をそれぞれ形成することを特徴とする
請求項１３記載のメモリ素子の製造方法。 - 【請求項１９】 エネルギービームを照射することによ
り非化学量論膜を加熱することを特徴とする請求項１８
記載のメモリ素子の製造方法。 - 【請求項２０】 複数のメモリ素子が集積された集積回
路であって、 前記各メモリ素子は、絶縁体よりなる下地部と、この下
地部の一面に設けられた半導体よりなるメモリ用伝導領
域と、このメモリ用伝導領域に隣接して設けられた第１
の不純物領域と、この第１の不純物領域と離間しかつメ
モリ用伝導領域に隣接して設けられた第２の不純物領域
と、分散された複数の微粒子よりなりメモリ用伝導領域
から遷移された電荷を蓄積する蓄積領域と、この蓄積領
域とメモリ用伝導領域との間に設けられたトンネル絶縁
膜と、蓄積領域の電荷量およびメモリ用伝導領域の伝導
度をそれぞれ制御するメモリ用制御電極と、このメモリ
用制御電極と蓄積領域との間に設けられたメモリ制御用
絶縁膜と、メモリ用伝導領域と離間しかつ第２の不純物
領域に隣接して下地部の一面に設けられた選択用伝導領
域と、この選択用伝導領域に隣接しかつ第２の不純物領
域と離間して設けられた第３の不純物領域と、選択用伝
導領域の伝導度を制御する選択用制御電極と、この選択
用制御電極と選択用伝導領域との間に設けられた選択制
御用絶縁膜とをそれぞれ有することを特徴とする集積回
路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10274983A JP2000106401A (ja) | 1998-09-29 | 1998-09-29 | メモリ素子およびその製造方法ならびに集積回路 |
| US09/404,479 US6274903B1 (en) | 1998-09-29 | 1999-09-24 | Memory device having a storage region is constructed with a plurality of dispersed particulates |
| US09/888,862 US6461917B2 (en) | 1998-09-29 | 2001-06-25 | Memory device, manufacturing method thereof and integrated circuit thereof |
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10274983A JP2000106401A (ja) | 1998-09-29 | 1998-09-29 | メモリ素子およびその製造方法ならびに集積回路 |
| US09/404,479 US6274903B1 (en) | 1998-09-29 | 1999-09-24 | Memory device having a storage region is constructed with a plurality of dispersed particulates |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000106401A true JP2000106401A (ja) | 2000-04-11 |
Family
ID=26551272
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10274983A Pending JP2000106401A (ja) | 1998-09-29 | 1998-09-29 | メモリ素子およびその製造方法ならびに集積回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US6274903B1 (ja) |
| JP (1) | JP2000106401A (ja) |
Cited By (3)
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| JP2002222875A (ja) * | 2001-01-25 | 2002-08-09 | Sony Corp | 不揮発性半導体記憶素子及びその製造方法 |
| JP2007158176A (ja) * | 2005-12-07 | 2007-06-21 | Hitachi Ltd | 半導体記憶装置およびその製造方法 |
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- 1999-09-24 US US09/404,479 patent/US6274903B1/en not_active Expired - Fee Related
-
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- 2001-06-25 US US09/888,862 patent/US6461917B2/en not_active Expired - Fee Related
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| US6461917B2 (en) | 2002-10-08 |
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