KR20060028765A - 비휘발성 메모리 디바이스 - Google Patents

비휘발성 메모리 디바이스 Download PDF

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KR20060028765A
KR20060028765A KR1020057023373A KR20057023373A KR20060028765A KR 20060028765 A KR20060028765 A KR 20060028765A KR 1020057023373 A KR1020057023373 A KR 1020057023373A KR 20057023373 A KR20057023373 A KR 20057023373A KR 20060028765 A KR20060028765 A KR 20060028765A
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memory device
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KR1020057023373A
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이데르 유
빈 유
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어드밴스드 마이크로 디바이시즈, 인코포레이티드
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Abstract

비휘발성 메모리 디바이스(100)는 기판(110), 절연층(120), 핀(210), 복수의 유전층들(310 내지 330) 및 제어 게이트(510 및 520)를 포함한다. 절연층(120)은 기판(110) 위에 형성되고, 핀(210)은 절연층(120) 위에 형성된다. 유전층들(310 내지 330)은 핀(210) 위에 형성되고, 제어 게이트들(510 및 520)는 유전층들(310 내지 330) 위에 형성된다. 유전층들(310 내지 330)은 메모리 디바이스(100)에 대한 전하 저장 구조로서 기능하는 산화물-질화물-산화물층을 포함한다.
비휘발성 메모리, 핀 구조, SOI 구조, 전하 저장 구조, ONO

Description

비휘발성 메모리 디바이스{NON-VOLATILE MEMORY DEVICE}
본 발명은 메모리 디바이스 및 그 메모리 디바이스의 제조 방법에 관한 것이다. 본 발명은 특히 비휘발성 메모리 디바이스에 적용될 수 있다.
비휘발성 메모리 디바이스와 관련하여 높은 밀도 및 성능이 계속적으로 요구됨에 따라, 작은 디자인 피쳐(design feature), 높은 신뢰성 및 제조 쓰루풋의 증가가 필요하다. 하지만, 디자인 피쳐가 감소하게 되면, 통상적인 방법에 있어서 한계에 부딪히게 된다. 예를 들어, 디자인 피쳐의 감소에 의해, 메모리 디바이스가 그의 기대되는 데이터 보유 요건, 예를 들어 10년 데이터 보유 요건을 충족시키는 것이 어렵게 되었다.
본 발명에 따른 구현은 핀 구조를 이용하여 형성되는 비휘발성 메모리 디바이스를 제공한다. 산화물-질화물-산화물(ONO)층이 핀 구조 위에 형성되고, 폴리실리콘층이 ONO층 위에 형성된다. ONO층 내의 질화물층은 비휘발성 메모리 디바이스에 대한 플로팅 게이트 전극의 기능을 한다. 폴리실리콘층은 제어 게이트의 기능을 하며, ONO층의 상부 산화물층에 의해 플로팅 게이트로부터 분리된다.
본 발명의 부가적인 장점들 및 다른 특징들은 하기의 상세한 설명에서 개시될 것이며, 하기의 내용을 검토함으로써 당업자에게 명백해지거나 또는 본 발명을 실행함으로써 습득될 것이다. 본 발명의 장점들 및 특징들은 특히 첨부된 청구범위에서 규정되는 바와 같이 구현되고 얻어진다.
본 발명에 따르면, 상기 및 기타 장점들은 기판, 절연층, 핀 구조, 복수의 유전층 및 제어 게이트를 포함하는 메모리 디바이스에 의해 달성된다. 절연층은 기판 위에 형성되고, 핀 구조는 절연층 위에 형성된다. 유전층은 핀 구조 위에 형성되어 전하 저장 유전체의 기능을 하고, 제어 게이트는 유전층 위에 형성된다.
본 발명의 다른 양상에 따르면, 비휘발성 메모리 디바이스의 제조 방법이 제공된다. 이 방법은 절연층 위에 핀을 형성하는 단계를 포함하는 바, 이러한 핀은 비휘발성 메모리 디바이스에 대한 비트라인 및 기판의 역할을 한다. 이 방법은 또한 핀 위에 복수의 유전층을 형성하는 단계를 포함하는 바, 상기 유전층은 전하 저장 유전체의 기능을 한다. 이 방법은 또한 소스 영역 및 드레인 영역을 형성하는 단계와, 유전층 위에 게이트 물질을 증착하는 단계와, 그리고 제어 게이트를 형성하기 위해 게이트 물질을 패터닝하고 식각하는 단계를 더 포함한다.
본 발명의 다른 양상에 따르면, 기판, 절연층, 복수의 전도성 핀, 복수의 유전층 및 복수의 게이트를 포함하는 비휘발성 메모리 어레이가 제공된다. 절연층은 기판 위에 형성되고, 전도성 핀은 절연층 위에 형성된다. 전도성 핀은 메모리 어레이에 대한 비트라인의 역할을 한다. 유전층은 핀 위에 형성되고, 게이트는 유전층 위에 형성된다. 게이트는 메모리 어레이에 대한 워드 라인의 역할을 한다.
본 발명의 다른 장점들 및 특징들은 하기의 상세한 설명으로부터 당업자에게 명백해질 것이다. 개시되어 설명되는 실시예들은 본 발명을 실행하기 위한 최상의 방법을 예시하는 것이다. 본 발명은 본 발명의 범위를 벗어나지 않으면서 여러가지 명백한 관점에서 변경될 수 있다. 따라서, 도면은 한정적인 것이 아니라 예시적인 것으로서 간주되어야 한다.
이제, 첨부 도면을 참조하는 바, 도면에서 동일한 참조 부호를 갖는 요소들은 도면 전체에 걸쳐서 동일한 요소를 나타낸다.
도 1은 본 발명의 일 실시예에 따른, 핀을 형성하는 데에 이용될 수 있는 예시적인 층들을 나타내는 단면도이다.
도 2A는 본 발명의 예시적인 실시예에 따른, 핀 형성을 나타내는 단면도이다.
도 2B는 본 발명의 예시적인 실시예에 따른, 핀에 인접하게 형성되는 소스 영역 및 드레인 영역을 따라 도 2A의 핀을 나타내는 평면도이다.
도 3은 본 발명의 예시적인 실시예에 따른, 도 2A의 핀 위에 유전층들을 형성하는 것을 나타내는 단면도이다.
도 4는 본 발명의 예시적인 실시예에 따른, 도 3의 디바이스 위에 제어 게이트 물질을 형성하는 것을 나타내는 단면도이다.
도 5는 본 발명의 예시적인 실시예에 따라 형성되는 예시적인 비휘발성 메모리 디바이스를 나타내는 평면도이다.
도 6은 본 발명의 예시적인 실시예에 따라 형성되는 예시적인 비휘발성 메모 리 어레이를 나타내는 사시도이다.
도 7A 및 도 7B는 본 발명의 다른 실시예에 따른, 복수의 핀을 갖는 반도체 디바이스의 형성을 나타내는 단면도이다.
도 8A 내지 도 8C는 본 발명의 다른 실시예에 따른, 작은 피치(pictch)를 갖는 복수의 핀을 구비하는 반도체 디바이스의 형성을 나타내는 단면도이다.
도 9A 내지 도 9C는 본 발명의 다른 실시예에 따른, T 형상 게이트를 구비하는 반도체 디바이스의 형성을 나타내는 단면도이다.
도 10은 본 발명의 다른 실시예에 따른, 질소 함유 환경을 이용한 반도체 디바이스의 제조를 나타내는 단면도이다.
도 11A 및 도 11B는 본 발명의 다른 실시예에 따른, 접촉 영역의 형성을 나타내는 단면도이다.
하기의 발명의 상세한 설명은 첨부 도면을 참조한다. 서로 다른 도면에 있어서 동일한 참조 부호는 동일하거나 유사한 요소를 나타낸다. 또한, 하기의 상세한 설명은 발명을 한정하지 않는다. 대신에, 본 발명의 범위는 첨부된 청구항 및 그 등가에 의해 규정된다.
본 발명에 따른 구현은 전기적으로 소거/프로그램가능한 판독 전용 메모리(EEPROM) 디바이스 등의 비휘발성 메모리 디바이스 및 이러한 디바이스의 제조 방법을 제공한다. 이러한 메모리 디바이스는 핀 위에 형성되는 유전층들 및 제어 게이트층을 갖는 핀 전계 효과 트랜지스터(FinFET) 구조를 포함한다. 1개 이상의 유 전층들은 그 메모리 디바이스에 대한 플로팅 게이트의 역할을 한다.
도 1은 본 발명의 일 실시예에 따라 형성되는 반도체 디바이스(100)의 단면도를 나타낸다. 도 1을 참조하면, 반도체 디바이스(100)는 실리콘 온 인슐레이터(SOI) 구조를 포함하는바, 이 구조는 실리콘 기판(110), 매립 산화물층(120) 및 이 매립 산화물층(120) 위의 실리콘층(130)을 포함한다. 매립 산화물층(120) 및 실리콘층(130)은 통상적인 방식으로 기판(110) 위에 형성된다.
예시적인 구현에서, 매립 산화물층(120)은 SiO2 등의 실리콘 산화물을 포함하고, 약 50Å 내지 1,000Å 범위의 두께를 갖는다. 실리콘층(130)은 약 200Å 내지 약 3,000Å 범위의 두께를 갖는 단결정 또는 다결정 실리콘을 포함한다. 실리콘층(130)은 하기에서 보다 상세히 설명되는 바와 같이 핀 구조를 형성하는 데에 이용된다.
본 발명에 따른 대안적인 구현에서, 기판(110) 및 실리콘층(130)은 게르마늄 등의 다른 실리콘 물질, 또는 실리콘-게르마늄 등의 실리콘 물질들의 결합을 포함할 수 있다. 매립 산화물층(120) 또한 다른 유전 물질을 포함할 수 있다.
선택적으로, 실리콘 질화물층 또는 실리콘 산화물층 등의 유전층(미도시)이 실리콘층(130) 위에 형성되어, 후속 식각 공정 동안 보호캡의 역할을 할 수 있다.
도 1에 나타낸 바와 같이, 포토레지스트 물질을 증착하고 패터닝하여 후속 공정을 위한 포토레지스트 마스크(140)를 형성한다. 포토레지스트 물질은 임의의 통상적인 방식으로 증착 및 패터닝된다.
이후, 반도체 디바이스(100)는 식각된다. 예시적인 구현에서, 실리콘층(130)이 통상적인 방식으로 식각되는 바, 도 2A에 나타낸 바와 같이 이러한 식각은 매립 산화물층(120) 위에서 끝난다. 도 2A를 참조하면, 포토레지스트 마스크(140) 아래에 위치하는 실리콘층(130)의 부분은 식각되지 않으며, 이에 의해 실리콘을 포함하는 핀(210)을 형성한다. 예시적인 구현에서, 이러한 핀(210)의 폭은 약 100Å 내지 약 3,000Å 범위를 갖는다. 핀(210)은, 하기에서 보다 상세히 설명되는 바와 같이, 반도체 디바이스(100)에 대한 기판 및 비트라인으로서 기능한다.
핀(210)을 형성하는 동안, 비트라인 픽업 또는 소스 영역 및 드레인 영역이 핀(210)의 각 단부에 인접하게 형성된다. 예를 들어, 실리콘층(130)은 패터닝되고 식각되어, 비트라인 픽업 또는 소스 영역 및 드레인 영역을 형성한다. 도 2B는 본 발명의 예시적인 실시예에 따라 매몰 산화물층(120) 위의 핀(210)에 인접하게 형성되는 소스 영역(220) 및 드레인 영역(230)을 포함하는 반도체 디바이스(100)를 나타내는 평면도이다. 도 2B에서는, 도면을 단순화하기 위해 매몰 산화물층 및 포토레지스트 마스크는 나타내지 않았다.
이후, 포토레지스트 마스크(140)가 제거된다. 이후, 핀(210) 위에 복수의 막이 증착된다. 예시적인 구현에서, 핀(210) 위에는 산화물-질화물-산화물(ONO)막이 형성된다. 예를 들어, 도 3에 나타낸 바와 같이, 핀(210) 위에 산화물층(310)이 형성된다. 도 3에 나타낸 단면도는 도 2B의 라인 AA를 따라 절취한 것이다. 예시적인 구현에서, 산화물층(310)은 약 15Å 내지 약 150Å 범위의 두께로 증착되거나 또는 열 성장된다. 다음으로, 도 3에 나타낸 바와 같이, 질화물층(320)이 산화물층(310) 위에 형성된다. 예시적인 구현에서, 질화물층(320)은 약 10 내지 약 180 범위의 두께로 증착된다. 이후, 도 3에 나타낸 바와 같이, 다른 산화물층(330)이 질화물층(320) 위에 형성된다. 예시적인 구현에서, 산화물층(330)은 약 15Å 내지 약 200Å 범위의 두께로 증착되거나 또는 열 성장된다. 층들(310 내지 330)은 이후 형성되는 메모리 디바이스에 대한 ONO 전하 저장 유전체를 형성한다. 보다 특정하게는, 질화물층(320)은 메모리 디바이스에 대한 플로팅 게이트 전극으로서 기능한다.
이후, 도 4에 나타낸 바와 같이, 반도체(100) 위에 실리콘층(410)이 통상적인 방식으로 형성된다. 실리콘층(410)은 이후 형성되는 제어 게이트 전극에 대한 게이트 물질로서 이용된다. 예시적인 구현에서, 실리콘층(410)은 통상적인 화학 기상 증착(CVD)을 이용하여 약 300Å 내지 약 4,000Å 범위의 두께로 증착되는 폴리실리콘을 포함한다. 대안적으로, 게르마늄 등의 다른 반도체 물질, 또는 실리콘 및 게르마늄의 결합, 또는 다양한 금속이 게이트 물질로서 이용될 수 있다.
이후, 실리콘층(410)을 패터닝하고 식각하여, 반도체 디바이스(100)를 위한 제어 게이트를 형성한다. 예를 들어, 도 5는 제어 게이트 전극(들)이 형성된 이후의 본 발명에 따른 반도체 디바이스(100)의 평면도이다. 도 5를 참조하면, 실리콘층(410)을 패터닝하고 식각하여, 핀(210)의 어느 한 측에 위치하는 제어 게이트 전극(510 및 520)을 형성한다. ONO층(310 내지 330)은 도 5에는 나타내지 않았지만, 제어 게이트 전극들(510 및 520)과 핀(210) 사이에 위치한다.
이후, 소스 영역(220) 및 드레인 영역(230)이 도핑된다. 예를 들어, n형 또는 p형 불순물이 소스 영역(220) 및 드레인 영역(230)에 주입된다. 예를 들어, 인 등의 n형 도펀트가 약 1×1014atoms/cm2 내지 약 5×1015atoms/cm2의 주입량(dosage) 및 약 0.5KeV 내지 약 100KeV의 주입 에너지로 주입된다. 대안적으로, 붕소 등의 p형 도펀트가 유사한 주입량 및 주입 에너지로 주입된다. 특정한 주입량 및 에너지는 특정의 최종 디바이스 요건에 기초하여 선택된다. 당업자라면 회로 요건에 기초하여 소스/드레인 주입 공정을 최적화할 수 있을 것이다. 대안적인 구현에서, 소스 영역(220) 및 드레인 영역(230)은, ONO층(310 내지 330)을 형성하기 이전과 같이, 반도체 디바이스(100)의 형성에 있어서 보다 초기 단계에서 도핑될 수 있다. 또한, 측벽스페이서들이 소스/드레인 이온 주입 이전에 선택적으로 형성되어, 특정의 회로 요건에 기초하여 소스/드레인 접합의 위치를 제어할 수 있다. 이후, 활성화 어닐링이 수행되어, 소스 영역(220) 및 드레인 영역(230)을 활성화한다.
도 5에 나타낸 결과적인 반도체 디바이스(100)는 실리콘-산화물-질화물-산화물-실리콘(SONOS) 구조를 갖는다. 즉, 반도체 디바이스(100)는 실리콘 핀(210)을 포함하는 바, 이 실리콘 핀(210)은 그 위에 형성되는 ONO 유전층(310 내지 330) 및 실리콘 제어 게이트(510 및 520)를 갖는다. 핀(210)은 메모리 디바이스에 대한 기판 전극으로서 기능하고, ONO층(310 내지 330)은 전하 저장 구조로서 기능한다.
반도체 디바이스(100)는 EEPROM 등의 비휘발성 메모리 디바이스로서 동작할 수 있다. 프로그램은, 제어 게이트(510 또는 520)에, 예를 들어 약 3 내지 20V 등의 바이어스를 인가함으로써 이루어진다. 예를 들어, 제어 게이트(510)에 바이어스가 인가되면, 전자들은 핀 기판(210)으로부터 ONO층(310 내지 330)(즉, 전하 저장 전극)으로 터널링한다. 제어 게이트(520)에 바이어스가 인가되는 경우에도, 유사한 과정이 일어난다. 소거는, 제어 게이트(510 또는 520)에, 예를 들어 -3 내지 -20V 등의 바이어스를 인가함으로써 이루어진다.
따라서, 본 발명에 따르면, FinFET 구조를 이용하여 비휘발성 메모리 디바이스가 형성된다. 유익하게는, 반도체 디바이스(100)는 핀(210)의 어느 한측에 제어 게이트(510 및 520)가 형성되는 이중 게이트 구조를 갖는다. 제어 게이트(510 및 520) 각각은 메모리 디바이스를 프로그램하는 데에 이용된다. 또한, FinFET 구조에 의해, 결과적인 메모리 디바이스(100)는 통상적인 메모리 디바이스와 비교하여 증가된 회로 밀도를 달성할 수 있다. 본 발명은 또한 통상적인 반도체 제조 공정에 용이하게 통합될 수 있다.
도 5에 나타낸 반도체 디바이스(100)의 구조는 SONOS형 비휘발성 메모리 어레이를 형성하는 데에 이용된다. 예를 들어, 도 5의 반도체 디바이스(100)는 단일 비트의 정보를 저장하는 데에 이용되는 메모리 셀을 포함한다. 예시적인 구현에 따르면, 도 5에 나타낸 것과 유사한 복수의 메모리 셀들을 이용하여 메모리 어레이를 형성한다. 예를 들어, 도 6은 본 발명의 일 실시예에 따라 형성되는 예시적인 메모리 어레이(600)를 나타낸다. 도 6을 참조하면, 메모리 어레이(600)는 소정의 간격 만큼 분리되는 복수의 실리콘 핀들(610)을 포함한다. 이러한 실리콘 핀들(610)은 핀(210)과 관련하여 상기에서 설명한 것과 유사한 방식으로 형성된다. 핀들(610) 각각은 비트라인을 나타내고, 핀들(610)은 횡 방향으로 소정의 간격(예를 들어, 500Å) 만큼 분리된다.
이후, 도 3의 ONO층들(310 내지 330)과 관련하여 상기 설명된 것과 유사한 방식으로, 핀들(610) 위에 ONO 막(620)을 형성한다. 도 6에 나타낸 바와 같이, ONO 막(620)은 핀들(610)의 소정의 일부분 위에 형성된다. 이후, 도 6에 나타낸 바와 같이, 실리콘층(410)(도 4)과 유사한 방식으로 실리콘층을 증착, 패터닝 및 식각하여, ONO층들(620) 위에 제어 게이트(630)를 형성한다. 제어 게이트(630)는 도 6에 나타낸 바와 같이 ONO층들(620) 각각 위에 형성되고, 제어 게이트(630) 각각은 메모리 어레이(600)의 워드라인을 나타낸다.
이후, 비트라인 디코더(640) 및 워드라인 디코더(650)가 비트라인(610) 및 워드라인(630)에 각각 결합된다. 이후, 비트 라인 디코더(640) 및 워드라인 디코더(650)를 이용하여, 메모리 어레이(600)의 각각의 특정 셀에 데이터를 프로그램하거나 또는 그 특정 셀에 저장된 데이터를 판독한다. 이러한 방식으로, FinFET 구조를 이용한 고밀도의 비휘발성 메모리 어레이가 형성된다.
다른 실시예
본 발명의 다른 실시예들에서는, 도 7A에 나타낸 바와 같이, 복수의 핀들을 갖는 메모리 디바이스가 형성된다. 도 7A를 참조하면, 반도체 디바이스(700)는 기판(미도시) 위에 형성되는 매립 산화물층(710) 및 이 매립 산화물층(710) 위에 형성되는 실리콘 핀들(730)을 갖는 실리콘 온 인슐레이터 구조를 포함한다. 실리콘 핀들(730)은 도 1 및 도 2A와 관련하여 상기 설명한 핀(210)과 유사한 방식으로 실리콘층을 선택적으로 식각하여 형성된다.
다음으로, 도 7B에 나타낸 바와 같이, 플루오르화된 산화물 등의 낮은 K 물 질(740)이 증착되어, 실리콘 핀들(730) 간의 공간을 채운다. 대안적으로, 기타의 낮은 K 물질이 이용될 수 있다. 도 7B에 나타낸 바와 같이, 낮은 K 물질(740)은 핀들(730)의 상면과 함께 평탄화된다. 유익하게는, 낮은 K 물질(740)은 용량성 커플링을 감소시키고, 핀들(730)을 서로로부터 효과적으로 분리시킨다.
다른 실시예에서는, 작은 피치를 갖는 핀들을 구비하는 FinFET 메모리 디바이스가 실리콘 온 인슐레이터 구조로부터 형성될 수 있다. 예를 들어, 도 8을 참조하면, 반도체 디바이스(800)는 기판(미도시) 위에 형성되는 산화물층(810) 및 산화물층(810) 위에 형성되는 실리콘층(820)을 포함한다. 도 8A에 나타낸 바와 같이, 실리콘 질화물 또는 실리콘 산화물 등의 물질이 증착되고 패터닝되어, 하드 마스크들(830)을 형성한다. 다음으로, 도 8B에 나타낸 바와 같이, SiN, SiO 등의 스페이서 물질, 또는 어떠한 다른 물질이 증착되고 식각되어, 하드 마스크(830)의 측면에 스페이서들(840)을 형성한다. 이후, 도 8C에 나타낸 바와 같이, 구조들(830 및 840)을 마스크로서 이용하여 실리콘층(820)을 식각하여, 실리콘 핀들(850)을 형성한다. 이러한 실리콘 핀들(850)은 메모리 어레이에 대한 비트라인으로서 이용된다. 유익하게는, 실리콘 핀들(850)은 핀들(850) 간에 작은 공간을 가지며 형성된다. 이후, 스페이서들(840) 및 하드 마스크들(830)이 제거된다.
다른 실시예에서, 폴리실리콘 핀은 메모리 디바이스에 대한 T 형상 게이트를 형성하도록 조정(trimming)된다. 예를 들어, 도 9A를 참조하면, 반도체 디바이스(900)는 기판(미도시) 위에 형성되는 매립 산화물층(910) 및 이 매립 산화물층(910) 위에 형성되는 실리콘 핀(920)을 포함한다. 도 9A에 나타낸 바와 같이, 유전 체 캡(930)이 실리콘 핀(920) 위에 형성된다. 이후, 도 9B에 나타낸 바와 같이, 폴리실리콘 핀(920)을 조정하여 T 형상 게이트를 형성한다. 이렇게 되면, 핀(920)은 메모리 디바이스에 대한 플로팅 게이트 전극으로서 이용될 수 있게 된다. 예를 들어, 도 9C에 나타낸 바와 같이, 핀(920)의 측면에 유전층(940)을 형성한 다음, 폴리실리콘 구조(950)를 형성한다. 유전층(940)은 게이트간 유전체로서 기능하고, 폴리실리콘 구조(950)는 반도체 디바이스(900)에 대한 제어 게이트로서 기능한다.
또 다른 실시예에서는, 도 1 내지 도 5와 관련하여 설명된 것과 유사한 방식으로 FinFET 메모리 디바이스가 형성된다. 예를 들어, 반도체 디바이스(1000)는 핀(1030) 위에 형성되는 제어 게이트(1010 및 1020)를 포함하고, 소스 영역(1040) 및 드레인 영역(1050)이 핀(1030)의 단부에 인접하게 형성된다. ONO 유전체(미도시)가 도 3과 관련하여 상기 설명된 ONO막(310 내지 330)과 유사한 방식으로 핀(1030) 위에 형성된다. ONO 유전체 내의 산화막을 형성하는 동안에는, 질소 분위기 환경이 이용된다. 예를 들어, 산화막은 N2O 또는 NO를 함유하는 분위기의 환경에서 핀(1030) 위에 열 성장된다. 산화막은 ONO 게이트간 유전체의 하위층을 형성한다. ONO 유전체의 상부 산화막 또한 질소 함유 환경에서 형성된다. 소스 영역(1040) 및 드레인 영역(1050) 또한 질소 함유 분위기의 환경에서 어닐링된다. 유익하게는, 질소 함유 분위기에서 이러한 동작들을 행하는 것이 이동도(mobility)를 개선한다.
다른 실시예에서, 도 11A에 나타낸 바와 같이, 반도체 디바이스(1100)는 기판(미도시) 위에 형성되는 매립 산화물층(1110) 및 그 위에 형성되는 실리콘 핀 (1120)을 포함한다. 도 11A에 나타낸 바와 같이, 유전층(1130)이 실리콘 핀(1120)에 인접하게 형성되고, 마스크들(1140)이 유전층(1130)의 일부 위에 형성된다. 마스크들(1140)은 반도체 디바이스(1100)의 비 접촉 영역을 덮는다. 이렇게 되면, 도 1B에 나타낸 바와 같이, 마스크들(1140)에 의해 덮이지 않는 유전층(1130)의 일부는 식각되어, 핀(1120)에 인접하는 접촉 영역들(1150)을 형성한다. 이후, 마스크들(1140)이 제거되고, 접촉 영역들(1150)은 전도성 물질로 채워짐으로써 핀(1120)에 대한 접촉부를 제공한다. 이러한 방식으로, 마스크들을 이용하여 반도체 디바이스(1100)에 대한 접촉 영역을 정의한다.
이전의 설명에서는, 본 발명을 완전하게 이해할 수 있도록 하기 위해 특정 물질, 구조, 화학 물질(chemicals), 공정 등의 특정의 많은 세부 사항들을 설명하였다. 하지만, 본 발명은 본원에서 설명된 특정의 세부 사항에 의존하지 않고서도 실행될 수 있다. 다른 경우에 있어서는, 본 발명의 요점을 쓸데없이 애매하게 하지 않도록 하기 위해, 잘 알려진 공정 구조들에 대해서는 상세히 설명하지 않았다.
본 발명에 따라 반도체 디바이스를 제조하는 데에 이용되는 유전층 및 전도층은 통상적인 증착 기술에 의해 증착될 수 있다. 예를 들어, 저압 CVD (LPCVD), 엔핸스드 CVD (ECVD)를 포함하는 다야한 타입의 CVD 공정과 같은 금속화 기술이 이용될 수 있다.
본 발명은 FinFET 반도체 디바이스, 특히 100nm 및 그 미만의 디자인 피쳐를 갖는 FinFET 디바이스의 제조에 적용될 수 있다. 본 발명은 다양한 타입의 반도체 디바이스들중 어느 것의 형성에도 적용될 수 있기 때문에, 본 발명의 요점을 애매 하게 하는 것을 피하기 위하여 세부적인 사항들에 대해서는 설명하지 않았다. 본 발명을 실행함에 있어서는, 통상적인 포토리소그래피 기술 및 식각 기술이 이용되기 때문에, 본원에서는 이러한 기술들의 세부적인 사항들에 대해서는 설명하지 않았다. 또한, 이해될 사항으로서, 도 5의 반도체 디바이스를 형성하기 위한 일련의 공정들에 대해 설명하였지만, 본 발명에 따른 다른 구현들에서는 공정 단계들의 순서가 달라질 수 있다.
본원에서는 단지 본 발명의 바람직한 실시예들과 몇 개의 적용예들 만을 개시하여 설명하였다. 이해될 사항으로서, 본 발명은 다른 많은 결합 및 환경에서 이용될 수 있고, 본 명세서에서 나타낸 발명 개념의 범위 내에서 변경될 수 있다.
또한, 본 출원의 명세서에서 이용된 어떠한 요소, 행동 또는 지시도, 명백하게 그런 것으로서 개시되어 있지 않는 한, 본 발명에 결정적이거나 또는 필수적인 것으로서 해석되서는 안된다. 또한, 본원에서 이용되는 단수 표현은 1개 또는 그 이상의 항목을 포함하는 것으로 의도된다. 단지 1개의 항목 만이 의도되는 경우에는, 단지 "1개" 또는 유사한 표현이 이용된다.

Claims (10)

  1. 메모리 디바이스(100)로서,
    기판(110)과;
    상기 기판(110) 위에 형성되는 절연층(120)과;
    상기 절연층(120) 위에 형성되는 핀 구조(210)와;
    상기 핀 구조(210) 위에 형성되는 복수의 유전층들(310 내지 330)과, 여기서 상기 유전층들(310 내지 330)중 적어도 1개는 상기 메모리 디바이스(100)에 대한 전하 저장 유전체의 역할을 하고; 그리고
    상기 복수의 유전층들(310 내지 330) 위에 형성되는 제어 게이트(510)를 포함하는 것을 특징으로 하는 메모리 디바이스(100).
  2. 제 1 항에 있어서,
    상기 절연층(120) 위에 형성되고 상기 핀 구조(210)의 제 1 단부에 인접하게 배치되는 소스 영역(220)과; 그리고
    상기 절연층(120) 위에 형성되고 상기 핀 구조(210)의 제 2 단부에 인접하게배치되는 드레인 영역(230)을 더 포함하고;
    상기 복수의 유전츠들(310 내지 330)은:
    상기 핀 구조(210) 위에 형성되는 제 1 산화물층(310)과;
    상기 제 1 산화물층(310) 위에 형성되는 질화물층(320)과; 그리고
    상기 질화물층(320) 위에 형성되는 제 2 산화물층(330)을 포함하며;
    상기 질화물층(320)은 플로팅 게이트 전극의 기능을 하는 것을 특징으로 하는 메모리 디바이스(100).
  3. 제 2 항에 있어서,
    상기 제 1 산화물층(310)은 약 15Å 내지 약 150Å 범위의 두께를 갖고, 상기 질화물층(320)은 약 10Å 내지 약 180Å 범위의 두께를 가지며, 그리고 상기 제 2 산화물층(330)은 약 15Å 내지 약 200Å 범위의 두께를 갖는 것을 특징으로 하는 메모리 디바이스(100).
  4. 제 1 항에 있어서,
    상기 복수의 유전층들(310 내지 330)은 약 40Å 내지 약 530Å 범위의 결합된 두께를 갖고, 상기 전하 저장 유전체로서 기능하는 것을 특징으로 하는 메모리 디바이스(100).
  5. 제 1 항에 있어서,
    상기 제어 게이트(510)는 폴리실리콘을 포함하고, 약 300Å 내지 약 4,000Å 범위의 두께를 갖는 것을 특징으로 하는 메모리 디바이스(100).
  6. 제 1 항에 있어서,
    상기 절연층(120)은 매립 산화물층을 포함하고, 상기 핀 구조(210)는 실리콘 및 게르마늄중 적어도 1개를 포함하며, 상기 핀 구조(210)는 약 100Å 내지 약 3,000Å 범위의 폭을 갖는 것을 특징으로 하는 메모리 디바이스(100).
  7. 비휘발성 메모리 디바이스(100)를 제조하는 방법으로서,
    절연층(120) 위에 핀(210)을 형성하는 단계와, 여기서 상기 핀(210)은 상기비휘발성 메모리 디바이스(100)에 대한 기판 및 비트라인의 기능을 하고;
    복수의 유전층들(310 내지 330)을 형성하는 단계와, 여기서 상기 복수의 유전층들은 상기 핀(210) 위에 배치되어 전하 저장 유전체로서 기능하며;
    소스 영역(220) 및 드레인 영역(230)을 형성하는 단계와;
    상기 복수의 유전층들(310 내지 330) 위에 게이트 물질(410)을 증착하는 단계와; 그리고
    상기 게이트 물질(410)을 패터닝 및 식각하여, 제어 게이트(510 및 520)를 형성하는 단계를 포함하는 것을 특징으로 하는 비휘발성 메모리 디바이스(100)를 제조하는 방법.
  8. 제 7 항에 있어서,
    상기 복수의 유전층들(310 내지 330)을 형성하는 단계는:
    상기 핀(210) 위에 제 1 산화물층(310)을 형성하는 단계와;
    상기 제 1 산화물층(310) 위에 질화물층(320)을 증착하는 단계와; 그리고
    상기 질화물층(320) 위에 제 2 산화물층(330)을 형성하는 단계를 포함하는 것을 특징으로 하는 비휘발성 메모리 디바이스(100)를 제조하는 방법.
  9. 제 8 항에 있어서,
    상기 제 1 산화물층(310)은 약 15Å 내지 약 150Å 범위의 두께를 갖고, 상기 질화물층(320)은 약 10Å 내지 약 180Å 범위의 두께를 가지며, 그리고 상기 제 2 산화물층(330)은 약 15Å 내지 약 200Å 범위의 두께를 갖는 것을 특징으로 하는 비휘발성 메모리 디바이스(100)를 제조하는 방법.
  10. 기판 및 상기 기판 위에 형성되는 절연층을 포함하는 비휘발성 메모리 어레이(600)에 있어서,
    상기 절연층 위에 형성되는 복수의 전도성 핀들(610)과, 여기서 상기 전도성 핀들(610)은 상기 비휘발성 메모리 어레이(600)에 대한 비트라인으로서 기능하며;
    상기 복수의 핀들(610) 위에 형성되는 복수의 유전층들(620)과; 그리고
    상기 복수의 유전층들(620) 위에 형성되는 복수의 게이트들(630)을 포함하며, 상기 복수의 게이트들(630)은 상기 비휘발성 메모리 어레이(600)에 대한 워드라인의 기능을 하는 것을 특징으로 하는 비휘발성 메모리 어레이(600).
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