CN113748466A - 形成三维水平反或型存储器阵列的制程 - Google Patents

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Abstract

一种形成具有改善通道区的薄膜存储晶体管(例如水平反或闸(HNOR)装置)的制程，通过保形地沉积一薄膜通道层于一空腔来与一源极及一汲极接壤，使得通道材料的一部份通过接面接触源极，以及通道层的另一部分通过接面接触汲极。该空腔也以一存储层为边界。在该制程的一种形式中，于形成该存储层之前形成该通道层。在该制程的一种形式中，于形成该通道层之前形成该存储层。

Description

形成三维水平反或型存储器阵列的制程
技术领域
本发明是关于一种集成电路的制作过程。特别地是，本发明关于一种形成三维水平反或闸(NOR)型态的存储器阵列的制作过程
背景技术
共同正式申请案揭露一种沿着主动水平半导体串形成的薄膜存储晶体管整合为反或闸存储器串(Horizontal NOR，或简称HNOR装置)的制程(在此详细描述，关于在平面半导体基底上方形成的结构，用语“水平”以及“垂直”是指相对于平面半导体基底的表面方向)。根据共同正式申请案所揭露，HNOR装置可以作为非易失性存储器(non-volatilememory，或简称NVM)装置，或是作为准易失性存储器(quasi-volatile memory，或简称QVM)装置。
第一正式申请案于其美国专利公开号’014的说明书中图5c-5e及其配合描述的段落[0142]-[0150]揭露一种通过低掺杂硅或多晶硅材料代替牺牲材料SAC-1来形成一种HNOR装置的通道区域。
发明内容
本发明提供一种形成具有改善通道区的薄膜存储晶体管(例如水平反或闸(HNOR)装置)的制程。根据本发明的一些实施例中，这样的制程包括：(1)形成多个半导体材料的主动堆叠于一半导体基板的一平面上，该多个主动堆叠沿着大致上平行于该平面的一第一方向彼此间隔开，其中每一该主动堆叠(i)沿着一第二方向于长边延伸，该第二方向大致上平行于该平面且大致上正交于该第一方向，以及(ii)包含一或多个主动条带，其中每一该主动条带(i)也沿着该第二方向于长边延伸，且(ii)包含：(a)具有一第一导电性的一第一及一第二半导体层以及(b)位于该第一及该第二半导体层之间的一牺牲层；(2)提供一保护层于该多个主动堆叠上；(3)穿过该保护层形成多个井道，每一该井道设置于相邻的该主动堆叠之间，并且暴露至少一个相邻的该主动堆叠中每一该主动条带的一侧壁；(4)提供一蚀刻剂以选择性地从每一该主动条带移除该牺牲层，由该主动条带的该暴露侧壁起直到该主动条带的该牺牲层被大致地移除，从而形成一空腔来代替该牺牲层；(5)保形地沉积一第三半导体层，使得该第三半导体层的一第一部分及一第二部分分别邻接该第一及该第二半导体层，其中该第三半导体层具有与该第一导电性相反的一第二导电性；以及，(6)令每一该主动条带的该第一、该第二及第三半导体层至一温度，以允许该第一及该第二半导体层中的掺杂物充分扩散到该主动条带中该半导体层的该第一部分及该第二部分，从而改变该第三半导体层中该第一部分及该第二部分由该第二导电性至该第一导电性。
根据本发明一实施例(电荷捕捉层-优先制程)中，一制程可以还包括在提供该保护层的步骤前，形成(i)一电荷捕捉复合层在该多个主动条带的该侧壁上，以及(ii)提供多个局部字元线，其每一者在相邻的该多个主动条带之间，每一该局部字元线邻接相邻的该多个主动条带的该电荷捕捉复合层。形成电荷捕捉复合层的步骤包括形成(i)一穿隧介电层；(ii)一电荷捕捉层；以及(iii)一阻挡介电层。形成穿隧介电层的步骤包括(i)沉积一氮化硅层在每一主动条带的侧壁上；以及(ii)部分氧化该氮化硅层，使得氮化硅层的一部分形成一氮氧化硅层。氮化硅层任何未氧化的部分可以被移除或是保持完好无损(leftintact)。
根据本发明另一实施例(通道-优先制程)中，一制程可以包括在保形地沉积第三半导体层之后，(a)移除保护层，以及(b)形成(i)一电荷捕捉复合层在主动堆叠的侧壁上，以及(ii)提供多个局部字元线，其每一者在相邻的主动堆叠之间，每一局部字元线邻接相邻的主动堆叠的电荷捕捉复合层。形成电荷捕捉复合层的步骤包括形成(i)一穿隧介电层；(ii)一电荷捕捉层；以及(iii)一阻挡介电层。在通道-优先制程中所提供的保护层包括(a)沉积保形的氮化硅层在主动堆叠的侧壁上，以及(b)沉积一多晶硅层，使得随后第三半导体层保形地沉积以令第三半导体层的一第三部分及一第四部分邻接主动堆叠的相对侧壁上保形的氮化硅层。
本发明的制程中，每一局部字元线、邻接字元线的电荷存储复合层、邻接电荷存储复合层中穿隧介电层的第三半导体层的第三或第四部分，以及第三及第四半导体层，分别形成一薄膜存储晶体管的一闸极、一存储层、一通道区以及一源极与一汲极。沿着一主动条带的一侧相邻的薄膜存储晶体管形成一反或闸型态的存储器串。在一实施例中，当字元线偏压至0伏特时，本发明中薄膜存储晶体管的通道区基本上被耗尽(depleted)。存储层的电荷捕捉元件层的材料可以是选自于一或多个富硅的氮化硅、纳米晶体硅、锗以及一嵌入氮化硅或氧化硅的纳米点材料组成的群组。考虑到准易失性存储器(QVM)的应用，穿隧介电层的厚度为0.0-4.0纳米。另一方面，考虑到非易失性存储器(NVM)的应用，穿隧介电层的厚度为4.0-7.0纳米。薄膜存储晶体管位于源极与汲极的掺杂物可以是磷、砷、锑及铋，或是这些掺杂物的任何组合。
本发明于薄膜存储晶体管例如HNOR装置中，于通道区与邻接源极与汲极区域之间提供了牢靠的电性接触。这些牢靠的接触同时改善了HNOR装置中的顺向电流，以及主动条带的主动堆叠中横跨HNOR装置之间的均匀性。在相同的半导体晶片或晶圆上形成的所有HNOR装置可以实现这样的均匀性优势。
在一实施例中，本发明于位在一主动条带的相对侧上的相邻HNOR装置中通道区之间提供了一空气间隙。空气间隙减少了沿着一主动条带相邻薄膜存储晶体管之间的干扰(例如电气干扰)。
在一实施例中，本发明中一薄膜存储晶体管的通道区是在形成源极与汲极层以及电荷捕捉层之后形成的，热步骤可能引起掺杂物由相邻的重掺杂源极与汲极区扩散至通道区的不利影响，因此热步骤最好在通道区形成之前实施。
通过以下结合附图的详细说明，可以更好地理解本发明。
附图说明
图1所示是一种水平反或闸(HNOR)装置形成的一中间步骤，半导体结构150包括形成良好的主动堆叠10、20、30及40于半导体基板上6，每一主动堆叠包括HNOR装置的四个良好的主动条带或层0-3。
图2所示为采用例如低压化学气相沉积(LPCVD)步骤来沉积氮化硅(SiN)的薄层110及第二牺牲材料(SAC-2)层120后的图1的半导体结构150。
图3所示为使用光刻技术非等向性地移除一部分的SAC-2层120以及其下层部分的氮化硅层110被图案化后的图2的半导体结构150，以形成垂直井道的列130，列130中每一井道位于相邻的主动堆叠之间，并且每一井道的深度到达每一主动堆叠中主动条带0的底部处或其下方。
图4所示为通过一等向性地氢氟酸(HF)蚀刻来移除SAC-1层70后的图3的半导体结构150。
图5所示为沉积薄的原位p掺杂(in-situ p-doped)硅层160后的图4的半导体结构150。
图6所示为通过非等向性或侧向蚀刻由空腔165外部的暴露表面(也就是符号170所指区域以及井道130内)移除p掺杂硅层160以及薄的沉积介电层之后的图5的半导体结构150。
图7所示为沉积氧化硅(例如二氧化硅)至井道130(未图示)内以及移除SAC-2层120与氮化硅层110两者后的图6的半导体结构150。
图8A所示为沉积电荷捕捉层191及形成垂直局部字元线182及183于每一主动堆叠的相对侧上之后的半导体结构150。
图8B所示为于一主动条带的两侧上薄膜存储晶体管的详细横截面图。
图9A为例如形成电荷捕捉层191及局部字元线182与193之后，于一主动堆叠10中一主动条带的详细横截面图。
图9B为例如形成电荷捕捉层191a、局部字元线182与193及p掺杂通道区161与162之后，于一主动堆叠10中一主动条带的详细横截面图。
具体实施方式
于详细的描述中，即使没有明确地描述制成步骤如何与其他实施例结合使用，本发明一实施例中的制程步骤仍是可以使用于其他实施例。除非另有明确说明，当本说明中将一种方法描述为具有两个或多个定义的步骤时，前述定义的步骤可以以任何顺序或同时地实施，该方法还可以包括实施一或多个其他步骤在任何定义步骤之前，任两个定义步骤之间，或是在任何数量的定义步骤之后。
图1所示是一种水平反或闸(HNOR)装置形成的一中间步骤，半导体结构150包括形成良好的主动堆叠10、20、30及40于半导体基板6上，每一主动堆叠包括HNOR装置的四个良好的主动条带(或层0-3)。虽然图1仅示意在四个主动堆叠的每一个中HNOR装置的四个主动条带，主动堆叠及主动条带的数量不仅仅是举例中所提供的数量；主动堆叠及主动条带可以是任何数量(例如1、2、4、8、12、16或更多)。用于HNOR装置操作的支持电路(未图示)可以形成在半导体基板内或是其上。这样的电路可以包括例如解码器、感测放大器、电压源以及控制逻辑电路。电路可以通过导体-填充通孔、埋入式接触、互连导电层或任何合适的方法电性连接至HNOR装置。主动堆叠10、20、30及40以一预定的距离彼此隔开；并且可以提供支撑(未图示)以确保结构完整性。
如图1所示，每一个主动条带0-3包括(i)介电层100(ii)具有金属捆绑层(strapping layer)90的源极层80(iii)牺牲材料(SAC-1)层70，以及(iv)具有金属捆绑层50的汲极层60。牺牲材料(SAC-1)可以例如是一种氧化硅(例如二氧化硅)。介电层100令主动堆叠中相邻的主动条带彼此电性隔离。金属捆绑层50及90可以采用第二正式申请案所揭露的一取代制程来形成。于本详细说明的举例中，源极层80及汲极层60为n+掺杂(例如掺杂磷、砷、锑及铋，或是这些掺杂物的任何组合)，其掺杂浓度例如可超过1.0×1020cm-3。
图2所示为采用例如低压化学气相沉积(LPCVD)步骤来沉积氮化硅(SiN)的薄层110及第二牺牲材料(SAC-2)层120后的图1的半导体结构150。氮化硅层110覆盖主动堆叠10、20、30及40的侧壁及顶表面。SAC-2层120填满相邻的主动堆叠之间的沟槽，其厚度大于氮化硅层110且可以由多晶硅或锗形成。
接着，如图3所示，为了形成垂直井道的列130，列130中每一井道位于相邻的主动堆叠之间，并且每一井道的深度到达每一主动堆叠中主动条带0的底部处或其下方，使用光刻技术非等向性地移除一部分的SAC-2层120以及其下层部分的氮化硅层110以图案化半导体结构150。于非等向性地移除SAC-2层120之后，其下层的氮化硅层110可以采用例如热磷酸来移除。残余物可以通过一简易的等向性蚀刻从列130中的井道移除。每一井道暴露每一主动堆叠中每一主动条带的侧壁的一垂直部分。虽然图3仅示意主动堆叠10、20、30及40的单列中的多个井道，然而不只这样一列中的多个井道形成，每一列中的井道沿着主动堆叠的长边与相邻的一列由一预定的距离隔开。
图4所示为通过等向性地氢氟酸(HF)蚀刻来移除SAC-1层70后的图3的半导体结构150。氢氟酸蚀刻(具有高度选择性)于SAC-1层70上的蚀刻速率高于一主动条带的任何层的蚀刻速率。氢氟酸蚀刻首先在由一井道暴露每一主动条带的SAC-1层70的侧壁的一部分产生开口135，接着从开口135沿着主动堆叠的长边两侧方向，以移除剩余的SAC-1层70。图4所示为通过氢氟酸蚀刻来移除SAC-1层70后的半导体结构150，使得空气填满的空腔或隧道140取代移除的SAC-1材料。
图5所示为采用例如低压化学气相沉积(LPCVD)技术在相对低的温度(大约550℃)下来沉积薄的原位p掺杂(in-situ p-doped)硅层160(例如3.0-20.0纳米厚)后的图4的半导体结构150。如此让p掺杂硅层160具有良好的台阶覆盖率以及良好的厚度均匀性。为了达成平滑表面，可以首先将p掺杂硅层160以非晶硅沉积，然后在一较高温度下重结晶。另一方面，p掺杂硅层160也可以在一较高温度下以多晶硅沉积。p掺杂硅层160保形地覆盖所有特征的侧壁，以沿着主动堆叠的长边围住的空腔165(也就是缩减空腔140)形成壁161、162、163及164(亦即，p掺杂硅层160于每一主动条带中形成一通心粉型的管道)。
如图5所示，沿着每一主动条带的相对侧边的壁161及162与沿着其较短边区域的主动条带中相邻的源极层80与汲极层60形成接面接触。p掺杂硅层160的顶部与底部的壁163及164分别与沿着其较长边区域的源极层80与汲极层60紧密(in intimate)接触。因此，当源极层80与汲极层60中的n+掺杂物通过接触区域扩散到壁163及164中时，壁163及164通过一随后的热退火步骤将变成n+掺杂。然而，最重要的是，壁161及162(在沿着其较短边区域与源极层80与汲极层60接触)在重结晶之后，其受到体积上地约束而能保持p掺杂。这是因为n+型态掺杂物(例如砷或锑)在薄的重结晶p掺杂通道区(例如壁161及162)中的热扩散，相比n+掺杂物在壁163及164的块状多晶硅中要慢得多，也许慢了好几个数量级。因此，即使在相对短的薄通道(例如100.0纳米及100.0纳米以下的通道长度以及30.0纳米及30.0纳米以下的通道厚度)中，壁161及162的p掺杂通道区也避免了电晶体源极-汲极的穿通。空腔165可以留以空气填充(例如空气间隙)或是可以通过经由每个主动条带的开口135沉积的一介电材料来部分填满。适合的介电材料例如可以是氧化硅(未图示)。无论是留以空气填充或通过一沉积的介电材料来部分填满，位于主动条带中相对侧边的p掺杂通道区161及162之间的空腔165都提供了介电隔离。
图6所示为通过非等向性或侧向蚀刻由空腔165外部的暴露表面(也就是符号170所指区域以及井道130内)移除p掺杂硅层160以及薄的沉积介电层之后的图5的半导体结构150。可以进一步使用短的等向性蚀刻(short isotropic etch)从井道(例如列130)的垂直侧壁清除p掺杂硅的残留物。不过，必须小心确保每一主动条带的空腔165内的p掺杂硅在距离开口135几纳米的范围内保持完好无缺。
图7所示为沉积氧化硅(例如二氧化硅)至列130(未图示)的井道内以及移除SAC-2层120与氮化硅层110两者后的图6的半导体结构150。氧化硅沉积至列130的井道中之后，可以使用回蚀技术或化学机械抛光(CMP)技术将其平面化。前述得到的氧化硅形成氧化硅支架180，为高的多层主动堆叠10、20、30及40中长主动条带提供机械稳定性。牺牲层120及氮化硅层110可以接着通过一选择性蚀刻来移除。
图8A所示为沉积电荷捕捉层181及形成垂直局部字元线182及183于每一主动堆叠的两侧上之后的半导体结构150。电荷捕捉层181(例如一氧-氮-氧(ONO)三层)的沉积以及局部字元线182及183的形成可以依照第三正式申请案中公开的制程方法，其中第三正式申请案通过引用并入本文。局部字元线可以由一导电材料形成，例如多晶硅。
图8B为于一主动条带的两侧上薄膜存储晶体管的详细横截面图。如图8B所示，虚线所围区域189包括局部字元线183(形成一闸电极)、电荷捕捉层181(例如一ONO三层)以及接面连接n+掺杂源极层80与n+掺杂汲极层60的p掺杂通道区161。区域189代表一薄膜存储晶体管(TFT)。区域190包括局部字元线182、电荷捕捉层181(例如一ONO三层)以及接面连接n+掺杂源极层80与n+掺杂汲极层60的p掺杂通道区162，类似地在主动条带中与薄膜存储晶体管189相对的一侧上形成一薄膜存储晶体管。在提供电荷捕捉层181之前形成p掺杂通道区161及162的上述制程，在此被称为「通道-优先制程」，以区分接下来描述的另一实施例中的「电荷捕捉层-优先制程」。
在电荷捕捉层-优先制程中，不同于如上所述的通道-优先制程，在电荷捕捉层形成之后，才形成本发明中具有形成p掺杂通道区的薄膜存储晶体管。于这些替代制程中，沉积SAC-2层120之前(请见图2)，于图1的半导体结构150上形成电荷捕捉层及局部字元线。图9A为例如形成电荷捕捉三层191及局部字元线182与193之后的主动堆叠10中一主动条带的详细横截面图。
在图9A的实施例中，例如可以使用锗化硅(SiGe)、锗或氮化硅来形成SAC-1层70，而非使用氧化硅于SAC-1层70中。电荷捕捉三层191可以包括特薄穿隧氧化层191-1、电荷捕捉层191-2及阻挡介电层191-3。在通过直接穿隧实现编程或擦除操作的应用中(例如于准易失性存储器(QVM)的应用中)，穿隧氧化层191-1的厚度可以是0.0-4.0纳米，在通过Fowler-Nordheim穿隧实现编程或擦除操作的应用中(例如于非易失性存储器(NVM)的应用中)，穿隧介电层的厚度为4.0-7.0纳米。电荷捕捉层191-2的厚度可以是2.0-7.0纳米，并通过一介电材料(例如富硅氮化硅、纳米晶硅、锗或其他嵌入氮化硅或氧化硅的纳米点材料，抑或其他适合电荷捕捉的材料)形成。阻挡介电层193-3的厚度可以是3.0-8.0纳米，是通过氧化硅、氧化铝、其他具有高介电系数的介电材料或是本领域普通技术人员知道的任何组合材料来形成。电荷捕捉三层191及局部字元线可以以上述通道-优先制程(例如使用第三正式申请案所揭露的制程)基本相同的方式来形成。
接着，使用关于图3所述的基本相同技术，沉积SAC-2层120之后，可以形成一列或多列的井道(例如图3的列130)。井道的相邻列可以沿着主动堆叠10、20、30及40的长边以一预定数量的局部字元线彼此隔开。举例来说，每64、128或适合数量的局部字元线可以设置于相邻列的井道的开口。如图3中列130的井道，每一井道于每一主动条带的SAC-1层70(例如图4的开口135)的一侧边暴露一开口。必须注意确保在于井道中执行蚀刻步骤的期间，SAC-2层120完全保护电荷捕捉三层(例如图9A的电荷捕捉三层191)。通过一选择性蚀刻可以移除SAC-1层70，在每一主动条带留下细长的空心腔或隧道140。注意的是形成SAC-1层70的材料具有与所选蚀刻剂相关的一高蚀刻选择性，因此可以通过所选的蚀刻剂以高于穿隧介电层191-1的蚀刻速率很多倍的速率来将其去除，从而保持完整的穿隧介电层191-1。在NVM的应用中，穿隧介电层191-1可以是一相对较厚的氧化硅，使得选择性蚀刻可以容易完成。然而，在QVM的应用中，穿隧介电层191-1被期望是特薄的，在通过选择性蚀刻SAC-1材料的期间，不希望损失穿隧氧化物的任何一或两个原子层。为了于移除SAC-1层70期间，完整保护特薄的穿隧氧化层191-1，舍弃了一电荷捕捉三层，可以改用一电荷捕捉四层，例如图9B中描述的电荷捕捉四层191a。
图9B为例如形成电荷捕捉层191a、局部字元线182与193及p掺杂通道区161与162之后，于一主动堆叠10中一主动条带的详细横截面图。在图9B中，电荷捕捉(NONO)四层191a取代了电荷捕捉三层(例如特薄穿隧氧化物/电荷捕捉氮化物/阻挡氧化物，或ONO三层)形成于SAC-1层70上。如图9B所示，NONO四层191a包括氮化界面层191-0、特薄穿隧介电层191-1(例如一氮氧化物层)、电荷捕捉层192-2(例如一氮化硅层)以及阻挡氧化层192-3。为了形成氮化界面层191-0与特薄穿隧介电层191-1，1.0-4.0纳米厚的一氮化硅层可以先沉积于SAC-1层70的暴露光滑平面上。接着，将沉积氮化硅层部分但不完全氧化。氧化可以在升高的温度(例如600-800℃)下或在较低温度下一电浆辅助(plasma-assisted)步骤中进行。氧化步骤将氮化硅层的外部转变为一特薄氮氧化物层，也就是形成穿隧介电层191-1。氮化硅层的未氧化部分则形成氮化硅界面层191-0。厚度可控的特薄穿隧介电层191-1是高品质的介电质，因为氮化硅的氧化是一个相对缓慢的过程，可以相对精准地被控制，以同时提供高品质穿隧介电薄膜的一期望厚度(甚至是小于1纳米厚度)以及于生长穿隧介电层191-1及氮化硅界面层191-0之间的一连续光滑介面。电荷捕捉层191-2与阻挡介电层191-3可以以与前述基本相同方法形成。
移除SAC-1层70以提供空腔140，可以以与图3-4所描述基本相同的方式来执行。即使在氧化后的氮化硅界面层191-0薄到1纳米的几分之一，于选择性蚀刻来移除SAC-1层70的期间，也足够保护穿隧介电薄膜191-1。随后可以通过一快速等向性氮蚀刻来移除氮化硅界面层191-0，其中快速等向性氮蚀刻对于氧化硅具有高蚀刻选择性(例如一热磷酸蚀刻)。另一方面，氮化硅界面层191-0也可以被留在原处，在任何预期使用的直接穿隧编程或擦除操作下，只要足够薄到避免显著干扰。
移除SAC-1层70之后，以及选择性地移除氮化硅界面层191-0，p掺杂通道区161及162可以以与图6所描述基本相同的方式来形成。最后的主动条带如图9B所示的横截面图。p掺杂通道区161及162的厚度可以是3-15纳米，其具有选择的原位(in-situ)掺杂浓度，以提供相对低的正向征阈值(native threshold)电压(例如0.5-1.5伏特)。在图9B中的存储晶体管199a及199b，当相对的字元线电压位于0伏特时，p掺杂通道区161及162很容易被耗尽(depleted)，从而减少源极层90与汲极层60之间的亚阈值(subthreshold)泄漏电流。
电荷捕捉层-优先制程的优点为：a)电荷捕捉四层191a可以在一高温下形成并且进行退火，而不必担心n+掺杂物由源极层80或汲极层60热扩散至通道区(因为通道区161及162尚未就位)；b)p掺杂通道区(例如p掺杂通道区161及162)与氮化硅界面层191-0之间的介面是光滑且基本上缺乏任何天然氧化层，因此减少了介面状态的存在，且促进了限制阈限电压(tight threshold voltage)以及一主动堆叠中横跨主动条带之间与同一晶片或晶圆上横跨主动堆叠的主动条带之间的通道移动分布。
以上详细描述提供说明本发明的特定实施例，但并不以此为限。本发明范围内的各种修改和变化都是可能的。以下权利要求书阐述了本发明。

Claims (30)

1.一种水平反或闸装置的制程，包括：
形成多个半导体材料的主动堆叠于半导体基板的平面上，所述多个主动堆叠沿着大致上平行于所述平面的第一方向彼此间隔开，其中每一所述主动堆叠(i)沿着第二方向于长边延伸，所述第二方向大致上平行于所述平面且大致上正交于所述第一方向，以及(ii)包含一或多个主动条带，其中每一所述主动条带(i)也沿着所述第二方向于长边延伸，且(ii)包含：(a)具有第一导电性的第一半导体层及第二半导体层以及(b)位于所述第一半导体层及所述第二半导体层之间的牺牲层；
提供保护层于所述多个主动堆叠上；
穿过所述保护层形成多个井道，每一所述井道设置于相邻的所述主动堆叠之间，并且暴露至少一个相邻的所述主动堆叠中每一所述主动条带的侧壁；
提供蚀刻剂以选择性地从每一所述主动条带移除所述牺牲层，由所述主动条带的所述暴露侧壁起直到所述主动条带的所述牺牲层被大致地移除，从而形成空腔来代替所述牺牲层；
保形地沉积第三半导体层，使得所述第三半导体层的第一部分及第二部分分别邻接所述第一半导体层及所述第二半导体层，其中所述第三半导体层具有与所述第一导电性相反的第二导电性；以及，
从每一所述井道的所述暴露侧壁移除所述第三半导体层，但大致上不移除所述主动条带中的半导体层；
对所述第三半导体层进行退火处理，以令所述第三半导体层重结晶且令所述第一半导体层及所述第二半导体层中的掺杂物充分扩散到所述主动条带中所述第三半导体层的所述第一部分及所述第二部分，从而改变所述第三半导体层中所述第一部分及所述第二部分由所述第二导电性至所述第一导电性。
2.如权利要求1所述的制程，还包括：在提供所述保护层的步骤前，形成(i)电荷捕捉复合层在所述多个主动条带的所述侧壁上，以及(ii)提供多个局部字元线，其每一者在相邻的所述多个主动条带之间，每一所述局部字元线邻接相邻的所述多个主动条带的所述电荷捕捉复合层。
3.如权利要求2所述的制程，其中形成所述电荷捕捉复合层的步骤包括形成(i)穿隧介电层；(ii)电荷捕捉层；以及(iii)阻挡介电层。
4.如权利要求3所述的制程，其中形成所述穿隧介电层的步骤包括(i)沉积氮化硅层在每一所述主动条带的所述侧壁上；以及(ii)氧化所述氮化硅层，使得所述氮化硅层的部分形成氮氧化硅层。
5.如权利要求4所述的制程，还包括：在沉积所述第三半导体层的步骤前，移除所述氮化硅层中任何未氧化的部分。
6.如权利要求4所述的制程，其中保形地沉积所述第三半导体层，使得所述第三半导体层的第三部分及第四部分分别邻接所述多个主动条带的相对侧壁上的所述穿隧介电层。
7.如权利要求6所述的制程，其中每一所述局部字元线、邻接所述字元线的电荷存储复合层、邻接所述电荷存储复合层中所述穿隧介电层的所述第三半导体层的所述第三部分或所述第四部分，以及所述第三半导体层及所述第四半导体层，分别形成薄膜存储晶体管的闸极、存储层、通道区以及源极与汲极。
8.如权利要求7所述的制程，其中沿着主动条带的一侧相邻的所述些薄膜存储晶体管形成反或闸型态的存储器串。
9.如权利要求7所述的制程，其中当所述字元线偏压至0伏特时，所述薄膜存储晶体管的所述通道区基本上被耗尽。
10.如权利要求3所述的制程，其中所述电荷捕捉层的材料是选自于一或多个富硅的氮化硅、纳米晶体硅、锗以及嵌入氮化硅或氧化硅的纳米点材料组成的群组。
11.如权利要求3所述的制程，其中所述穿隧介电层的厚度为0.0-4.0纳米。
12.如权利要求3所述的制程，其中所述穿隧介电层的厚度为4.0-7.0纳米。
13.如权利要求2所述的制程，其中所述电荷捕捉复合层的厚度为1.0-8.0纳米。
14.如权利要求1所述的制程，还包括：在保形地沉积所述第三半导体层之后，(a)移除所述保护层，以及(b)形成(i)电荷捕捉复合层在所述多个主动堆叠的所述侧壁上，以及(ii)提供多个局部字元线，其每一者在相邻的所述多个主动堆叠之间，每一所述局部字元线邻接相邻的所述多个主动堆叠的所述电荷捕捉复合层。
15.如权利要求14所述的制程，其中形成所述电荷捕捉复合层的步骤包括形成至少(i)穿隧介电层；(ii)电荷捕捉层；以及(iii)阻挡介电层。
16.如权利要求15所述的制程，其中提供所述保护层的步骤包括保形地沉积氮化硅层在所述多个主动堆叠的所述侧壁上，以及沉积多晶硅层，使得随后所述第三半导体层保形地沉积以令所述第三半导体层的第三部分及第四部分邻接所述多个主动堆叠的相对侧壁上所述保形的氮化硅层。
17.如权利要求16所述的制程，其中每一所述局部字元线、邻接所述字元线的电荷存储复合层、邻接所述电荷存储复合层中所述穿隧介电层的所述第三半导体层的所述第三部分或所述第四部分，以及所述第三半导体层及所述第四半导体层，分别形成薄膜存储晶体管的闸极、存储层、通道区以及源极与汲极。
18.如权利要求17所述的制程，其中沿着主动条带的一侧相邻的所述薄膜存储晶体管形成反或闸型态的存储器串。
19.如权利要求17所述的制程，其中当所述字元线偏压至0伏特时，所述薄膜存储晶体管的所述通道区基本上被耗尽。
20.如权利要求16所述的制程，其中所述电荷捕捉层的材料是选自于一或多个富硅的氮化硅、纳米晶体硅、锗以及嵌入氮化硅或氧化硅的纳米点材料组成的群组。
21.如权利要求16所述的制程，其中所述穿隧介电层的厚度为0.0-4.0纳米。
22.如权利要求16所述的制程，其中所述穿隧介电层的厚度为4.0-7.0纳米。
23.如权利要求16所述的制程，其中所述电荷捕捉复合层的厚度为1.0-8.0纳米。
24.如权利要求15所述的制程，其中所述电荷捕捉复合层的厚度为1.0-8.0纳米。
25.如权利要求1所述的制程，其中所述掺杂物包括以下之一：磷、砷、锑及铋。
26.如权利要求1所述的制程，还包括：于每一所述主动条带中，形成分别邻接所述第一半导体层及所述第二半导体层的第一及第二金属层。
27.如权利要求1所述的制程，还包括：在由所述第三半导体层围绕的空间提供介电材料，作为所述第三半导体层的第三部分及第四部份之间的隔离。
28.如权利要求1所述的制程，其中在由所述第三半导体层围绕的空间，形成空气间隙于所述第三半导体层的第三部分及第四部份之间。
29.如权利要求1所述的制程，还包括：在保形地沉积所述第三半导体层之后，
30.如权利要求1所述的制程，其中位于所述主动条带中的所述第三半导体层并未填满所述空腔。
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