TW202109849A - 形成三維水平ｎｏｒ記憶陣列之製程 - Google Patents

形成三維水平ｎｏｒ記憶陣列之製程 Download PDF

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Abstract

一種形成具有改善通道區之薄膜儲存電晶體(例如水平反或閘(HNOR)裝置)的製程，通過保形地沉積一薄膜通道層於一空腔來與一源極及一汲極接壤，使得通道材料的一部份通過接面接觸源極，以及通道層的另一部分通過接面接觸汲極。該空腔也以一儲存層為邊界。在該製程的一種形式中，於形成該儲存層之前形成該通道層。在該製程的一種形式中，於形成該通道層之前形成該儲存層。

Description

形成三維水平NOR記憶陣列之製程
本發明是關於一種積體電路之製作過程。特別地是，本發明關於一種形成三維水平反或閘(NOR)型態之記憶陣列的製作過程
以下敘述與本發明相關的專利申請案件：
本發明主張於西元2019年5月17日提出申請之美國臨時專利申請案(後稱臨時案)第62/849,770號「形成三維水平NOR記憶陣列之過程」的優先權。
本發明亦相關於以下申請案：(i)美國專利申請案(後稱第一正式申請案)第16/107,118號，於西元2018年8月21日提出申請，專利名稱為「三維陣列中電容性耦合的非揮發性薄膜電晶體串」，且其美國專利公開號為第2019/0006014號；(ii)美國專利申請案(後稱第二正式申請案)第16/012,731號，於西元2018年6月19日提出申請，專利名稱為「三維反或閘記憶體陣列架構與其製造方法」；以及(iii)美國專利申請案(後稱第三正式申請案)第16/230,981號，於西元2018年12月21日提出申請，專利名稱為「具有極細微間距元件之三維反或閘記憶體陣列及其方法」。
前述第一、第二與第三正式申請案(以下統稱為共同正式申 請案)以及前述臨時案，其內容整體是併入本申請案中做為參考。
共同正式申請案揭露一種沿著主動水平半導體串形成之薄膜儲存電晶體整合為反或閘記憶體串(Horizontal NOR，或簡稱HNOR裝置)的製程(在此詳細描述，關於在平面半導體基底上方形成的結構，用語”水平”以及”垂直”是指相對於平面半導體基底之表面方向)。根據共同正式申請案所揭露，HNOR裝置可以作為非揮發性記憶體(non-volatile memory，或簡稱NVM)裝置，或是作為準揮發性記憶體(quasi-volatile memory，或簡稱QVM)裝置。
第一正式申請案於其美國專利公開號’014之說明書中圖5c-5e及其配合描述的段落[0142]-[0150]揭露一種通過低摻雜矽或多晶矽材料代替犧牲材料SAC-1來形成一種HNOR裝置的通道區域。
本發明提供一種形成具有改善通道區之薄膜儲存電晶體(例如水平反或閘(HNOR)裝置)的製程。根據本發明之一些實施例中，這樣的製程包括：(1)形成複數個半導體材料之主動堆疊於一半導體基板之一平面上，該複數個主動堆疊沿著大致上平行於該平面的一第一方向彼此間隔開，其中每一該主動堆疊(i)沿著一第二方向於長邊延伸，該第二方向大致上平行於該平面且大致上正交於該第一方向，以及(ii)包含一或多個主動條帶，其中每一該主動條帶(i)也沿著該第二方向於長邊延伸，且(ii)包含：(a)具有一第一導電性的一第一及一第二半導體層以及(b)位於該第一及該第二半導體層之間的一犧牲層；(2)提供一保護層於該複數個主動堆疊上；(3)穿過該保護層形成複數個井道，每一該井道設置於相鄰的該主動堆疊之間， 並且暴露至少一個相鄰的該主動堆疊中每一該主動條帶的一側壁；(4)提供一蝕刻劑以選擇性地從每一該主動條帶移除該犧牲層，由該主動條帶的該暴露側壁起直到該主動條帶的該犧牲層被大致地移除，從而形成一空腔來代替該犧牲層；(5)保形地沉積一第三半導體層，使得該第三半導體層的一第一部分及一第二部分分別鄰接該第一及該第二半導體層，其中該第三半導體層具有與該第一導電性相反的一第二導電性；以及，(6)令每一該主動條帶的該第一、該第二及第三半導體層至一溫度，以允許該第一及該第二半導體層中的摻雜物充分擴散到該主動條帶中該半導體層的該第一部分及該第二部分，從而改變該第三半導體層中該第一部分及該第二部分由該第二導電性至該第一導電性。
根據本發明一實施例(電荷捕捉層-優先製程)中，一製程可以更包括在提供該保護層之步驟前，形成(i)一電荷捕捉複合層在該複數個主動條帶的該側壁上，以及(ii)於每一相鄰的該複數個主動條帶之間提供複數個局部字元線，每一該局部字元線鄰接相鄰的該複數個主動條帶的該電荷捕捉複合層。形成電荷捕捉複合層之步驟包括形成(i)一穿隧介電層；(ii)一電荷捕捉層；以及(iii)一阻擋介電層。形成穿隧介電層之步驟包括(i)沉積一氮化矽層在每一主動條帶的側壁上；以及(ii)部分氧化該氮化矽層，使得氮化矽層的一部分形成一氮氧化矽層。氮化矽層任何未氧化的部分可以被移除或是保持完好無損(left intact)。
根據本發明另一實施例(通道-優先製程)中，一製程可以包括在保形地沉積第三半導體層之後，(a)移除保護層，以及(b)形成(i)一電荷捕捉複合層在主動堆疊的側壁上，以及(ii)於每一相鄰的主動堆疊之間提供複 數個局部字元線，每一局部字元線鄰接相鄰的主動堆疊的電荷捕捉複合層。形成電荷捕捉複合層之步驟包括形成(i)一穿隧介電層；(ii)一電荷捕捉層；以及(iii)一阻擋介電層。在通道-優先製程中所提供的保護層包括(a)沉積保形的氮化矽層在主動堆疊的側壁上，以及(b)沉積一多晶矽層，使得隨後第三半導體層保形地沉積以令第三半導體層的一第三部分及一第四部分鄰接主動堆疊的相對側壁上保形的氮化矽層。
本發明之製程中，每一局部字元線、鄰接字元線的電荷儲存複合層、鄰接電荷儲存複合層中穿隧介電層的第三半導體層之第三或第四部分，以及第三及第四半導體層，分別形成一薄膜儲存電晶體的一閘極、一儲存層、一通道區以及一源極與一汲極。沿著一主動條帶的一側相鄰的薄膜儲存電晶體形成一反或閘型態之記憶體串。在一實施例中，當字元線偏壓至0伏特時，本發明中薄膜儲存電晶體的通道區基本上被耗盡(depleted)。儲存層的電荷捕捉元件層的材料可以是選自於一或多個富矽的氮化矽、奈米晶體矽、鍺以及一嵌入氮化矽或氧化矽的奈米點材料組成之群組。考慮到準揮發性記憶體(QVM)的應用，穿隧介電層之厚度為0.0-4.0奈米。另一方面，考慮到非揮發性記憶體(NVM)的應用，穿隧介電層之厚度為4.0-7.0奈米。薄膜儲存電晶體位於源極與汲極的摻雜物可以是磷、砷、銻及鉍，或是這些摻雜物的任何組合。
本發明於薄膜儲存電晶體例如HNOR裝置中，於通道區與鄰接源極與汲極區域之間提供了牢靠的電性接觸。這些牢靠的接觸同時改善了HNOR裝置中的順向電流，以及主動條帶的主動堆疊中橫跨HNOR裝置之間的均勻性。在相同的半導體晶片或晶圓上形成的所有HNOR裝置可以實現 這樣的均勻性優勢。
在一實施例中，本發明於位在一主動條帶之相對側上的相鄰HNOR裝置中通道區之間提供了一空氣間隙。空氣間隙減少了沿著一主動條帶相鄰薄膜儲存電晶體之間的干擾(例如電氣干擾)。
在一實施例中，本發明中一薄膜儲存電晶體的通道區是在形成源極與汲極層以及電荷捕捉層之後形成的，熱步驟可能引起摻雜物由相鄰的重摻雜源極與汲極區擴散至通道區的不利影響，因此熱步驟最好在通道區形成之前實施。
通過以下結合附圖的詳細說明，可以更好地理解本發明。
Layer 0、Layer 1、Layer 2、Layer 3:主動條帶(或層)
6:半導體基板
10、20、30、40:主動堆疊
50、90:金屬捆綁層
60:汲極層
70:犧牲材料(SAC-1)層
80:源極層
100:介電層
110:氮化矽層
120:第二犧牲材料(SAC-2)層
130:行(井道)
135:開口
140、165:空腔(或隧道)
150:半導體結構
160:p摻雜矽層
161、162:壁(p摻雜通道區)
163、164:壁
170:暴露表面
180:支架
181(ONO):電荷捕捉層
182(WL)、183(WL):局部字元線
189、190:薄膜儲存電晶體(區域)
191:電荷捕捉三層
191-1:穿隧氧化層
191-2:電荷捕捉層
191-3:阻擋介電層
191a:電荷捕捉四層
191-0:氮化界面層
191-1:穿隧介電層
192-2:電荷捕捉層
192-3:阻擋氧化層
193、194:壁
199a、199b:儲存電晶體
圖1所示是一種水平反或閘(HNOR)裝置形成的一中間步驟，半導體結構150包括形成良好的主動堆疊10、20、30及40於半導體基板上6，每一主動堆疊包括HNOR裝置的四個良好的主動條帶或層Layer 0-Layer 3。
圖2所示為採用例如低壓化學氣相沉積(LPCVD)步驟來沉積氮化矽(SiN)之薄層110及第二犧牲材料(SAC-2)層120後的圖1之半導體結構150。
圖3所示為使用光刻技術非等向性地同時移除一部分的SAC-2層120以及其下層部分的氮化矽層110被圖案化後的圖2之半導體結構150，以形成垂直井道的行130，行130中每一井道位於相鄰的主動堆疊之間，並且每一井道之深度到達每一主動堆疊中主動條帶0的底部處或其下 方。
圖4所示為通過一等向性地氫氟酸(HF)蝕刻來移除SAC-1層70後的圖3之半導體結構150。
圖5所示為沉積薄的原位p摻雜(in-situ p-doped)矽層160後的圖4之半導體結構150。
圖6所示為通過非等向性或側向蝕刻由空腔165外部之暴露表面(也就是符號170所指區域以及井道130內)移除p摻雜矽層160以及薄的沉積介電層之後的圖5之半導體結構150。
圖7所示為沉積氧化矽(例如二氧化矽)至井道130(未圖示)內以及移除SAC-2層120與氮化矽層110兩者後的圖6之半導體結構150。
圖8A所示為沉積電荷捕捉層181及形成垂直局部字元線182及183於每一主動堆疊的相對側上之後的半導體結構150。
圖8B所示為於一主動條帶的兩側上薄膜儲存電晶體之詳細橫截面圖。
圖9A為例如形成電荷捕捉層191及局部字元線182與183之後，於一主動堆疊10中一主動條帶之詳細橫截面圖。
圖9B為例如形成電荷捕捉層191a、局部字元線182與183及p摻雜通道區161與162之後，於一主動堆疊10中一主動條帶之詳細橫截面圖。
於詳細的描述中，即使沒有明確地描述製成步驟如何與其他實施例結合使用，本發明一實施例中的製程步驟仍是可以使用於其他實施 例。除非另有明確說明，當本說明中將一種方法描述為具有兩個或多個定義的步驟時，前述定義的步驟可以以任何順序或同時地實施，該方法還可以包括實施一或多個其他步驟在任何定義步驟之前，任兩個定義步驟之間，或是在任何數量的定義步驟之後。
圖1所示是一種水平反或閘(HNOR)裝置形成的一中間步驟，半導體結構150包括形成良好的主動堆疊10、20、30及40於半導體基板上6，每一主動堆疊包括HNOR裝置的四個良好的主動條帶(或層Layer 0-Layer 3)。雖然圖1僅示意在四個主動堆疊的每一個中HNOR裝置的四個主動條帶，主動堆疊及主動條帶的數量不僅僅是舉例中所提供的數量；主動堆疊及主動條帶可以是任何數量(例如1、2、4、8、12、16或更多)。用於HNOR裝置操作的支持電路(未圖示)可以形成在半導體基板內或是其上。這樣的電路可以包括例如解碼器、感測放大器、電壓源以及控制邏輯電路。電路可以通過導體-填充通孔、埋入式接觸、互連導電層或任何合適的方法電性連接至HNOR裝置。主動堆疊10、20、30及40以一預定的距離彼此隔開；並且可以提供支撐(未圖示)以確保結構完整性。
如圖1所示，每一個主動條帶0-3包括(i)介電層100(ii)具有金屬捆綁層(strapping layer)90之源極層80(iii)犧牲材料(SAC-1)層70，以及(iv)具有金屬捆綁層50之汲極層60。犧牲材料(SAC-1)可以舉例是一種氧化矽(例如二氧化矽)。介電層100令主動堆疊中相鄰的主動條帶彼此電性隔離。金屬捆綁層50及90可以採用第二正式申請案所揭露的一取代製程來形成。於本詳細說明的舉例中，源極層80及汲極層60為n+摻雜(例如摻雜磷、砷、銻及鉍，或是這些摻雜物的任何組合)，其摻雜濃度例如可超過1.0×1020cm-3。
圖2所示為採用例如低壓化學氣相沉積(LPCVD)步驟來沉積氮化矽(SiN)之薄層110及第二犧牲材料(SAC-2)層120後的圖1之半導體結構150。氮化矽層110覆蓋主動堆疊10、20、30及40的側壁及頂表面。SAC-2層120填滿相鄰的主動堆疊之間的溝槽，其厚度大於氮化矽層110且可以由多晶矽或鍺形成。
接著，如圖3所示，為了形成垂直井道的行130，行130中每一井道位於相鄰的主動堆疊之間，並且每一井道之深度到達每一主動堆疊中主動條帶0的底部處或其下方，使用光刻技術非等向性地同時移除一部分的SAC-2層120以及其下層部分的氮化矽層110以圖案化半導體結構150。於非等向性地移除SAC-2層120之後，其下層的氮化矽層110可以採用例如熱磷酸來移除。殘餘物可以通過一簡易的等向性蝕刻從行130中的井道移除。每一井道暴露每一主動堆疊中每一主動條帶的側壁之一垂直部分。雖然圖3僅示意主動堆疊10、20、30及40之單行中的複數井道，然而不只這樣一行中的複數井道形成，每一行中的井道沿著主動堆疊的長邊與相鄰的一行由一預定的距離隔開。
圖4所示為通過等向性地氫氟酸(HF)蝕刻來移除SAC-1層70後的圖3之半導體結構150。氫氟酸蝕刻(具有高度選擇性)於SAC-1層70上的蝕刻速率高於一主動條帶的任何層之蝕刻速率。氫氟酸蝕刻首先在由一井道暴露每一主動條帶之SAC-1層70的側壁之一部分產生開口135，接著從開口135沿著主動堆疊的長邊兩側方向，以移除剩餘的SAC-1層70。圖4所示為通過氫氟酸蝕刻來移除SAC-1層70後的圖3之半導體結構150，使得空氣填滿的空腔或隧道140取代移除的SAC-1材料。
圖5所示為採用例如低壓化學氣相沉積(LPCVD)技術在相對低的溫度(大約550℃)下來沉積薄的原位p摻雜(in-situ p-doped)矽層160(例如3.0-20.0奈米厚)後的圖4之半導體結構150。如此讓p摻雜矽層160具有良好的台階覆蓋率以及良好的厚度均勻性。為了達成平滑表面，可以首先將p摻雜矽層160以非晶矽沉積，然後在一較高溫度下重結晶。另一方面，p摻雜矽層160也可以在一較高溫度下以多晶矽沉積。p摻雜矽層160保形地覆蓋所有特徵的側壁，以沿著主動堆疊的長邊圍住的空腔165(也就是縮減空腔140)形成壁161、162、163及164(亦即，p摻雜矽層160於每一主動條帶中形成一通心粉型的管道)。
如圖5所示，沿著每一主動條帶之相對側邊的壁161及162與沿著其較短邊區域的主動條帶中相鄰的源極層80與汲極層60形成接面接觸。p摻雜矽層160之頂部與底部的壁163及164分別與沿著其較長邊區域的源極層80與汲極層60緊密(in intimate)接觸。因此，當源極層80與汲極層60中的n+摻雜物通過接觸區域擴散到壁163及164中時，壁163及164通過一隨後的熱退火步驟將變成n+摻雜。然而，最重要的是，壁161及162(在沿著其較短邊區域與源極層80與汲極層60接觸)在重結晶之後，其受到體積上地約束而能保持p摻雜。這是因為n+型態摻雜物(例如砷或銻)在薄的重結晶p摻雜通道區(例如壁161及162)中的熱擴散，相比n+摻雜物在壁163及164之塊狀多晶矽中要慢得多，也許慢了好幾個數量級。因此，即使在相對短的薄通道(例如100奈米及100奈米以下的通道長度以及30奈米及30奈米以下的通道厚度)中，壁161及162的p摻雜通道區也避免了電晶體源極-汲極的穿通。空腔165可以留以空氣填充(例如空氣間隙)或是可以通過經由每個主動條帶之開口 135沉積的一介電材料來部分填滿。適合的介電材料例如可以是氧化矽(未圖示)。無論是留以空氣填充或通過一沉積的介電材料來部分填滿，位於主動條帶中相對側邊的p摻雜通道區161及162之間的空腔165都提供了介電隔離。
圖6所示為通過非等向性或側向蝕刻由空腔165外部之暴露表面(也就是符號170所指區域以及井道130內)移除p摻雜矽層160以及薄的沉積介電層之後的圖5之半導體結構150。可以進一步使用短的等向性蝕刻(short isotropic etch)從井道(例如行130)之垂直側壁清除p摻雜矽的殘留物。不過，必須小心確保每一主動條帶之空腔165內的p摻雜矽在距離開口135幾奈米的範圍內保持完好無缺。
圖7所示為沉積氧化矽(例如二氧化矽)至行130(未圖示)之井道內以及移除SAC-2層120與氮化矽層110兩者後的圖6之半導體結構150。氧化矽沉積至行130之井道中之後，可以使用回蝕技術或化學機械拋光(CMP)技術將其平面化。前述得到之氧化矽形成氧化矽支架180，為高的多層主動堆疊10、20、30及40中長主動條帶提供機械穩定性。犧牲層120及氮化矽層110可以接著通過一選擇性蝕刻來移除。
圖8A所示為沉積電荷捕捉層181及形成垂直局部字元線182及183於每一主動堆疊的兩側上之後的半導體結構150。電荷捕捉層181(例如一氧-氮-氧(ONO)三層)的沉積以及局部字元線182及183的形成可以依照第三正式申請案中公開的製程方法，其中第三正式申請案通過引用併入本文。局部字元線可以由一導電材料形成，例如多晶矽。
圖8B為於一主動條帶的兩側上薄膜儲存電晶體之詳細橫截 面圖。如圖8B所示，虛線所圍區域189包括局部字元線183(形成一閘電極)、電荷捕捉層181(例如一ONO三層)以及接面連接n+摻雜源極層80與n+摻雜汲極層60的p摻雜通道區161。區域189代表一薄膜儲存電晶體(TFT)。區域190包括局部字元線182、電荷捕捉層181(例如一ONO三層)以及接面連接n+摻雜源極層80與n+摻雜汲極層60的p摻雜通道區162，類似地在主動條帶中與薄膜儲存電晶體189相對的一側上形成一薄膜儲存電晶體。在提供電荷捕捉層181之前形成p摻雜通道區161及162的上述製程，在此被稱為「通道-優先製程」，以區分接下來描述的另一實施例中的「電荷捕捉層-優先製程」。
在電荷捕捉層-優先製程中，不同於如上所述的通道-優先製程，在電荷捕捉層形成之後，才形成本發明中具有形成p摻雜通道區的薄膜儲存電晶體。於這些替代製程中，沉積SAC-2層120之前(請見圖2)，於圖1的半導體結構150上形成電荷捕捉層及局部字元線。圖9A為例如形成電荷捕捉三層191及局部字元線182與183之後的主動堆疊10中一主動條帶之詳細橫截面圖。
在圖9A的實施例中，例如可以使用鍺化矽(SiGe)、鍺或氮化矽來形成SAC-1層70，而非使用氧化矽於SAC-1層70中。電荷捕捉三層191可以包括特薄穿隧氧化層191-1、電荷捕捉層191-2及阻擋介電層191-3。在通過直接穿隧實現編程或擦除操作的應用中(例如於準揮發性記憶體(QVM)的應用中)，穿隧氧化層191-1之厚度可以是0.0-4.0奈米，在通過Fowler-Nordheim穿隧實現編程或擦除操作的應用中(例如於非揮發性記憶體(NVM)的應用中)，穿隧介電層之厚度為4.0-7.0奈米。電荷捕捉層191-2之厚度可以是2.0-7.0奈米，並通過一介電材料(例如富矽氮化矽、奈米晶矽、 鍺或其他嵌入氮化矽或氧化矽的奈米點材料，抑或其他適合電荷捕捉的材料)形成。阻擋介電層193-3之厚度可以是3.0-8.0奈米，是通過氧化矽、氧化鋁、其他具有高介電係數的介電材料或是本領域普通技術人員知道的任何組合材料來形成。電荷捕捉三層191及局部字元線可以以上述通道-優先製程(例如使用第三正式申請案所揭露的製程)基本相同的方式來形成。
接著，使用關於圖3所述之基本相同技術，沉積SAC-2層120之後，可以形成一行或多行的井道(例如圖3的行130)。井道的相鄰行可以沿著主動堆疊10、20、30及40的長邊以一預定數量的局部字元線彼此隔開。舉例來說，每64、128或適合數量的局部字元線可以設置於相鄰行之井道的開口。如圖3中行130之井道，每一井道於每一主動條帶之SAC-1層70(例如圖4之開口135)的一側邊暴露一開口。必須注意確保在於井道中執行蝕刻步驟的期間，SAC-2層120完全保護電荷捕捉三層(例如圖9A之電荷捕捉三層191)。通過一選擇性蝕刻可以移除SAC-1層70，在每一主動條帶留下細長的空心腔或隧道140。注意的是形成SAC-1層70的材料具有與所選蝕刻劑相關的一高蝕刻選擇性，因此可以通過所選的蝕刻劑以高於穿隧介電層191-1之蝕刻速率很多倍的速率來將其去除，從而保持完整的穿隧介電層191-1。在NVM的應用中，穿隧介電層191-1可以是一相對較厚的氧化矽，使得選擇性蝕刻可以容易完成。然而，在QVM的應用中，穿隧介電層191-1被期望是特薄的，在通過選擇性蝕刻SAC-1材料的期間，不希望損失穿隧氧化物的任何一或兩個原子層。為了於移除SAC-1層70期間，完整保護特薄的穿隧氧化層191-1，捨棄了一電荷捕捉三層，可以改用一電荷捕捉四層，例如圖9B中描述的電荷捕捉四層191a。
圖9B為例如形成電荷捕捉層191a、局部字元線182與183及p摻雜通道區161與162之後，於一主動堆疊10中一主動條帶之詳細橫截面圖。在圖9B中，電荷捕捉(NONO)四層191a取代了電荷捕捉三層(例如特薄穿隧氧化物/電荷捕捉氮化物/阻擋氧化物，或ONO三層)形成於SAC-1層70上。如圖9B所示，NONO四層191a包括氮化界面層191-0、特薄穿隧介電層191-1(例如一氮氧化物層)、電荷捕捉層192-2(例如一氮化矽層)以及阻擋氧化層192-3。為了形成氮化界面層191-0與特薄穿隧介電層191-1，1.0-4.0奈米厚的一氮化矽層可以先沉積於SAC-1層70之暴露光滑平面上。接著，將沉積氮化矽層部分但不完全氧化。氧化可以在升高的溫度(例如600-800℃)下或在較低溫度下一電漿輔助(plasma-assisted)步驟中進行。氧化步驟將氮化矽層之外部轉變為一特薄氮氧化物層，也就是形成穿隧介電層191-1。氮化矽層之未氧化部分則形成氮化矽界面層191-0。厚度可控的特薄穿隧介電層191-1是高品質的介電質，因為氮化矽的氧化是一個相對緩慢的過程，可以相對精準地被控制，以同時提供高品質穿隧介電薄膜之一期望厚度(甚至是小於1奈米厚度)以及於生長穿隧介電層191-1及氮化矽界面層191-0之間的一連續光滑介面。電荷捕捉層191-2與阻擋介電層191-3可以以與前述基本相同方法形成。
移除SAC-1層70以提供空腔140，可以以與圖3-4所描述基本相同的方式來執行。即使在氧化後的氮化矽界面層191-0薄到1奈米的幾分之一，於選擇性蝕刻來移除SAC-1層70的期間，也足夠保護穿隧介電薄膜191-1。隨後可以通過一快速等向性氮蝕刻來移除氮化矽界面層191-0，其中快速等向性氮蝕刻對於氧化矽具有高蝕刻選擇性(例如一熱磷酸蝕刻)。另一 方面，氮化矽界面層191-0也可以被留在原處，在任何預期使用的直接穿隧編程或擦除操作下，只要足夠薄到避免顯著干擾。
移除SAC-1層70之後，以及選擇性地移除氮化矽界面層191-0，p摻雜通道區193及194可以以與圖6所描述基本相同的方式來形成。最後的主動條帶如圖9B所示之橫截面圖。p摻雜通道區193及194之厚度可以是3-15奈米，其具有選擇的原位(in-situ)摻雜濃度，以提供相對低的正向徵閾值(native threshold)電壓(例如0.5-1.5伏特)。在圖9B中的儲存電晶體199a及199b，當相對的字元線電壓位於0伏特時，p摻雜通道區193及194很容易被耗盡(depleted)，從而減少源極層90與汲極層60之間的亞閥值(subthreshold)洩漏電流。
電荷捕捉層-優先製程的優點為：a)電荷捕捉四層191a可以在一高溫下形成並且進行退火，而不必擔心n+摻雜物由源極層80或汲極層60熱擴散至通道區(因為通道區193及194尚未就位)；b)p摻雜通道區(例如p摻雜通道區193及194)與氮化矽界面層191-0之間的介面是光滑且基本上缺乏任何天然氧化層，因此減少了介面狀態的存在，且促進了限制閾限電壓(tight threshold voltage)以及一主動堆疊中橫跨主動條帶之間與同一晶片或晶圓上橫跨主動堆疊之主動條帶之間的通道移動分布。
以上詳細描述提供說明本發明的特定實施例，但並不以此為限。本發明範圍內的各種修改和變化都是可能的。以下申請權利範圍闡述了本發明。
Layer 0、Layer 1、Layer 2、Layer 3:主動條帶(或層)
50、90:金屬捆綁層
60:汲極層
80:源極層
100:介電層
160:p摻雜矽層
161、162:壁(p摻雜通道區)
180:支架
181(ONO):電荷捕捉層
182(WL)、183(WL):局部字元線

Claims (30)

  1. 一種水平反或閘(HNOR)裝置之製程，包括：
    形成複數個半導體材料之主動堆疊於一半導體基板之一平面上，該複數個主動堆疊沿著大致上平行於該平面的一第一方向彼此間隔開，其中每一該主動堆疊(i)沿著一第二方向於長邊延伸，該第二方向大致上平行於該平面且大致上正交於該第一方向，以及(ii)包含一或多個主動條帶，其中每一該主動條帶(i)也沿著該第二方向於長邊延伸，且(ii)包含：(a)具有一第一導電性的一第一及一第二半導體層以及(b)位於該第一及該第二半導體層之間的一犧牲層；
    提供一保護層於該複數個主動堆疊上；
    穿過該保護層形成複數個井道，每一該井道設置於相鄰的該主動堆疊之間，並且暴露至少一個相鄰的該主動堆疊中每一該主動條帶的一側壁；提供一蝕刻劑以選擇性地從每一該主動條帶移除該犧牲層，由該主動條帶的該暴露側壁起直到該主動條帶的該犧牲層被大致地移除，從而形成一空腔來代替該犧牲層；
    保形地沉積一第三半導體層，使得該第三半導體層的一第一部分及一第二部分分別鄰接該第一及該第二半導體層，其中該第三半導體層具有與該第一導電性相反的一第二導電性；以及，
    從每一該井道之該暴露側壁移除該第三半導體層，但大致上不移除該主動條帶中的半導體層；
    對該第三半導體層進行退火處理，以令該第三半導體層重結晶且令該第 一及該第二半導體層中的摻雜物充分擴散到該主動條帶中該第三半導體層的該第一部分及該第二部分，從而改變該第三半導體層中該第一部分及該第二部分由該第二導電性至該第一導電性。
  2. 如申請專利範圍第1項所述之製程，更包括：在提供該保護層之步驟前，形成(i)一電荷捕捉複合層在該複數個主動條帶的該側壁上，以及(ii)於每一相鄰的該複數個主動條帶之間提供複數個局部字元線，每一該局部字元線鄰接相鄰的該複數個主動條帶的該電荷捕捉複合層。
  3. 如申請專利範圍第2項所述之製程，其中形成該電荷捕捉複合層之步驟包括形成(i)一穿隧介電層；(ii)一電荷捕捉層；以及(iii)一阻擋介電層。
  4. 如申請專利範圍第3項所述之製程，其中形成該穿隧介電層之步驟包括(i)沉積一氮化矽層在每一該主動條帶的該側壁上；以及(ii)氧化該氮化矽層，使得該氮化矽層的一部分形成一氮氧化矽層。
  5. 如申請專利範圍第4項所述之製程，更包括：在沉積該第三半導體層之步驟前，移除該氮化矽層中任何未氧化的部分。
  6. 如申請專利範圍第4項所述之製程，其中保形地沉積該第三半導體層，使得該第三半導體層的一第三部分及一第四部分分別鄰接該複數個主動條帶的相對側壁上的該穿隧介電層。
  7. 如申請專利範圍第6項所述之製程，其中每一該局部字元線、鄰接該字元線的電荷儲存複合層、鄰接該電荷儲存複合層中該穿隧介電層的該第三半導體層之該第三或該第四部分，以及該第三及第四半導體層，分別形成一薄膜儲存電晶體的一閘極、一儲存層、一通道區以及一源極與一汲極。
  8. 如申請專利範圍第7項所述之製程，其中沿著一主動條帶的一側相鄰的該 些薄膜儲存電晶體形成一反或閘型態之記憶體串。
  9. 如申請專利範圍第7項所述之製程，其中當該字元線偏壓至0伏特時，該薄膜儲存電晶體的該通道區基本上被耗盡。
  10. 如申請專利範圍第3項所述之製程，其中該電荷捕捉層的材料是選自於一或多個富矽的氮化矽、奈米晶體矽、鍺以及一嵌入氮化矽或氧化矽的奈米點材料組成之群組。
  11. 如申請專利範圍第3項所述之製程，其中該穿隧介電層之厚度為0.0-4.0奈米。
  12. 如申請專利範圍第3項所述之製程，其中該穿隧介電層之厚度為4.0-7.0奈米。
  13. 如申請專利範圍第2項所述之製程，其中該電荷捕捉複合層之厚度為1.0-8.0奈米。
  14. 如申請專利範圍第1項所述之製程，更包括：在保形地沉積該第三半導體層之後，(a)移除該保護層，以及(b)形成(i)一電荷捕捉複合層在該複數個主動堆疊的該側壁上，以及(ii)於每一相鄰的該複數個主動堆疊之間提供複數個局部字元線，每一該局部字元線鄰接相鄰的該複數個主動堆疊的該電荷捕捉複合層。
  15. 如申請專利範圍第14項所述之製程，其中形成該電荷捕捉複合層之步驟包括形成至少(i)一穿隧介電層；(ii)一電荷捕捉層；以及(iii)一阻擋介電層。
  16. 如申請專利範圍第15項所述之製程，其中提供該保護層之步驟包括保形地沉積氮化矽層在該複數個主動堆疊的該側壁上，以及沉積一多晶矽層，使得隨後該第三半導體層保形地沉積以令該第三半導體層的一第三部分及 一第四部分鄰接該複數個主動堆疊的相對側壁上該保形的氮化矽層。
  17. 如申請專利範圍第16項所述之製程，其中每一該局部字元線、鄰接該字元線的電荷儲存複合層、鄰接該電荷儲存複合層中該穿隧介電層的該第三半導體層之該第三或該第四部分，以及該第三及第四半導體層，分別形成一薄膜儲存電晶體的一閘極、一儲存層、一通道區以及一源極與一汲極。
  18. 如申請專利範圍第17項所述之製程，其中沿著一主動條帶的一側相鄰的該薄膜儲存電晶體形成一反或閘型態之記憶體串。
  19. 如申請專利範圍第17項所述之製程，其中當該字元線偏壓至0伏特時，該薄膜儲存電晶體的該通道區基本上被耗盡(depleted)。
  20. 如申請專利範圍第16項所述之製程，其中該電荷捕捉層的材料是選自於一或多個富矽的氮化矽、奈米晶體矽、鍺以及一嵌入氮化矽或氧化矽的奈米點材料組成之群組。
  21. 如申請專利範圍第16項所述之製程，其中該穿隧介電層之厚度為0.0-4.0奈米。
  22. 如申請專利範圍第16項所述之製程，其中該穿隧介電層之厚度為4.0-7.0奈米。
  23. 如申請專利範圍第16項所述之製程，其中該電荷捕捉複合層之厚度為1.0-8.0奈米。
  24. 如申請專利範圍第15項所述之製程，其中該電荷捕捉複合層之厚度為1.0-8.0奈米。
  25. 如申請專利範圍第1項所述之製程，其中該摻雜物包括以下之一：磷、砷、銻及鉍。
  26. 如申請專利範圍第1項所述之製程，更包括：於每一該主動條帶中，形成分別鄰接該第一及該第二半導體層的一第一及一第二金屬層。
  27. 如申請專利範圍第1項所述之製程，更包括：在由該第三半導體層圍繞的一空間提供一介電材料，作為該第三半導體層的一第三部分及一第四部份之間的隔離。
  28. 如申請專利範圍第1項所述之製程，其中在由該第三半導體層圍繞的一空間，形成一空氣間隙於該第三半導體層的一第三部分及一第四部份之間。
  29. 如申請專利範圍第1項所述之製程，更包括：在保形地沉積該第三半導體層之後，
  30. 如申請專利範圍第1項所述之製程，其中位於該主動條帶中的該第三半導體層並未填滿該空腔。
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11120884B2 (en) 2015-09-30 2021-09-14 Sunrise Memory Corporation Implementing logic function and generating analog signals using NOR memory strings
US9842651B2 (en) 2015-11-25 2017-12-12 Sunrise Memory Corporation Three-dimensional vertical NOR flash thin film transistor strings
TW202310429A (zh) 2021-07-16 2023-03-01 美商日升存儲公司 薄膜鐵電電晶體的三維記憶體串陣列
WO2023033987A1 (en) * 2021-09-03 2023-03-09 Sunrise Memory Corporation Three-dimensional nor memory string arrays of thin-film ferroelectric transistors

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP2323164B1 (en) * 2000-08-14 2015-11-25 SanDisk 3D LLC Multilevel memory array and method for making same
US7365382B2 (en) * 2005-02-28 2008-04-29 Infineon Technologies Ag Semiconductor memory having charge trapping memory cells and fabrication method thereof
JP2010515271A (ja) * 2006-12-28 2010-05-06 サンディスク コーポレイション 不揮発性メモリ内のフィールド結合を減少させるシールドプレートの製造方法
US8547720B2 (en) * 2010-06-08 2013-10-01 Sandisk 3D Llc Non-volatile memory having 3D array of read/write elements with efficient decoding of vertical bit lines and word lines
US8603890B2 (en) * 2010-06-19 2013-12-10 Sandisk Technologies Inc. Air gap isolation in non-volatile memory
US8946048B2 (en) * 2010-06-19 2015-02-03 Sandisk Technologies Inc. Method of fabricating non-volatile memory with flat cell structures and air gap isolation
US8658499B2 (en) * 2012-07-09 2014-02-25 Sandisk Technologies Inc. Three dimensional NAND device and method of charge trap layer separation and floating gate formation in the NAND device
US9406693B1 (en) * 2015-04-20 2016-08-02 Sandisk Technologies Llc Selective removal of charge-trapping layer for select gate transistors and dummy memory cells in 3D stacked memory
US10121553B2 (en) 2015-09-30 2018-11-06 Sunrise Memory Corporation Capacitive-coupled non-volatile thin-film transistor NOR strings in three-dimensional arrays
US9892800B2 (en) * 2015-09-30 2018-02-13 Sunrise Memory Corporation Multi-gate NOR flash thin-film transistor strings arranged in stacked horizontal active strips with vertical control gates
US9842651B2 (en) * 2015-11-25 2017-12-12 Sunrise Memory Corporation Three-dimensional vertical NOR flash thin film transistor strings
US10115732B2 (en) * 2016-02-22 2018-10-30 Sandisk Technologies Llc Three dimensional memory device containing discrete silicon nitride charge storage regions
US9748332B1 (en) * 2016-12-09 2017-08-29 Macronix International Co., Ltd. Non-volatile semiconductor memory
JP7203054B2 (ja) * 2017-06-20 2023-01-12 サンライズ メモリー コーポレイション ３次元ｎｏｒ型メモリアレイアーキテクチャ及びその製造方法
US10438964B2 (en) * 2017-06-26 2019-10-08 Sandisk Technologies Llc Three-dimensional memory device having direct source contact and metal oxide blocking dielectric and method of making thereof
US10622377B2 (en) * 2017-12-28 2020-04-14 Sunrise Memory Corporation 3-dimensional NOR memory array with very fine pitch: device and method

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Publication number Publication date
US11610909B2 (en) 2023-03-21
TWI743784B (zh) 2021-10-21
EP3970146A4 (en) 2023-05-24
US20200365609A1 (en) 2020-11-19
EP3970146A1 (en) 2022-03-23
JP2022532474A (ja) 2022-07-15
KR20220008275A (ko) 2022-01-20
WO2020236611A1 (en) 2020-11-26
CN113748466A (zh) 2021-12-03

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