KR100707200B1 - 핀-타입 채널 영역을 갖는 비휘발성 메모리 소자 및 그제조 방법 - Google Patents
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Abstract
바디-바이어스 제어가 가능하고 비트 당 면적을 감소시켜 고집적이 가능한 고성능 비휘발성 메모리 소자 및 그 제조 방법이 제공된다. 본 발명에 따른 비휘발성 메모리 소자는, 몸체로부터 각각 돌출되고 일 방향으로 이격되어 각각 신장하는 적어도 한 쌍의 핀들의 외측면 및 상면의 표면 부근을 적어도 한 쌍의 채널 영역들로 이용할 수 있다. 적어도 하나 이상의 제어 게이트 전극은 채널 영역들을 가로질러 형성되고, 제어 게이트 전극과 채널 영역들 사이의 적어도 일부분에는 적어도 한 쌍의 스토리지 노드들이 개재될 수 있다.
Description
도 1은 본 발명의 일 실시예에 따른 비휘발성 메모리 소자를 보여주는 사시도이고;
도 2a는 도 1의 비휘발성 메모리 소자의 I-I'에서 절취한 단면도이고;
도 2b는 도 1의 비휘발성 메모리 소자의 II-II'에서 절취한 단면도이고;
도 3은 본 발명의 일 실시예에 따른 낸드 구조의 비휘발성 메모리 소자의 회로 배치를 보여주는 개략도이고;
도 4 내지 도 11은 본 발명의 일 실시예에 따른 비휘발성 메모리 소자의 제조 방법을 보여주는 단면도들이다.
본 발명은 비휘발성 메모리 소자에 관한 것으로서, 특히 핀-타입 채널 영역을 구비하는 비휘발성 메모리 소자 및 그 제조 방법에 관한 것이다. 예를 들어, 본 발명에 따른 비휘발성 메모리 소자는 플래시 메모리 및 소노스(SONOS) 메모리를 포 함할 수 있다.
비휘발성 메모리 소자, 예컨대 플래시(flash) 메모리는 제어 게이트 전극과 반도체 기판 사이에 도전성 플로팅 게이트(floating gate) 전극을 개재하고 있다. 이러한 플로팅 게이트 전극은 전하 저장을 위한 스토리지 노드(storage node)로 이용된다. 플래시 메모리는 플로팅 게이트 전극의 전하의 축적 여부에 따라서 반도체 기판의 문턱전압이 변하는 것을 이용하여, 반도체 기판에 도전성 채널 형성 여부, 즉 전류의 흐름 여부를 판독한다. 한편, 다른 비휘발성 메모리 소자, 예컨대 소노스(SONOS) 메모리는 제어 게이트 전극과 반도체 기판 사이에 전하 트랩형 스토리지 노드를 개재하고 있다. 소노스 메모리는 플래시 메모리와 거의 유사한 동작을 한다.
하지만, 비휘발성 메모리 소자들에 있어서, 미세 공정 기술의 한계로 인하여, 메모리 집적도 및 메모리 속도 증가는 한계에 직면하고 있다. 이에 따라, 보다 좁은 폭의 미세 공정 기술을 이용하는 것 외에, 메모리 용량 및 메모리 속도를 증가시킬 수 있는 방법들이 연구되고 있다.
예를 들어, David M. Fried등에 의한 미국등록특허 6,664,582호는 핀-펫(Fin-FET) 및 핀 메모리 셀에 대해서 개시하고 있다. 핀-펫은 물고기 지느러미 모양으로 형성된 핀(fin)의 상면 및 측면들을 채널 영역으로 이용할 수 있다. 이에 따라, 핀-펫은 평면형 트랜지스터보다 채널 면적을 넓게 할 수 있어, 큰 전류의 흐름을 제공할 수 있다. 그 결과, 핀-펫은 평면형 트랜지스터보다 높은 성능을 제공할 수 있다.
하지만, David M. Fried 등에 의한 핀-펫은 SOI 기판을 이용하여 제조됨으로써, 핀이 기판 몸체로부터 플로팅 되는 문제가 있다. 이에 따라, 바디-바이어스(body-bias)를 이용한 트랜지스터의 문턱전압 제어가 불가능하고, 그 결과 CMOS 트랜지스터의 문턱전압 조절이 어려울 수 있다. 또한, 종래 핀 메모리 셀은 2 비트 동작을 제공하기 위해서 1F의 게이트 길이를 기준으로 적어도 2F X 2F 면적을 이용하고 있어, 비트 당 면적이 2 F2로 크다는 문제가 있다. 그 결과, 핀 메모리 셀의 집적도가 제한될 수 있다.
따라서, 본 발명이 이루고자 하는 기술적 과제는, 전술한 문제점을 극복하기 위한 것으로서, 바디-바이어스 제어가 가능하고 비트 당 면적을 감소시켜 고집적이 가능한 고성능 비휘발성 메모리 소자를 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는, 상기 비휘발성 메모리 소자의 제조 방법을 제공하는 데 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 태양에 따르면, 몸체 및 상기 몸체로부터 각각 돌출되고 일 방향으로 이격되어 각각 신장하는 적어도 한 쌍의 핀들을 포함하는 반도체 기판; 상기 한 쌍의 핀들 사이를 매립하고 상기 몸체 상에 형성된 제 1 절연막; 상기 일 방향을 따라서 소정 간격 이격되어 상기 한 쌍의 핀들에 각각 형성된 적어도 한 쌍의 소오스 및 드레인; 상기 한 쌍의 소오스 및 드레 인 사이에 있는 상기 핀 부분의 적어도 외측면 상단부분 및 상면의 각 표면부근에 각각 형성된 적어도 한 쌍의 채널 영역들; 상기 채널 영역들 상에 형성된 제 2 절연막; 상기 제 1 절연막 및 상기 제 2 절연막 상을 가로질러 상기 일 방향과 다른 방향으로 신장되고 상기 반도체 기판으로부터 절연된 적어도 하나 이상의 제어 게이트 전극; 및 상기 제어 게이트 전극과 상기 한 쌍의 핀들의 외측면의 상단부분에 형성된 채널 영역들 사이에 각각 개재된 적어도 한 쌍의 스토리지 노드들을 포함하는 비휘발성 메모리 소자가 제공된다.
상기 본 발명의 일 태양의 일 측면에 따르면, 상기 비휘발성 메모리 소자는 상기 한 쌍의 핀들의 외측면의 하단부분 및 상기 몸체 상에 상기 한 쌍의 핀들의 외측면의 상단부분을 노출하도록 형성되는 제 3 절연막을 더 포함할 수 있다. 상기 제 3 절연막은 상기 몸체 및 상기 제어 게이트 전극을 절연시킨다.
상기 본 발명의 일 태양의 다른 측면에 따르면, 상기 제어 게이트 전극들의 상기 일 방향으로의 게이트 길이가 1F이고, 상기 핀들의 상기 다른 방향으로 폭은 각각 0.25F일 수 있다. 나아가, 상기 제 1 절연막의 상기 다른 방향으로의 폭은 1F일 수 있다.
상기 본 발명의 일 태양의 또 다른 측면에 따르면, 상기 한 쌍의 핀들을 비트 라인으로 이용하고, 상기 제어 게이트 전극을 워드 라인으로 이용할 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 다른 태양에 따르면, 몸체 및 상기 몸체로부터 각각 돌출되고 일 방향으로 이격되어 각각 신장하는 적어도 한 쌍의 핀들을 포함하는 반도체 기판의 상기 한 쌍의 핀들로 이루어진 한 쌍의 비트 라 인들; 상기 한 쌍의 비트 라인들 사이를 절연하기 위해 상기 한 쌍의 핀들 및 상기 몸체 사이를 매립하는 제 1 절연막; 상기 한 쌍의 핀들을 가로질러서 각각 신장하고 상기 일 방향으로 이격되게 배치되고 상기 반도체 기판과 각각 절연된 복수의 제어 게이트 전극들로 이루어진 복수의 워드 라인들; 상기 워드 라인들 및 상기 한 상의 핀들 사이에 개재된 제 2 절연막; 및 상기 워드 라인들 및 상기 제 2 절연막 사이의 적어도 일부분에 각각 개재된 한 쌍의 스토리지 노드를 포함하는 낸드 구조의 비휘발성 메모리 소자가 제공된다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 일 태양에 따르면, 다음의 단계들을 포함하는 비휘발성 메모리 소자의 제조방법이 제공된다. 반도체 기판 상에 제 1 절연층 패턴을 형성한다. 상기 제 1 절연층 패턴의 측벽에 제 2 절연층 스페이서를 형성한다. 상기 제 1 절연층 패턴 및 상기 제 2 절연층 스페이서를 식각 보호막으로 하여 상기 반도체 기판을 식각하여 제 1 트렌치를 형성한다. 상기 제 1 트렌치를 매립하고, 상기 제 1 트렌치 양 방향의 상기 반도체 기판 상으로 소정 폭만큼 각각 확장하는 제 1 포토레지스트 패턴을 형성한다. 상기 제 1 포토레지스트 패턴을 식각 보호막으로 하여 상기 반도체 기판을 식각하여 제 2 트렌치를 형성한다. 상기 제 1 포토레지스트 패턴을 제거하여, 상기 제 1 및 제 2 트렌치들에 의해 한정되고 상기 반도체 기판으로부터 돌출된 적어도 한 쌍의 핀들을 형성한다. 상기 핀들을 한정하는 상기 제 1 및 제 2 트렌치를 매립하는 제 3 절연층을 형성한다. 상기 제 2 트렌치들을 매립하고 있는 상기 제 3 절연층 부분을 선택적으로 소정 깊이만큼 식각하여 상기 제 1 트렌치를 매립하는 상기 제 3 절연층 부분을 둘러 싸는 상기 핀들의 외측면을 소정 높이 만큼 노출한다. 상기 핀들의 노출된 외측면 및 상면 상에 게이트 절연막을 형성한다. 상기 핀들의 노출된 외측면 상에 형성된 게이트 절연막 부분의 측벽에 각각 스토리지 노드들을 형성한다. 상기 스토리지 노드들이 형성된 결과물 상에 상기 핀들 및 상기 제 3 절연층을 가로지르는 제어 게이트 전극을 형성한다.
이하, 첨부한 도면을 참조하여 본 발명에 따른 바람직한 실시예를 설명함으로써 본 발명을 상세하게 설명한다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 도면에서 구성 요소들은 설명의 편의를 위하여 그 크기가 과장되어 있다.
도 1은 본 발명의 일 실시예에 따른 비휘발성 메모리 소자(100)를 보여주는 사시도이다. 도 2a는 도 1의 비휘발성 메모리 소자(100)의 I-I'에서 절취한 단면도이고, 도 2b는 도 1의 비휘발성 메모리 소자(100)의 II-II'에서 절취한 단면도이다.
도 1, 도 2a 및 도 2b를 참조하면, 비휘발성 메모리 소자(100)는 한 쌍의 핀들(105a, 105b)에 형성된 채널 영역들(160a, 160b) 및 핀들(105a, 105b)을 가로지르는 복수의 제어 게이트 전극(140)들을 포함한다. 채널 영역들(160a, 160b) 및 제어 게이트 전극(140)들 사이에는 한 쌍의 스토리지 노드들(130a, 130b)이 개재되어 있다. 예를 들어, 비휘발성 메모리 소자(100)는 플래시 메모리 또는 소노스(SONOS) 메모리일 수 있다. 다만, 본 발명의 비휘발성 메모리 소자(100)는 그 명칭에 한정되지 않고, 그 구성에 의해 한정될 뿐이다.
반도체 기판(110)은 몸체(102)와 몸체(102)로부터 돌출되게 형성되고 서로 이격된 한 쌍의 핀들(105a, 105b)을 포함한다. 예를 들어, 핀들(105a, 105b)은 X1 방향을 따라서 서로 이격되고, X2 방향을 따라서 신장할 수 있다. 반도체 기판(110)은 벌크 실리콘, 벌크 실리콘-게르마늄 또는 이들 상에 실리콘 또는 실리콘-게르마늄 에피층을 포함하는 복합 구조일 수 있다. 즉, 핀들(105a, 105b)은 몸체(102)와 같은 물질이거나 또는 몸체(102) 상에 형성된 에피층일 수도 있다. 도면에는 한 쌍의 핀들(105a, 105b)이 도시되었지만, 복수의 핀들이 X1 방향으로 나열될 수 있다.
한 쌍의 핀들(105a, 105b) 사이에는 매몰절연막(115)이 매립되어 있다. 매몰절연막(115)은 핀들(105a, 105b)의 내측면을 절연시킨다. 핀들(105a, 105b)의 외측면에는 몸체(102)로부터 소정 높이의 소자분리막(120)이 형성될 수 있다. 즉, 소자분리막(120)은 핀들(105a, 105b)의 외측면 하단부분을 덮고 있으나, 핀들(105a, 105b)의 상단부분은 노출시키고 있다. 그 명칭에 제한되지 않고, 본 발명에서 매몰절연막(115) 및 소자분리막(120)은 핀들(105a, 105b) 및 소자를 분리시키는 역할을 수행할 수 있다. 예를 들어, 매몰절연막(115) 및 소자분리막(120)은 절연 특성과 매립 특성이 좋은 실리콘 산화막을 포함할 수 있다.
X1 방향을 기준으로 볼 때, 차례로 매몰절연막(115), 핀들(105a, 105b)의 하나 및 제어 게이트 전극(140) 순서의 적층 구조, 즉, SOI(silicon on insulator) 구조가 형성될 수 있다. 다만, 핀들(105a, 105b)은 X3 방향을 따라서 몸체(102)와 연결되어 있다는 점에서, 활성영역이 몸체로부터 플로팅된 통상의 SOI 구조와 다르다. 따라서, 본 발명에서는 반도체 기판(110)의 구조를 SOI-유사(SOI-like) 구조로 부르고, 그 특징은 후술하기로 한다.
핀들(105a, 105b)의 외측면과 상면 위에는 각각 게이트 절연막들(125a, 125b)이 형성될 수 있다. 게이트 절연막(125a, 125b)은 전하의 터널링 통로가 된다는 점에서 터널링 절연막으로 불릴 수도 있다. 예를 들어, 게이트 절연막(125a, 125b)은 실리콘 산화막, 실리콘 질화막 또는 고-유전율막으로 형성되거나 또는 그들의 복합막으로 형성될 수 있다.
게이트 절연막들(125a, 125b)과 제어 게이트 전극(140)의 사이의 적어도 일부분에는 각각 스토리지 노드들(130a, 130b)이 개재될 수 있다. 예를 들어, 스토리지 노드들(130a, 130b)은 핀들(105a, 105b)의 외측면의 측벽에 형성되고, 핀들(105a, 105b)의 상면을 따라서는 형성되지 않을 수 있다. 왜냐하면, 핀들(105a, 105b)의 상면이 측면에 비해서 상대적으로 면적이 작기 때문이다.
스토리지 노드들(130a, 130b)은 폴리실리콘, 실리콘 게르마늄, 실리콘 또는 금속 도트, 나노 크리스탈 또는 실리콘 질화막을 포함하여 형성될 수 있다. 예를 들어, 폴리실리콘 또는 실리콘 게르마늄으로 형성된 스토리지 노드들(130a, 130b)은 플로팅 전하 저장층으로 사용될 수 있다. 다른 예로, 실리콘 또는 금속 도트, 나노 크리스탈 또는 실리콘 질화막으로 형성된 스토리지 노드들(130a, 130b)은 국부적인 전하 트랩층으로 이용될 수 있다. 플래시 메모리는 플로팅 전하 저장층을 이용하고, 소노스 메모리는 전하 트랩층을 이용할 수 있다.
채널 영역들(160a, 160b)은 핀들(105a, 105b)의 외측면의 상단 부분과 상면의 표면 부근에 형성될 수 있다. 핀들(105a, 105b)의 내측면에는 매몰절연막(115)이 매립되어 있어, 채널이 형성되지 않는다. 다만, 상대적인 면적을 고려하면, 주요한 전하의 도전 통로는 핀들(105a, 105b)의 외측면에 형성된 채널 영역들(160a, 160b)이 될 수 있다.
핀들(105a, 105b)의 높이, 보다 구체적으로는 소자분리막(120)에 의해 노출되는 핀들(105a, 105b)의 상단부분의 높이를 조절함으로써 채널 영역들(160a, 160b)의 면적을 조절할 수 있다. 따라서, 핀들(105a, 105b)에 형성된 채널 영역(160a, 160b)을 이용하면 비휘발성 메모리 소자(100)의 동작 전류, 즉 속도를 크게 할 수 있고, 그 결과 비휘발성 메모리 소자(100)의 성능이 높아질 수 있다.
채널 영역들(160a, 160b) 양측의 핀(105a, 105b) 부분에는 적어도 한 쌍의 소오스(145) 및 드레인(150)이 형성될 수 있다. 소오스(145) 및 드레인(150)은 형식상 구분에 지나지 않고, 서로 바뀌어 불릴 수도 있다. 소오스(145) 및 드레인(150)은 인접하는 채널 영역들(160a, 160b)에 공유될 수 있다. 소오스(145) 및 드레인(150)은 몸체(102) 또는 나머지 핀들(105a, 105b) 영역에 다이오드 접합되어 있다. 예컨대, 소오스(145) 및 드레인(150)이 n형 불순물로 도핑된 경우, 나머진 핀들(105a, 105b) 영역 또는 몸체(102)는 p형 불순물로 도핑될 수 있다.
제어 게이트 전극(140)들은 채널 영역들(160a, 160b) 및 매몰절연막(115)을 감싸고, 소자분리막(120)에 의해 몸체(102)와 절연되어 있다. 즉, 제어 게이트 전 극(140)은 X1 방향으로 신장하도록 형성되고, X2 방향을 따라서 서로 이격될 수 있다. 제어 게이트 전극(140)의 수는 본 발명의 범위를 제한하지 않는다. 제어 게이트 전극(140)은 폴리실리콘, 금속, 금속 실리사이드 또는 이들의 복합막으로 형성될 수 있다.
비록 도면에는 도시되지 않았지만, 비휘발성 메모리 소자(100)는 제어 게이트 전극(140)과 스토리지 노드들(130a, 130b)을 절연하는 블로킹 절연막을 더 포함할 수 있다. 특히, 스토리지 노드들(130a, 130b)이 폴리실리콘 또는 실리콘-게르마늄과 같은 도전성 물질로 형성된 경우에는, 블로킹 절연막이 필요하다. 예를 들어, 블로킹 절연막은 실리콘 산화막으로 형성할 수 있다.
비휘발성 메모리 소자(100)의 동작 특성을 살펴보면, 핀들(105a, 105b)에 형성된 채널 영역들(160a, 160b), 소오스(145) 및 드레인(150)의 공핍 영역(depletion region)은 제한될 수 있다. 특히, 핀들(105a, 105b)의 폭이 얇을수록 공핍 영역은 더욱 제한될 수 있다. 보다 구체적으로 보면, 공핍 영역은 핀들(105a, 105b)의 폭 방향, X1 방향으로는 매우 제한 될 것이고, 다만 X3 방향을 따라서만 형성될 수 있다. 하지만, 핀들(105a, 105b)의 폭이 작아지면 X3 방향을 따라서 형성된 공핍 영역의 영향은 매우 축소될 것이다.
따라서, 핀들(105a, 105b)이 몸체(102)에 연결되어 있음에도 불구하고, 핀들(105a, 105b)은 SOI 구조와 유사한 즉, SOI-유사 구조가 된다. 이에 따라, 공핍 영역의 확장에 의해서 발생할 수 있는 오프-전류 및 접합 누설 전류가 감소될 수 있다. 그럼에도 불구하고, 몸체(102)에 전압을 인가함으로써 핀들(105a, 105b)에 바 디-바이어스를 인가할 수 있는 장점은 유지된다.
본 발명에 따른 비휘발성 메모리 소자(100)의 예시적인 회로 배치가 도 3에 도시되었다. 도 1 내지 도 3을 참조하면, 비휘발성 메모리 소자(100)는 낸드 구조의 플래시 메모리 또는 소노스 메모리일 수 있다. 제어 게이트 전극(140)들은 워드 라인(WL)으로 이용되고, 핀들(105a, 105b)은 비트 라인(BL)으로 이용될 수 있다. 보다 구체적으로 보면, 핀들(105a, 105b)의 소오스(145) 및 드레인(150)이 비트 라인(BL)으로 연결될 수 있다. 하나의 낸드 셀의 단위에 따라서 워드 라인(WL)의 수가 결정될 수 있다.
한 쌍의 낸드 셀은 매몰절연막(115)을 기준으로 서로 절연될 수 있다. 비트 라인(BL)은 스트링 선택 라인(SSL; string select line)을 경유해서 워드 라인(WL)들과 연결되며, 접지 선택 라인(GSL; ground select line)을 경유해서 접지된 CSL과 연결될 수 있다. 따라서, SSL 및 GSL을 턴-온 시키고, 하나의 비트 라인(BL)을 선택함으로써 하나의 열에 배치된 낸드 셀에 접근할 수 있다. 낸드 셀의 구체적인 동작은 해당 기술분야에서 통상의 지식을 가진 자에게 널리 알려진 바 보다 상세한 설명은 생략한다.
제어 게이트 전극(140)의 게이트 길이(W1)를 1F라고 할 때, 핀들(105a, 105b)의 폭(W2)은 0.25F, 매몰절연막(115)의 폭(W3)은 0.5F로 할 수 있다. 한 쌍의 낸드 셀을 구성하는 핀들(105a, 105b) 각각의 외측면에 인접한 소자분리막(120)의 폭(W4)은 각각 0.5F일 수 있다. 따라서, 워드 라인(WL) 방향, 즉 X1 방향을 기준으로 볼 때, 한 쌍의 낸드 셀의 길이는 2F가 된다. 또한, 제어 게이트 전극(140)의 이격 거리(W5)는 1F일 수 있다. 따라서, 비트 라인(BL), 즉 X2 방향을 기준으로 볼 때, 하나의 제어 게이트 전극(140)을 포함하는 단위셀의 길이는 2F가 될 수 있다. 한 쌍의 단위셀들이 X2 방향으로 연결되어 한 쌍의 낸드 셀 구조를 형성할 수 있다.
따라서, 2F X 2F 면적 내에 하나의 워드 라인(WL) 및 두 개의 비트 라인(BL)이 포함될 수 있다. 즉, 한 쌍의 단위셀들이 2F X 2F 면적 내에 형성될 수 있다. 따라서, 종래 2F X 2F 면적 내에 하나의 단위셀이 형성되는 것이 비해, 본 발명에 따른 비휘발성 메모리 소자는 단위셀들의 집적도를 2배로 할 수 있다. 즉, 매몰절연막(115)에 의해 분리된 한 쌍의 낸드 셀들이 종래 하나의 낸드셀과 동일한 면적을 차지한다. 따라서, 하나의 낸드셀이 단일 비트를 저장하는 SLC(single level cell) 방식의 동작을 하는 경우, 2 비트를 만들기 위해서 2F X 2F 면적이 필요하고 비트 당 면적은 2F2이 될 수 있다. 다른 예로, 하나의 낸드셀이 2 비트를 저장하는 MLC(multi level cell) 방식의 동작을 하는 경우, 4 비트를 만들기 위해서 2F X 2F 면적이 필요하고 비트 당 면적은 1F2이 될 수 있다.
도 4 내지 도 11은, 본 발명의 일 실시예에 따른 비휘발성 메모리 소자의 제조 방법을 설명하는 단면도들이다. 상기 제조 방법에 따른 비휘발성 메모리 소자의 구조는 도 1 내지 도 3의 설명을 참조할 수 있다. 도 4 내지 도 11은 도 1의 X1 방향, 즉 I-I'에서 절취한 단면도들일 수 있다.
도 4를 참조하면, 반도체 기판(205) 상에 제 1 절연층 패턴(210)을 형성한 다. 예컨대, 제 1 절연층 패턴(210)은 실리콘 산화막으로 형성할 수 있다. 이어서, 제 1 절연층 패턴(210) 측벽에 제 2 절연층 스페이서(212)를 형성한다. 예컨대, 제 2 절연층 스페이서(212)는 실리콘 질화막일 수 있다. 보다 구체적으로 보면, 제 2 절연층 스페이서(212)는 제 2 절연층(미도시)을 형성하고, 이를 이방성 식각하여 형성할 수 있다.
도 5를 참조하면, 제 1 절연층 패턴(도 4의 210) 및 제 2 절연층 스페이서(도 4의 212)를 식각 보호막으로 하여 반도체 기판(205)을 식각하여 제 1 트렌치(215)를 형성한다. 예를 들어, 제 1 트렌치(215)의 폭은 이후 형성될 제어 게이트 전극(도 11의 250)의 게이트 길이를 기준으로, 0.5F로 형성할 수 있다. 이 경우, 제어 게이트 전극(도 11의 250)의 게이트 길이는 1F가 될 수 있다. 이어서, 제 1 절연층 패턴(210) 및 제 2 절연층 스페이서(212)를 제거할 수 있다.
도 6을 참조하면, 제 1 트렌치(215)를 매립하고, 제 1 트렌치(215)의 양방향으로 반도체 기판(205) 상으로 소정 폭만큼 확장하는 제 1 포토레지스트 패턴(220)을 형성한다. 예를 들어, 제 1 포토레지스트 패턴(220)은 포토레지스트층(미도시)을 제 1 트렌치(215)가 형성된 결과물 전면에 형성하고, 포토레지스트층을 포토리소그래피 및 식각 기술을 이용하여 패터닝 함으로써 형성할 수 있다.
도 7을 참조하면, 제 1 포토레지스트 패턴(도 6의 220)을 식각 보호막으로 하여 상기 반도체 기판(205)을 식각하여 제 2 트렌치(222)를 형성한다. 이어서, 제 1 포토레지스트 패턴(도 6의 220)을 제거함으로써, 제 1 및 제 2 트렌치들(215, 222)에 한정되고 반도체 기판(205)으로부터 돌출된 적어도 한 쌍의 핀(210)들을 형 성한다. 핀(210)들의 폭은 제 1 포토레지스트 패턴(도 6의 220)의 반도체 기판(205) 상으로 확장된 폭에 의해 결정될 수 있다. 예를 들어, 핀(210)들의 폭은 0.25F로 형성할 수 있다.
도 8을 참조하면, 핀(210)들을 한정하는 제 1 및 제 2 트렌치들(도 7의 215, 222)을 매립하는 제 3 절연층(225)을 형성한다. 예를 들어, 제 3 절연층(225)은 핀(210)들이 형성된 결과물 전면에 실리콘 산화막을 증착하고, 그 실리콘 산화막을 핀(210)이 노출될 때까지 평탄화하여 형성할 수 있다. 평탄화는 에치백 또는 화학적기계적연마법을 이용하여 수행할 수 있다.
도 9를 참조하면, 제 2 트렌치(도 7의 222)를 매립하고 있는 제 3 절연층(225)을 선택적으로 소정 깊이만큼 식각한다. 보다 구체적으로 보면, 핀(210)들 및 상기 제 1 트렌치(210)를 매립하는 제 3 절연층(225) 부분을 덮는 제 2 포토레지스트 패턴(230)을 형성한다. 이어서, 제 2 포토레지스트 패턴(230)을 식각 보호막으로 하여, 제 3 절연층(225)을 식각한다. 이에 따라, 핀(210)들의 외측면이 소정 높이만큼 노출될 수 있다. 즉, 핀(210)들의 외측면 상단부분은 노출되고, 핀(210)들의 하단부분은 식각된 제 3 절연층(225')에 의해 둘러싸여 있다. 이어서 제 2 포토레지스트 패턴(230)은 제거될 수 있다.
도 10을 참조하면, 제 3 절연층(225)을 둘러싸는 핀(210)들의 노출된 외측면 상단 부분 및 상면 상에 게이트 절연막(235)을 형성한다. 예를 들어, 게이트 절연막(235)은 실리콘 산화막, 실리콘 질화막, 고-유전막 또는 이들의 복합막일 수 있다. 게이트 절연막(235)은 핀(210)들을 열 산화시켜 형성하거나 또는 화학기상증착 법(CVD)을 이용하여 물질막을 증착하여 형성할 수도 있다.
이어서, 핀(210)들의 노출된 외측면 상에 형성된 게이트 절연막(235) 측벽에 스토리지 노드(240)들을 형성한다. 예컨대, 스토리지 노드(240)들은 반도체 기판(205) 상에 수직하게 형성될 수 있다. 스토리지 노드(240)들은 폴리실리콘, 실리콘 게르마늄, 실리콘 또는 금속 도트, 나노 크리스탈 또는 실리콘 질화막을 포함하여 형성할 수 있다.
이어서, 도 11을 참조하면, 스토리지 노드(240)들이 형성된 결과물 상에 핀(210)들 및 제 3 절연층(225)을 가로지르는 제어 게이트 전극(250)들을 형성한다. 제어 게이트 전극(250)은 제어 게이트 전극층(미도시)을 증착하고, 이어서 제어 게이트 전극층을 포토리소그래피 및 식각 기술을 이용하여 패터닝 함으로써 형성할 수 있다. 제어 게이트 전극층을 패터닝하기 전에, 제어 게이트 전극층을 평탄화하는 단계가 부가될 수도 있다. 또한, 제어 게이트 전극(250) 전극을 형성하기 전에, 스토리지 노드(240)들을 감싸는 블로킹 절연막(미도시)을 더 형성할 수도 있다.
제어 게이트 전극(250)들의 이격 거리는 1F로 할 수 있다. 제 3 절연층(225)에 의해 분리된 한 쌍의 스토리지 노드(240)들을 갖는 한 쌍의 단위셀은 2F X 2F 면적 내에 형성될 수 있다. 따라서, 본 발명의 제조 방법에 따른 비휘발성 메모리 소자는 비트당 면적을 기준으로 볼 때, 종래보다 2 배의 집적도를 가질 수 있다.
전술한 방법에 따른 비휘발성 메모리 소자는 SOI-유사 구조를 이용하고 있어, 오프 전류를 낮출 수 있고 접합 누설 전류를 감소시킬 수 있다.
발명의 특정 실시예들에 대한 이상의 설명은 예시 및 설명을 목적으로 제공 되었다. 본 발명은 상기 실시예들에 한정되지 않으며, 본 발명의 기술적 사상 내에서 해당 분야에서 통상의 지식을 가진 자에 의하여 상기 실시예들을 조합하여 실시하는 등 여러 가지 많은 수정 및 변경이 가능함은 명백하다.
본 발명에 따르면, 핀들의 높이를 조절함으로써 채널 영역들의 면적을 조절할 수 있다. 따라서, 핀들에 형성된 채널 영역을 이용하면 비휘발성 메모리 소자의 동작 전류, 즉 속도를 크게 할 수 있고, 그 결과 비휘발성 메모리 소자의 성능이 높아질 수 있다.
또한, 본 발명에 따르면, 핀들이 몸체에 연결되어 있음에도 불구하고, 핀들은 SOI 구조와 유사한 즉, SOI-유사 구조가 될 수 있다. 이에 따라, 공핍 영역의 확장에 의해서 발생할 수 있는 오프-전류 및 접합 누설 전류가 감소될 수 있다. 그럼에도 불구하고, 몸체에 전압을 인가함으로써 핀들에 바디-바이어스를 인가할 수 있다.
또한, 본 발명에 따르면, 2F X 2F 면적 내에 하나의 워드 라인(WL) 및 두 개의 비트 라인(BL)이 포함될 수 있다. 즉, 한 쌍의 단위셀들이 2F X 2F 면적 내에 형성될 수 있다. 따라서, 종래 2F X 2F 면적 내에 하나의 단위셀이 형성되는 것에 비해, 본 발명에 따른 비휘발성 메모리 소자는 단위셀들의 집적도를 2배로 높일 수 있다.
Claims (19)
- 몸체 및 상기 몸체로부터 각각 돌출되고 일 방향으로 각각 신장하는 한 쌍의 핀들을 포함하는 반도체 기판;상기 한 쌍의 핀들 사이를 매립하고 상기 몸체 상에 형성된 제 1 절연막;상기 일 방향을 따라서 소정 간격 이격되어 상기 한 쌍의 핀들에 각각 형성된 한 쌍의 소오스 및 드레인;상기 한 쌍의 소오스 및 드레인 사이에 있는 상기 핀 부분의 외측면 일부분의 표면부근에 각각 형성된 한 쌍의 채널 영역들;상기 채널 영역들 상에 형성된 제 2 절연막;상기 제 1 절연막 및 상기 제 2 절연막 상을 가로질러 상기 일 방향과 다른 방향으로 신장되고 상기 반도체 기판으로부터 절연된 제어 게이트 전극; 및상기 제어 게이트 전극 및 상기 제 2 절연막 사이에 개재된 한 쌍의 스토리지 노드들을 포함하는 것을 특징으로 하는 비휘발성 메모리 소자.
- 제 1 항에 있어서, 상기 한 쌍의 핀들의 외측면의 하단부분 및 상기 몸체 상에 상기 한 쌍의 핀들의 외측면의 상단부분을 노출하도록 형성되고, 상기 몸체 및 상기 제어 게이트 전극을 절연시키는 제 3 절연막을 더 포함하는 것을 특징으로 하 는 비휘발성 메모리 소자.
- 제 1 항에 있어서, 상기 제어 게이트 전극들의 상기 일 방향으로의 게이트 길이가 1F이고, 상기 핀들의 상기 다른 방향으로 폭은 각각 0.25F인 것을 특징으로 하는 비휘발성 메모리 소자.
- 제 3 항에 있어서, 상기 제 1 절연막의 상기 다른 방향으로의 폭은 1F인 것을 특징으로 하는 비휘발성 메모리 소자.
- 제 1 항에 있어서, 상기 한 쌍의 핀들을 비트 라인으로 이용하고, 상기 제어 게이트 전극을 워드 라인으로 이용하는 것을 특징으로 하는 비휘발성 메모리 소자.
- 제 1 항에 있어서, 상기 스토리지 노드들은 폴리실리콘, 실리콘 게르마늄, 실리콘 또는 금속 도트, 나노 크리스탈 또는 실리콘 질화막을 포함하는 것을 특징으로 하는 비휘발성 메모리 소자.
- 제 6 항에 있어서, 상기 제 1 절연막은 실리콘 산화막을 포함하는 것을 특징으로 하는 비휘발성 메모리 소자.
- 몸체 및 상기 몸체로부터 각각 돌출되고 일 방향으로 각각 신장하는 적어도 한 쌍의 핀들을 포함하는 반도체 기판의 상기 한 쌍의 핀들을 이용하는 한 쌍의 비트 라인들;상기 한 쌍의 비트 라인들 사이를 절연하기 위해 상기 한 쌍의 핀들 및 상기 몸체 사이를 매립하는 제 1 절연막;상기 한 쌍의 핀들을 가로질러 상기 일 방향과 다른 방향으로 각각 신장하고 상기 일 방향으로 이격되게 배치되고 상기 반도체 기판과 각각 절연된 복수의 제어 게이트 전극들을 이용하는 복수의 워드 라인들;상기 워드 라인들 및 상기 한 상의 핀들 사이에 개재된 제 2 절연막; 및상기 워드 라인들 및 상기 제 2 절연막 사이의 적어도 일부분에 각각 개재된 한 쌍의 스토리지 노드를 포함하는 것을 특징으로 하는 낸드 구조의 비휘발성 메모리 소자.
- 제 8 항에 있어서, 상기 제어 게이트 전극들의 상기 일 방향으로의 게이트 길이가 1F이고, 상기 핀들의 상기 다른 방향으로 폭은 각각 0.25F인 것을 특징으로 하는 비휘발성 메모리 소자.
- 제 9 항에 있어서, 상기 제 1 절연막의 상기 다른 방향으로의 폭은 1F인 것을 특징으로 하는 비휘발성 메모리 소자.
- 제 9 항에 있어서, 상기 제어 게이트 전극들의 상기 일 방향으로의 이격 거 리는 1F인 것을 특징으로 하는 비휘발성 메모리 소자.
- 제 8 항에 있어서, 상기 스토리지 노드들은 폴리실리콘, 실리콘 게르마늄, 실리콘 또는 금속 도트, 나노 크리스탈 또는 실리콘 질화막을 포함하는 것을 특징으로 하는 비휘발성 메모리 소자.
- 제 12 항에 있어서, 상기 제 1 절연막은 실리콘 산화막을 포함하는 것을 특징으로 하는 비휘발성 메모리 소자.
- 반도체 기판 상에 제 1 절연층 패턴을 형성하는 단계;상기 제 1 절연층 패턴의 측벽에 제 2 절연층 스페이서를 형성하는 단계;상기 제 1 절연층 패턴 및 상기 제 2 절연층 스페이서를 식각 보호막으로 하여 상기 반도체 기판을 식각하여 제 1 트렌치를 형성하는 단계;상기 제 1 트렌치를 매립하고, 상기 제 1 트렌치 양 방향의 상기 반도체 기판 상으로 소정 폭만큼 각각 확장하는 제 1 포토레지스트 패턴을 형성하는 단계;상기 제 1 포토레지스트 패턴을 식각 보호막으로 하여 상기 반도체 기판을 식각하여 제 2 트렌치를 형성하는 단계;상기 제 1 포토레지스트 패턴을 제거하여, 상기 제 1 및 제 2 트렌치들에 의해 한정되고 상기 반도체 기판으로부터 돌출된 적어도 한 쌍의 핀들을 형성하는 단계;상기 핀들을 한정하는 상기 제 1 및 제 2 트렌치들을 매립하는 제 3 절연층을 형성하는 단계;상기 제 2 트렌치를 매립하고 있는 상기 제 3 절연층 부분을 선택적으로 소정 깊이만큼 식각하여 상기 제 1 트렌치를 매립하는 상기 제 3 절연층 부분을 둘러싸는 상기 핀들의 외측면을 소정 높이 만큼 노출하는 단계;상기 제 3 절연층을 둘러싸는 상기 핀들의 노출된 외측면 및 상면 상에 게이트 절연막을 형성하는 단계;상기 핀들의 노출된 외측면 상에 형성된 게이트 절연막 부분의 측벽에 각각 스토리지 노드들을 형성하는 단계;상기 스토리지 노드들이 형성된 결과물 상에 상기 핀들 및 상기 제 3 절연층을 가로지르는 제어 게이트 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.
- 제 14 항에 있어서, 상기 제 3 절연층을 식각하는 단계는, 상기 핀들 및 상기 제 1 트렌치를 매립하는 상기 제 3 절연층 부분 상에 제 2 포토레지스트 패턴을 형성하고, 상기 제 2 포토레지스트 패턴을 식각 보호막으로 하여 상기 제 2 트렌치를 매립하는 상기 제 3 절연층 부분을 식각하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.
- 제 14 항에 있어서, 상기 제어 게이트 전극의 게이트 길이는 1F로, 상기 제 1 트렌치의 폭은 0.5F로, 상기 제 2 트렌치의 폭은 1F로 형성하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.
- 제 16 항에 있어서, 상기 핀들의 폭은 0.25F로 각각 형성하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.
- 제 14 항에 있어서, 상기 스토리지 노드들은 폴리실리콘, 실리콘 게르마늄, 실리콘 또는 금속 도트, 나노 크리스탈 또는 실리콘 질화막을 포함하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.
- 제 14 항에 있어서, 상기 제 3 절연층은 실리콘 산화막으로 형성하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.
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