KR102653530B1 - 비휘발성 메모리 장치 및 그 제조 방법 - Google Patents

비휘발성 메모리 장치 및 그 제조 방법 Download PDF

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Abstract

일 실시 예에 따르는 비휘발성 메모리 장치의 제조 방법에 있어서, 기판 상에 제1 터널 산화물층, 질소 공급층, 상기 제1 터널 산화물층보다 저밀도의 제2 터널 산화물층을 순차적으로 형성한다. 상기 질소 공급층 내의 질소를 상기 제2 터널 산화물층으로 확산시켜, 상기 제2 터널 산화물층의 적어도 일부분을 산질화물층으로 변환시킨다.

Description

비휘발성 메모리 장치 및 그 제조 방법{non-volatile memory device and method of fabricating the same}
본 개시(disclosure)는 대체로(generally) 반도체 장치에 관한 것으로서, 보다 상세하게는 비휘발성 메모리 장치 및 그 제조 방법에 관한 것이다.
디자인 룰(design rule)의 감소 및 집적도의 증가 추세에 따라, 구조적 안정성과 저장 동작의 신뢰성을 모두 담보할 수 있는 비휘발성 메모리 장치 구조에 대한 연구가 지속되고 있다. 최근에는 전하 저장 구조물로서, 전하 터널링층, 전하 트랩층 및 전하 장벽층의 3층 적층 구조를 적용하는 트랜지스터 형태의 비휘발성 메모리 장치가 제안되고 있다. 상기 비휘발성 메모리 장치는 프로그램 및 소거 동작을 통해, 상기 전하 트랩층 내부로의 전하 유입 및 저장을 통해 신호 정보를 저장할 수 있다. 상기 비휘발성 메모리 장치는, 복수의 셀 트랜지스터가 스트링 형태를 가지도록 서로 연결되는 NAND형 구조의 소자로서 구현될 수 있다.
본 개시의 일 실시 예는, 프로그램 및 소거 동작 효율을 향상시킬 수 있는 터널링 구조물을 구비하는 비휘발성 메모리 장치를 제공한다.
본 개시의 일 실시 예는 상술한 특성을 구비하는 비휘발성 메모리 장치를 신뢰성 있게 제조하는 방법을 제공한다.
본 개시의 일 측면에 따르는 비휘발성 메모리 장치의 제조 방법이 개시된다. 상기 제조 방법에 있어서, 기판 상에 제1 터널 산화물층, 질소 공급층, 상기 제1 터널 산화물층보다 저밀도의 제2 터널 산화물층을 순차적으로 형성한다. 상기 질소 공급층 내의 질소를 상기 제2 터널 산화물층으로 확산시켜, 상기 제2 터널 산화물층의 적어도 일부분을 산질화물층으로 변환시킨다.
본 개시의 일 측면에 따르는 비휘발성 메모리 장치의 제조 방법이 개시된다. 상기 제조 방법에 있어서, 기판을 제공한다. 상기 기판 상에, 서로 번갈아 적층되는 층간 절연층 및 게이트 전극층을 포함하는 셀 전극 구조물을 형성한다. 상기 기판 상에서, 상기 셀 전극 구조물을 관통하는 트렌치를 형성한다. 상기 트렌치의 측벽면 상에 전하 트랩층을 형성한다. 상기 전하 트랩층 상에 제1 밀도를 가지는 제1 측벽 산화물층, 질소 공급층, 및 상기 제1 밀도보다 큰 제2 밀도를 가지는 제2 측벽 산화물층을 순차적으로 형성한다. 상기 질소 공급층 내의 질소를 상기 제1 측벽 산화물층으로 확산시켜, 상기 제1 측벽 산화물층의 적어도 일부분을 산질화물층으로 변환시킨다.
본 개시의 또다른 측면에 따르는 비휘발성 메모리 장치가 개시된다. 상기 비휘발성 메모리 장치는 채널층, 상기 채널층 상에 배치되고 제1 산화물을 포함하는 제1 터널링층, 상기 제1 터널링층 상에 배치되고 산질화물을 포함하는 제2 터널링층, 상기 제2 터널링층 상에 배치되고, 상기 제1 산화물과 대비하여 서로 다른 밀도를 가지는 제2 산화물을 포함하는 제3 터널링층, 및 상기 제3 터널링층 상에 배치되는 전하 트랩층을 포함한다. 상기 제2 터널링층의 밴드갭 에너지는 상기 제1 및 제3 터널링층의 밴드갭 에너지보다 작다.
상술한 본 개시의 실시 예에 따르면, 전하 터널링 구조물로서, 제1 내지 제3 터널링층을 구비하는 비휘발성 메모리 장치를 신뢰성있게 제조하는 방법을 제공할 수 있다. 상기 제1 내지 제3 터널링층은 각각 제1 산화물, 산질화물 및 제2 산화물을 포함할 수 있다.
본 개시의 실시 예에 따르는 제조 방법에 의하면, 기판 상에 제1 밀도를 가지는 제1 터널 산화물층, 상기 제1 밀도보다 작은 제2 밀도를 가지는 제2 터널 산화물층, 및 상기 제1 및 제2 산화물층 사이에 배치되는 질소 공급층을 형성하고, 이후에, 상기 질소 공급층 내의 질소를 상기 제2 터널 산화물층으로 확산시켜, 상기 제2 터널 산화물층의 적어도 일부분을 산질화물층으로 변환시킨다. 그 결과, 상기 질소의 확산이 상대적으로 억제된 상기 제1 터널 산화물층으로부터 상기 제1 터널링층을 형성할 수 있다. 또한, 상기 질소 공급층 및 상기 질소가 확산된 상기 제2 터널 산화물층의 부분으로부터 상기 제2 터널링층을 형성할 수 있다. 상기 질소가 확산에 의해 유입되지 않은 상기 제2 터널 산화물층의 부분으로부터 상기 제3 터널링층을 형성할 수 있다.
즉, 상대적으로 고밀도의 산화물을 포함하는 제1 터널 산화물층은 상기 질소의 확산이 억제됨으로써, 내부에 상기 질소에 의한 트랩 사이트가 형성되는 것을 억제할 수 있어, 결과적으로 채널층과의 사이에서 누설전류를 효과적으로 감소시킬 수 있다. 상대적으로 저밀도의 산화물을 포함하는 상기 제2 터널 산화물층은 상기 질소가 확산되어 산질화물층을 형성함으로써, 전하 터널링 구조물의 터널링 효율을 향상시키는 기능을 수행하는 제2 터널링층을 신뢰성 있게 형성할 수 있다.
마찬가지로, 본 개시의 실시 예에 의하면, 트렌치의 측벽면 상에 제1 밀도를 가지는 제1 측벽 산화물층, 상기 제1 밀도보다 큰 제2 밀도를 가지는 제2 측벽 산화물층, 및 상기 제1 및 제2 측벽 산화물층 사이에 배치되는 질소 공급층을 형성하고, 이후에, 상기 질소 공급층 내의 질소를 상기 제1 측벽 산화물층으로 확산시켜, 상기 제1 측벽 산화물층의 적어도 일부분을 산질화물층으로 변환시킨다. 그 결과, 상기 질소의 확산이 상대적으로 억제된 상기 제2 측벽 산화물층으로부터 제1 터널링층을 형성할 수 있다. 또한, 상기 질소 공급층 및 상기 질소가 확산된 상기 제1 측벽 산화물층의 부분으로부터 제2 터널링층을 형성할 수 있다. 상기 질소가 확산되지 않은 상기 제1 측벽 산화물층의 부분으로부터 상기 제3 터널링층을 형성할 수 있다.
즉, 상대적으로 고밀도의 산화물을 포함하는 상기 제2 측벽 산화물층은 상기 질소의 확산이 억제됨으로써, 내부에 상기 질소에 의한 트랩 사이트가 형성되는 것이 억제되어, 결과적으로 채널층과의 사이에서 누설전류가 감소할 수 있다. 상대적으로 저밀도의 산화물을 포함하는 상기 제1 측벽 산화물층은 상기 질소가 확산되어 산질화물층을 형성함으로써, 전하 터널링 구조물의 터널링 효율을 향상시키는 기능을 수행하는 상기 제2 터널링층을 신뢰성 있게 형성할 수 있다.
도 1은 본 개시의 일 실시 예에 따르는 비휘발성 메모리 장치를 개략적으로 나타내는 평면도이다.
도 2a 및 도 2b는 본 개시의 일 실시 예에 따르는 비휘발성 메모리 장치의 전하 터널 구조물의 동작을 개략적으로 설명하는 도면이다.
도 3은 본 개시의 다른 실시 예에 따르는 비휘발성 메모리 장치를 개략적으로 나타내는 회로도이다.
도 4는 본 개시의 일 실시 예에 따르는 비휘발성 메모리 장치를 개략적으로 나타내는 단면도이다.
도 5는 본 개시의 일 실시 예에 따르는 비휘발성 메모리 장치의 제조 방법을 개략적으로 나타내는 순서도이다.
도 6 내지 도 9는 본 개시의 일 실시 예에 따르는 비휘발성 메모리 장치의 제조 방법을 개략적으로 나타내는 단면도이다.
도 10은 본 개시의 다른 실시 예에 따르는 비휘발성 메모리 소자의 제조 방법을 개략적으로 나타내는 순서도이다.
도 11 내지 도 16은 본 개시의 다른 실시 예에 따르는 비휘발성 메모리 장치의 제조 방법을 개략적으로 나타내는 단면도이다.
이하, 첨부한 도면들을 참조하여, 본 출원의 실시 예들을 보다 상세하게 설명하고자 한다. 도면에서는 각 장치의 구성요소를 명확하게 표현하기 위하여 상기 구성요소의 폭이나 두께 등의 크기를 다소 확대하여 나타내었다. 전체적으로 도면 설명시 관찰자 시점에서 설명하였고, 일 요소가 다른 요소 위에 위치하는 것으로 언급되는 경우, 이는 상기 일 요소가 다른 요소 위에 바로 위치하거나 또는 그들 요소들 사이에 추가적인 요소가 개재될 수 있다는 의미를 모두 포함한다. 복수의 도면들 상에서 동일 부호는 실질적으로 서로 동일한 요소를 지칭한다.
또한, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한 복수의 표현을 포함하는 것으로 이해되어야 하고, '포함하다' 또는 '가지다' 등의 용어는 기술되는 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다. 또한, 방법 또는 제조 방법을 수행함에 있어서, 상기 방법을 이루는 각 과정들은 문맥상 명백하게 특정 순서를 기재하지 않은 이상 명기된 순서와 다르게 일어날 수 있다. 즉, 각 과정들은 명기된 순서와 동일하게 일어날 수도 있고 실질적으로 동시에 수행될 수도 있으며 반대의 순서대로 수행될 수도 있다.
도 1은 본 개시의 일 실시 예에 따르는 비휘발성 메모리 장치를 개략적으로 나타내는 평면도이다. 도 1을 참조하면, 비휘발성 메모리 장치(1)는 기판(101), 전하 터널링 구조물(110), 전하 트랩층(120), 전하 장벽층(130) 및 게이트 전극층(140)을 포함한다. 또한, 기판(101)는 전하 터널링 구조물(110)의 하부에 위치하는 채널층(102) 및 채널층(102)의 서로 다른 반대쪽의 기판(101)에 각각 위치하는 소스 영역(105) 및 드레인 영역(106)을 포함한다. 일 실시 예로서, 비휘발성 메모리 장치(1)는 전계효과 트랜지스터 형태의 플래시 메모리 장치일 수 있다.
기판(101)은 일 예로서, 반도체 물질을 포함할 수 있다. 기판(101)은 일 예로서, 실리콘(Si) 기판, 갈륨비소(GaAs) 기판, 인듐인(InP, indium phosphide) 기판, 게르마늄(Ge) 기판, 또는 실리콘 게르마늄(SiGe) 기판일 수 있다. 일 실시 예에서, 기판(101)은 도핑되어 전도성을 가질 수 있다. 일 예로서, 기판(101)은 n형 또는 p형의 도펀트에 의해 도핑될 수 있다. 다른 예로서, 기판(101)은 기판(101)의 내부에 n형 또는 p형 도펀트에 의해 도핑된 웰 영역을 포함할 수 있다.
소스 영역(105) 및 드레인 영역(106)은 n형 또는 p형으로 도핑된 기판(101)의 영역일 수 있다. 기판(101)이 n형 또는 p형으로 도핑된 경우, 소스 영역(105) 및 드레인 영역(106)은 기판(101)의 도핑 타입과 반대 타입의 도펀트로 도핑된 영역일 수 있다. 채널층(102)은 소스 영역(105)과 드레인 영역(106) 사이에 전압이 인가될 때, 전하를 가지는 캐리어가 전도하는 영역이다. 일 예로서, 채널층(102)은 소스 영역(105)과 드레인 영역(106) 사이에서 전자 또는 홀의 이동도가 높은 기판(101)의 영역을 의미할 수 있다.
기판(101) 상에 전하 터널링 구조물(110)이 배치될 수 있다. 전하 터널링 구조물(110)은 채널층(102) 상에 순차적으로 배치되는 제1 터널링층(112), 제2 터널링층(114) 및 제3 터널링층(116)을 포함할 수 있다. 일 실시 예에 있어서, 제1 터널링층(112)은 제1 산화물을 포함할 수 있다. 제2 터널링층(114)은 소정의 산질화물을 포함할 수 있다. 제3 터널링층(116)은 상기 제1 산화물과 서로 다른 밀도를 가지는 제2 산화물을 포함할 수 있다. 구체적인 실시예에서, 상기 제1 산화물의 밀도는 상기 제2 산화물의 밀도보다 높다. 이에 따라, 상기 제1 산화물 내에 존재하는 결함의 농도는 상기 제2 산화물 내에 존재하는 결함 농도보다 낮을 수 있다. 상기 제1 및 제2 산화물 내의 상기 결함은 전하의 트랩 사이트로 기능함으로써, 상기 제1 및 제2 산화물에 누설 전류를 발생시키는 원인이 될 수 있다. 결과적으로, 상기 제1 산화물이 상기 제2 산화물과 대비하여 상대적으로 절연특성이 우수할 수 있다.
상기 제1 및 제2 산화물은 각각 제1 및 제2 질소 확산율을 가질 수 있다. 상기 제1 산화물의 밀도가 상기 제2 산화물의 밀도보다 높으므로, 제1 터널링층 내부에서의 상기 제1 질소 확산율은 상기 제3 터널링층 내부에서의 상기 제2 질소 확산율보다 낮다. 다시 말하면, 후술하는 제조 공정에서, 제1 및 제3 터널링층 내부로 질소를 확산시킬 때, 제3 터널링층 내부에서의 질소 확산이 상기 제1 터널링층 내부에서의 질소 확산보다 우세하게 발생할 수 있다. 구체적인 일 실시 예에서, 상기 제조 과정엣, 제1 터널링층으로의 질소 확산은 억제되고, 제3 터널링층으로의 질소 확산이 발생될 수 있다.
제2 터널링층(114)은 제1 및 제3 터널링층(112, 116)과 비교하여, 상대적으로 낮은 밴드갭 에너지를 가질 수 있다. 일 실시 예에 있어서, 제2 터널링층(114)은 제1 및 제3 터널링층(112, 116)보다 고유전율을 가질 수 있다. 도 2a 및 도 2b에서와 같이, 제2 터널링층(114)은 소정의 문턱 전계보다 낮은 전계에서는 터널링 구조물(110)을 통과하는 전하 터널링에 대한 장벽으로 기능하며, 반대로 소정의 문턱 전계 이상의 전계에서는 상기 전하 터널링에 대한 장벽으로 기능하지 않음으로써, 전하 터널링 효율을 향상시킬 수 있다.
일 실시 예에 있어서, 상기 제1 산화물은 실리콘 산화물을 포함하고, 상기 산질화물은 실리콘산질화물을 포함하고, 상기 제2 산화물은 상기 제1 산화물의 실리콘 산화물 보다 낮은 밀도의 실리콘 산화물을 포함할 수 있다. 즉, 상기 제2 산화물은 상기 제1 산화물 보다, 상대적으로 실리콘과 산소의 결합 빈도가 낮을 수 있다.
도 1을 다시 참조하면, 전하 터널링 구조물(110) 상에 전하 트랩층(120) 및 전하 장벽층(130)이 순차적으로 배치될 수 있다. 전하 트랩층(120)은 프로그램 동작 시에 채널층(102)로부터 유입된 전자를 전하 트랩층(120)의 트랩 사이트 내에 포획하여, 전자를 비휘발적으로 저장할 수 있다. 또한, 전하 트랩층(120)은 소거 동작 시에 채널층(102)로부터 유입된 홀을 전하 트랩층(120) 내에 저장된 전자와 재결함시킴으로써, 상기 저장된 전자를 소거시키는 역할을 수행할 수 있다. 전하 트랩층(120)은 전하 장벽층(130) 및 제3 터널링층(116)의 밴드갭 에너지보다 낮은 밴드갭 에너지를 가질 수 있다. 일 실시 예에 있어서, 전하 트랩층(120)은 질화물 또는 산질화물을 포함할 수 있다. 일 예로서, 전하 트랩층(120)는 실리콘 질화물층 또는 실리콘 산질화물층일 수 있다.
전하 장벽층(130)은 채널층(102)로부터 전하 트랩층(120)으로 유입된 전자 또는 홀이 게이트 전극층(140)으로 이동하는 것을 억제하는 기능을 수행할 수 있다. 전하 장벽층(130)은 산화물을 포함할 수 있다. 일 예로서, 전하 장벽층(130)은 실리콘 산화물층일 수 있다.
게이트 전극층(140)은 전도성 물질을 포함할 수 있다. 상기 전도성 물질은 일 예로서, 텅스텐, 티타늄, 구리, 알루미늄, 루테늄, 백금, 이리듐, 이리듐산화물, 텅스텐질화물, 티타늄질화물, 탄탈륨질화물, 텅스텐카바이드, 티타늄카바이드, 텅스텐실리사이드, 티타늄실리사이드, 탄탈륨실리사이드, 루테늄산화물 또는 이들의 둘 이상의 조합을 포함할 수 있다.
본 개시의 실시 예에 따르면, 비휘발성 메모리 장치(1)는 전하 터널링 구조물로서, 순차적으로 적층되는 제1 내지 제3 터널링층(112, 114, 116)을 구비할 수 있다. 제2 터널링층(114)의 밴드갭 에너지가 제1 및 제3 터널링층(112, 116)의 밴드갭 에너지보다 작도록, 제1 내지 제3 터널링층(112, 114, 116)을 배치할 수 있다. 이에 따라, 후술하는 도 2a 및 도 2b에서와 같이, 채널층(102)과 전하 트랩층(120) 사이에서 전자 및 홀의 터널링 효율을 증가시켜, 비휘발성 메모리 장치의 프로그램 및 소거 성능을 향상시킬 수 있다.
도 2a 및 도 2b는 본 개시의 일 실시 예에 따르는 비휘발성 메모리 장치의 전하 터널 구조물의 동작을 개략적으로 설명하는 도면이다. 도 2a 및 도 2b의 비휘발성 메모리 장치는 도 1과 관련하여 상술한 비휘발성 메모리 장치(1)와 그 구성이 실질적으로 동일하다. 도 2a는 비휘발성 메모리 장치(1)의 기판(101)과 게이트 전극층(140) 사이에 전압이 인가되지 않은 상태를 나타내는 도면이며, 도 2b는 비휘발성 메모리 장치(1)의 기판(101)과 게이트 전극층(140) 사이에 프로그램 전압이 인가된 상태를 나타내는 도면이다. 도 2a 및 도 2b에서는, 기판(101), 제1 터널링층(112), 제2 터널링층(114), 제3 터널링층(116) 및 전하 트랩층(120)의 전도대 에너지(Ec-101, Ec-112, Ec-114, Ec-116, Ec-120)을 각각 도시하고 있다.
도 2a를 참조하면, 기판(101)이 접지 라인에 연결되고, 게이트 전극층(140)에 바이어스가 인가되지 않은 상태에서의 에너지 밴드 구조가 도시되고 있다. 기판(101)내 채널층(102)의 전도대에 위치하는 전자(Te)가 제1 내지 제3 터널링층(112, 114, 116)을 통과하여 전하 트랩층(120)으로 이동하는 경우, 채널층(102)의 전자(Te)는 제1 내지 제3 터널링층(112, 114, 116)의 각각의 폭(W112, W114, W116)의 합인 제1 터널링 폭(W1)을 터널링하여야 한다. 즉, 기판(101)과 게이트 전극층(140) 사이에 전압이 인가되지 않는 경우, 제1 내지 제3 터널링층(112, 114, 116)은 채널층(102) 내에 위치하는 전자(Te)의 터널링에 대한 장벽층으로 기능할 수 있다.
도 2b를 참조하면, 기판(101)이 접지 라인에 연결되고, 게이트 전극층(140)에 소정의 양의 바이어스가 인가되어, 기판(101)과 게이트 전극층(140) 사이에 소정의 문턱 전압 이상의 전압이 인가된 상태에서의 에너지 밴드 구조가 도시되고 있다. 이 경우, 기판(101)내 채널층(102)의 전도대에 위치하는 전자(Te)는 FN 터널링(Fowler-Nordheim tunneling) 메커니즘에 따라 전하 트랩층(120)으로 이동할 수 있다. 일 예로서, 도 2b에 도시되는 바와 같이, 제2 터널링층(114)의 밴드갭 에너지가 제1 및 제3 터널링층(112, 116)의 밴드갭 에너지보다 작으므로, 채널층(102)의 전자(Te)는 도 2a의 소정의 폭(W112)로부터 감소된 터널링폭(W2)을 가지는 제1 터널링층(112)만 터널링하면, 전하 트랩층(120)으로 바로 이동할 수 있다.
상술한 바와 같이, 본 개시의 실시 예에서는, 소정의 문턱 전압 이상의 게이트 전압이 기판(101)과 게이트 전극층(140) 사이에 인가될 때, 기판(101)내 채널층(102)으로부터 전하 트랩층(120)으로의 전자의 터널링 효율을 증가시킬 수 있다.
도시되지는 않았지만, 기판(101)과 게이트 전극층(140) 사이에 소정의 문턱 전압 미만의 게이트 전압이 인가되는 경우, 제1 내지 제3 터널링층(112, 114, 116) 중 적어도 하나가 전자(Te)의 터널링에 대한 장벽층으로 기능함으로써, 전자(Te)에 의해 발생하는 누설 전류를 차단할 수 있다. 몇몇 다른 실시 예에 있어서, 기판(101)내 채널층(102)의 전도대에 위치하는 전자는 터널링이 아닌 열적인 활성화를 통해, 기판(101)과 제1 터널링층(112) 사이의 에너지 장벽을 극복하고, 제2 터널링층(114)으로 이동할 수도 있다. 이 경우에 제2 터널링층(114)의 밴드갭 에너지가 제1 및 제3 터널링층(112, 116)의 밴드갭 에너지 보다 작으므로, 제2 터널링층(114)은 제1 및 제3 터널링층(112, 116)과의 계면에서 에너지 장벽을 각각 형성할 수 있다. 그 결과, 제2 터널링층(114)으로 유입된 상기 전자가 기판(101) 또는 전하 트랩층(120)으로 이동하는 것을 추가적으로 억제함으로써, 누설 전류를 차단할 수 있다.
도 2a 및 도 2b에서는 비휘발성 메모리 장치(1)의 프로그램 동작을 이용하여, 본 개시의 실시 예에 따르는 제1 내지 제3 터널링층(112, 114, 116)의 동작을 설명하고 있으나, 비휘발성 메모리 장치(1)의 소거 동작에서도 제1 내지 제3 터널링층(112, 114, 116)은 실질적으로 동일한 동작 방식을 가질 수 있다. 다만, 상기 소거 동작시에, 기판(101)은 접지 라인과 연결될 수 있으며, 게이트 전극층(140)에서는 소정의 음의 바이어스가 인가될 수 있다. 이때, 기판(101)과 게이트 전극층(140) 사이에 소정의 문턱 전압 미만의 전압이 인가되는 경우, 제1 내지 제3 터널링층(112, 114, 116)의 적어도 하나 이상은 홀에 대한 터널링 장벽으로 기능할 수 있다. 반대로, 기판(101)과 게이트 전극층(140) 사이에 소정의 문턱 전압 이상의 전압이 인가되는 경우, 기판(101)내 채널층(102)의 가전도대에 위치하는 홀은 도 2a의 소정의 폭(W112)로부터 감소된 터널링 폭을 가지는 제1 터널링층(112)만 통과한다면, 바로 전하 트랩층(120)으로 이동하여, 상기 홀은 전하 트랩층(120)에 저장된 전자와 재결합하는 소거 동작이 진행될 수 있다. 결과적으로, 비휘발성 메모리 장치의 소거 효율이 향상될 수 있다.
도 3은 본 개시의 다른 실시 예에 따르는 비휘발성 메모리 장치를 개략적으로 나타내는 회로도이다. 도 3을 참조하면, 비휘발성 메모리 장치(2)는 스트링(2a)을 구비하는 셀 어레이를 포함한다. 스트링(2a)의 일단은 소스 라인(SL)에 연결되고, 스트링(2a)의 타단은 비트 라인(BL)에 연결된다. 스트링(2a)은 서로 직렬로 연결되는 제1 내지 제6 메모리 셀 트랜지스터(MC1, MC2, MC3, MC4, MC5, MC6)를 구비할 수 있다. 도 1에서는 설명의 편의상 스트링(2a)이 6개의 메모리 셀 트랜지스터를 구비하는 것으로 도시하고 있지만, 반드시 이에 한정되는 것은 아니고, 스트링(2a)을 구성하는 메모리 셀 트랜지스터의 개수는 제한되지 않는다. 비휘발성 메모리 장치(2)는 일 예로서, NAND 형 플래시 소자일 수 있다.
제1 내지 제6 메모리 셀 트랜지스터(MC1, MC2, MC3, MC4, MC5, MC6)는 소스 라인(SL)과 비트 라인(BL) 사이에서 각각 제1 내지 제6 채널층(ch1, ch2, ch3, ch4, ch5, ch6)을 구비할 수 있다. 제1 내지 제6 메모리 셀 트랜지스터(MC1, MC2, MC3, MC4, MC5, MC6)은 제1 내지 제6 채널층(ch1, ch2, ch3, ch4, ch5, ch6)에 인접한 전하 트랩층을 각각 구비할 수 있다. 제1 내지 제6 메모리 셀 트랜지스터(MC1, MC2, MC3, MC4, MC5, MC6)의 게이트 전극층은 각각 서로 다른 제1 내지 제6 워드 라인(WL1, WL2, WL3, WL4, WL5, WL6)에 연결될 수 있다.
소스 라인(SL)과 비트 라인(BL) 사이에 소정의 동작 전압이 인가된 상태에서, 제1 내지 제6 워드 라인(WL1, WL2, WL3, WL4, WL5, WL6)을 통해 대응되는 메모리 셀 트랜지스터에 소정의 게이트 전압이 인가 될 수 있다. 상기 게이트 전압이 인가된 상기 메모리 셀 트랜지스터에서는, 상기 전하 트랩층과 상기 채널층 사이에서 프로그램 동작 또는 소거 동작이 발생할 수 있다. 상기 프로그램 동작 또는 소거 동작은, 상기 채널층 내의 전자 또는 홀이 상기 전하 트랩층으로 터널링함으로써, 상기 전하 트랩층으로 전자가 유입되거나 상기 전하 트랩층에 저장된 전자가 제거되는 동작으로 진행될 수 있다. 상기 프로그램 동작 또는 소거 동작에 따르는 상기 전자의 변화는 전기 신호로서 상기 전하 트랩층 내에 비휘발적으로 저장될 수 있다. 이에 따라, 제1 내지 제6 메모리 셀 트랜지스터(MC1, MC2, MC3, MC4, MC5, MC6)는 비휘발성 메모리 동작을 수행할 수 있다.
도 4는 본 개시의 일 실시 예에 따르는 비휘발성 메모리 장치를 개략적으로 나타내는 단면도이다. 도 4의 비휘발성 메모리 장치(3)는 도 3의 회로도를 가지는 비휘발성 메모리 장치(2)의 일 구현 예일 수 있다.
도 4를 참조하면, 비휘발성 메모리 장치(3)는 기판(201), 기판(201) 상의 베이스 전도층(205), 및 베이스 전도층(205) 상에 서로 교대로 배치되는 제1 내지 제7 층간 절연층(210a, 210b, 210c, 210d, 210e, 210f, 210g) 및 제1 내지 제6 게이트 전극층(310a, 310b, 310c, 310d, 310e, 310f)을 구비한다. 또한, 비휘발성 메모리 장치(3)는 베이스 전도층(205) 상에서, 제1 내지 제7 층간 절연층(210a, 210b, 210c, 210d, 210e, 210f, 210g) 및 제1 내지 제6 게이트 전극층(310a, 310b, 310c, 310d, 310e, 310f)을 관통하는 트렌치(10)를 구비할 수 있다. 비휘발성 메모리 장치(3)는 트렌치(10)의 측벽상에서 순차적으로 배치되는 전하 장벽층(410), 전하 트랩층(420), 터널링 구조물(430)을 구비할 수 있다. 터널링 구조물(430)은 제1 내지 제3 터널링층( 430a, 430b, 430c)을 포함할 수 있다.
또한, 비휘발성 메모리 장치(3)는 터널링 구조물(430) 상에서 기판(201)에 수직한 방향, 일 예로서, z-방향을 따라 연장되는 채널층(440)을 구비할 수 있다. 한편, 전하 장벽층(410), 전하 트랩층(420), 터널링 구조물(430) 및 채널층(440)이 형성된 트렌치(10)의 내부는 필링 절연층(450)에 의해 채워질 수 있다.
도 4를 다시 참조하면, 제1 내지 제6 게이트 전극층(310a, 310b, 310c, 310d, 310e, 310f)이 측면 방향, 예로서 x-방향으로 커버하는 전하 장벽층(410, 전하 트램층(420), 터널링 구조물(430) 및 채널층(440)의 부분은 도 3에 개시된 제1 내지 제6 메모리 셀 트랜지스터(MC1, MC2, MC3, MC4, MC5, MC6)를 각각 구성할 수 있다.
트렌치(10)의 상부에는 비트 라인(460)이 배치될 수 있다. 비트 라인(460)은 채널층(440)과 전기적으로 연결될 수 있다. 또한, 채널층(440)은 베이스 전도층(105)과 연결될 수 있으며, 베이스 전도층(105)은 소스 라인(미도시)와 연결될 수 있다.
기판(201)은 반도체 기판일 수 있다. 상기 반도체 기판은 일 예로서, 실리콘(Si) 기판, 갈륨비소(GaAs) 기판, 인듐인(InP) 기판, 게르마늄(Ge) 기판, 또는 실리콘 게르마늄(SiGe) 기판일 수 있다. 상기 반도체 기판은 n형 또는 p형으로 도핑되어 전도성을 가질 수 있다. 다른 실시 예에서, 기판(201)은 실리콘-온-절연체(silicon-on-insulator) 기판과 같은 절연 기판일 수 있다.
기판(201) 상에 베이스 전도층(205)이 배치된다. 베이스 전도층(205)은 일 예로서, 도핑된 반도체, 금속, 전도성 금속 질화물 또는 전도성 금속 실리사이드를 포함할 수 있다. 일 예에서, 베이스 전도층(205)은 n형으로 도핑된 실리콘을 포함 할 수 있다. 다른 예에서, 베이스 전도층(205)은 텅스텐(W), 티타늄(Ti), 구리(Cu), 알루미늄(Al), 텅스텐 질화물, 티타늄질화물, 탄탈륨질화물, 텅스텐실리사이드, 티타늄실리사이드, 탄탈륨실리사이드 또는 이들의 둘 이상의 조합을 포함할 수 있다. 일 실시 예에 있어서, 베이스 전도층(205)은 소스 라인(미도시)와 전기적으로 연결될 수 있다.
몇몇 실시 예들에 있어서, 도시되지는 않았지만, 기판(201)은 n형 또는 p형 도펀트가 도핑되어 형성되는 웰(well)을 포함할 수 있다. 기판(201)과 베이스 전도층(205) 사이에는 다양한 형태의 반도체 집적 회로가 배치될 수 있다. 일 예로서, 기판(201)과 베이스 전도층(205) 사이에는 1층 이상의 전도성 회로 패턴층과, 상기 전도성 회로 패턴을 절연하는 1층 이상의 절연 패턴층이 배치될 수 있다.
베이스 전도층(205) 상에 제1 내지 제7 층간 절연층(210a, 210b, 210c, 210d, 210e, 210f, 210g) 및 제1 내지 제6 게이트 전극층(310a, 310b, 310c, 310d, 310e, 310f)이 배치될 수 있다. 도시되는 바와 같이, 최하층의 제1 층간 절연층(210a)은 베이스 전도층(205)과 접할 수 있다. 제1 내지 제7 층간 절연층(210a, 210b, 210c, 210d, 210e, 210f, 210g)은 일 예로서, 절연성 산화물, 절연성 질화물, 절연성 산질화물 등을 포함할 수 있다. 제1 내지 제7 층간 절연층(210a, 210b, 210c, 210d, 210e, 210f, 210g)은 일 예로서, 실리콘산화물, 실리콘질화물, 실리콘산질화물을 포함할 수 있다.
제1 내지 제6 게이트 전극층(310a, 310b, 310c, 310d, 310e, 310f)은 비휘발성 메모리 장치(3)의 워드 라인(미도시)과 전기적으로 연결될 수 있다. 제1 내지 제6 게이트 전극층(310a, 310b, 310c, 310d, 310e, 310f)은 일 예로서, 금속, 전도성 금속 질화물, 전도성 금속 실리사이드, 전도성 금속 산화물, 전도성 금속카바이드 등을 포함할 수 있다. 제1 내지 제6 게이트 전극층(310a, 310b, 310c, 310d, 310e, 310f)
은 일 예로서, 텅스텐, 티타늄, 구리, 루테늄, 텅스텐 질화물, 티타늄질화물, 탄탈륨질화물, 루테늄 산화물 텅스텐카바이드, 티타늄카바이드, 텅스텐실리사이드, 티타늄실리사이드, 탄탈륨실리사이드 또는 이들의 둘 이상의 조합을 포함할 수 있다.
전하 장벽층(410)은 채널층(440)로부터 전하 트랩층(420)에 유입된 전자 또는 홀이 게이트 전극층(310a, 310b, 310c, 310d, 310e, 310f)으로 이동하는 것을 억제하는 장벽층으로서의 기능을 수행할 수 있다. 전하 장벽층(410)의 구성은 도 1과 관련하여 상술한 전하 장벽층(130)의 구성과 실질적으로 동일할 수 있다.
전하 트랩층(420)은 프로그램 동작 시에 채널층(440)로부터 유입된 전자를 전하 트랩층(420)의 트랩 사이트 내에 포획하여, 상기 전자를 비휘발적으로 저장할 수 있다. 또한, 전하 트랩층(420)은 소거 동작 시에 채널층(440)로부터 유입된 홀을 전하 트랩층(420) 내에 저장된 전자와 재결합시킴으로써, 상기 저장된 전자를 소거시키는 역할을 수행할 수 있다. 전하 트랩층(420)의 구성은 도 1과 관련하여 상술한 전하 트랩층(120)의 구성과 실질적으로 동일하다.
터널링 구조물(430)은 제1 내지 제3 터널링층(430a, 430b, 430c)을 포함할 수 있다. 제1 터널링층(430a)은 채널층(440)과 접하도록 배치되며, 제3 터널링층(430c)은 전하 트랩층(420)과 접하도록 배치될 수 있다. 제2 터널링층(4430b)는 제1 터널링층(430a) 및 제3 터널링층(430c) 사이에 배치될 수 있다. 제1 내지 제3 터널링층(430a, 430b, 430c)의 구성 및 기능은 도 1 및 도 2와 관련하여 상술한 제1 내지 제3 터널링층(112, 114, 116)의 구성 및 기능과 실질적으로 동일할 수 있다.
채널층(440)은 기판(101)에 수직한 방향으로 연장되며, 터널링 구조물(430)을 커버하도록 배치될 수 있다. 채널층(440)은 일 예로서, 반도체 물질을 포함할 수 있다. 상기 반도체 물질은 실리콘, 게르마늄, 실리콘게르마늄, 갈륨비소, 인듐갈륨비소 또는 이들의 둘 이상의 조합을 포함할 수 있다. 일 실시 예에서, 상기 반도체 물질은 n형 또는 p형으로 도핑될 수 있다. 채널층(440)은 다른 예로서, 전도성 금속 산화물을 포함할 수 있다. 상기 전도성 금속 산화물은 인듐-갈륨-아연 산화물, 인듐-주석 산화물 등을 포함할 수 있다.
필링 산화물층(450)은 절연 물질을 포함할 수 있다. 상기 절연물질은 일 예로서, 산화물, 질화물, 또는 산질화물을 포함할 수 있다.
상술한 바와 같이, 본 개시의 실시 예에 따르면, 터널링 구조물(430)은 제1 내지 제3 터널링층(430a, 430b, 430c)을 포함한다. 제2 터널링층(430b)의 밴드갭 에너지가 제1 및 제3 터널링층(430a, 430c)의 밴드갭 에너지보다 작도록, 제1 내지 제3 터널링층(430a, 430b, 430c)을 배치함으로써, 소정의 문턱 전압 미만의 게이트 전압에서 누설 전류를 감소시킬 수 있다. 또한, 소정의 문턱 전압 이상의 게이트 전압에서 비휘발성 메모리 장치의 프로그램 및 소거 효율을 증가시킬 수 있다. 이 때, 제2 터널링층(430b)은 제1 및 제3 터널링층(430a, 430c)보다 고유전율을 가질 수 있다.
도 5는 본 개시의 일 실시 예에 따르는 비휘발성 메모리 장치의 제조 방법을 개략적으로 나타내는 순서도이다. 도 5를 참조하면, S110 단계에서, 기판 상에 제1 터널 산화물층, 질소 공급층, 상기 제1 터널 산화물층보다 저밀도의 제2 터널 산화물층을 순차적으로 형성한다. S120 단계에서, 질소 공급층 내의 질소를 상기 제2 터널 산화물층으로 확산시켜, 상기 제2 터널 산화물층의 적어도 일부분을 산질화물층으로 변환시킨다. 그 결과, 상기 질소의 확산이 상대적으로 억제된 상기 제1 터널 산화물층으로부터 제1 터널링층을 형성할 수 있다. 또한, 상기 질소 공급층 및 상기 질소가 확산된 상기 제2 터널 산화물층의 부분으로부터 제2 터널링층을 형성할 수 있다. 상기 질소가 확산에 의해 유입되지 않은 상기 제2 터널 산화물층의 부분으로부터 제3 터널링층을 형성할 수 있다.
상술한 S110 단계 및 S120 단계를 포함하는 공정을 실시하여, 상기 제1 내지 제3 터널링층을 구비하는 비휘발성 메모리 장치를 제조할 수 있다. E
한편, 비휘발성 메모리 장치의 제조 방법의 구체적인 예는 도 6 내지 도 9의 단면도를 이용하여, 보다 상세하게 설명될 수 있다. 도 5 내지 도 9와 관련하여 상술하는 비휘발성 메모리 장치의 제조 방법은, 도 1과 관련하여 상술한 비휘발성 메모리 장치(1)의 제조 방법을 제공할 수 있다.
도 6을 참조하면, 기판(101) 상에 제1 터널 산화물층(111), 질소 공급층(113), 및 제1 터널 산화물층(111)보다 저밀도의 제2 터널 산화물층(115)을 순차적으로 형성한다. 기판(101)은 일 예로서, 반도체 물질을 포함할 수 있다. 기판(101)은 일 예로서, 실리콘(Si) 기판, 갈륨비소(GaAs) 기판, 인듐인(InP, indium phosphide) 기판, 게르마늄(Ge) 기판, 또는 실리콘 게르마늄(SiGe) 기판일 수 있다. 일 실시 예에서, 기판(101)은 도핑되어 전도성을 가질 수 있다. 일 예로서, 기판(101)은 n형 또는 p형의 도펀트에 의해 도핑될 수 있다. 다른 예로서, 기판(101)은 기판(101)의 내부에 n형 또는 p형 도펀트에 의해 도핑된 웰 영역을 포함할 수 있다.
제1 터널 산화물층(111)은 제1 산화물을 포함할 수 있다. 질소 공급층(113)은 산질화물을 포함할 수 있다. 제2 터널 산화물층(115)은 제2 산화물을 포함할 수 있다. 이때, 상기 제1 산화물의 밀도는 상기 제2 산화물의 밀도보다 높도록 형성될 수 있다. 즉, 상기 제2 산화물은 상기 제1 산화물 보다 상대적으로 실리콘과 산소의 결합 빈도가 낮을 수 있다.
이에 따라, 제1 터널 산화물층(111), 질소 공급층(113) 및 제3 터널 산화물층(115)이 형성된 후에, 상기 제1 산화물 내에 존재하는 결함의 농도는 상기 제2 산화물 내에 존재하는 결함 농도보다 낮을 수 있다. 제1 터널 산화물층(111), 질소 공급층(113) 및 제3 터널 산화물층(115)은 일 예로서, 화학기상증착법 또는 원자층 증착법에 의해 형성될 수 있다.
일 실시 예에서, 질소 공급층(113)을 형성하는 방법은, 박막 내에서 산소보다 질소의 농도가 높은 실리콘산질화물층을 형성하는 과정으로 진행될 수 있다.일 실시 예에서, 제1 터널 산화물층(111) 및 제2 터널 산화물층(115)은 각각 실리콘 산화물층일 수 있다. 이때, 제1 터널 산화물층(111)은 750 ℃ 이상의 고온에서 형성될 수 있다. 또는, 제1 터널 산화물층(111)은 0.4 내지 0.6 Torr의 공정 압력에서 형성될 수 있다. 반면에, 제2 터널 산화물층은 750℃ 미만의 상대적인 저온에서 형성될 수 있다. 또는, 제2 터널 산화물층은 0.4 Torr 미만의 상대적인 저압에서 형성될 수 있다. 일 실시 예에 있어서, 질소 공급층(113)은 실리콘산질화물층일 수 있다. 이때, 상기 실리콘산질화물층 내의 질소 농도는 40 원자%(atomic percent) 이상일 수 있다.
도 7을 참조하면, 도 6의 구조물에 대해 열처리를 진행한다. 상기 열처리는 제1 터널 산화물층(111) 및 제2 터널 산화물층(115)의 질소 확산율 차이를 이용하여, 질소 공급층(113)으로부터 상기 제2 터널 산화물층(115)으로 상기 질소를 열확산시킬 수 있다.
구체적으로, 상기 열처리는 제1 터널 산화물층(111)에 대한 상기 질소의 확산을 억제한 상태에서, 제2 터널 산화물층(115)으로의 질소 확산을 촉진시키는 과정으로 진행될 수 있다. 제1 및 제2 터널 산화물층(111, 115)는 각각 제1 및 제2 질소 확산율을 가질 수 있다. 제1 터널 산화물층(111)의 밀도가 제2 터널 산화물층(115)의 밀도보다 높으므로, 제1 터널 산화물층(111)의 상기 제1 질소 확산율은 제2 터널 산화물층(115)의 상기 제2 질소 확산율보다 낮을 수 있다. 또한, 산화물층 내에서의 질소 확산율은 열처리 온도 조건의 영향을 받을 수 있다. 이에 따라, 상기 제1 및 제2 터널 산화물층(111, 115)의 밀도에 근거하여, 제1 터널 산화물층(111) 내의 질소 확산이 억제되는 상태에서, 제2 터널 산화물층(115)으로 질소 확산이 촉진시키는 열처리 온도 조건을 결정할 수 있다. 이어서, 결정된 온도 조건에서, 기판(101) 상의 제1 터널 산화물층(111), 질소 공급층(113) 및 제2 터널 산화물층(115)에 대한 열처리를 진행할 수 있다. 일 예로서, 상기 열처리 온도는 750℃ 미만에서 진행될 수 있다.
그 결과, 도 7에 도시되는 것과 같이, 기판(101) 상에 제1 내지 제3 터널링층(112, 114, 116)을 포함하는 전하 터널링 구조물(110)이 형성될 수 있다. 제1 터널링층(112)은 상기 질소의 확산이 상대적으로 억제된 상기 제1 터널 산화물층(111)으로부터 형성될 수 있다. 제2 터널링층(114)은 질소 공급층(113) 및 질소 공급층(113)의 질소가 확산한 제2 터널 산화물층(115)의 영역으로부터 형성될 수 있다. 이에 따라, 제2 터널링층(114)은 산질화물층일 수 있다. 제3 터널링층(114)은 질소 공급층(113)의 질소가 확산하지 않은 제2 터널 산화물층(115)의 영역으로부터 형성될 수 있다.
도 8을 참조하면, 제3 터널링층(116) 상에 전하 트랩층(120), 전하 장벽층(130) 및 게이트 전극층(140)을 순차적으로 형성한다. 전하 트랩층(120)은 질화물 또는 산질화물을 포함할 수 있다. 일 실시 예에서, 전하 트랩층(120)은 실리콘 질화물층 또는 실리콘 산질화물층일 수 있다. 전하 트랩층(120)은 일 예로서, 화학기상증착법 또는 원자층 증착법 등에 의해 형성될 수 있다. 전하 장벽층(130)은 산화물을 포함할 수 있다. 일 실시 예로서, 전하 장벽층(130)은 실리콘 산화물층일 수 있다. 전하 장벽층(130)은 일 예로서, 화학기상증착법 또는 원자층 증착법 등에 의해 형성될 수 있다. 게이트 전극층(140)은 전도성 물질을 포함할 수 있다. 상기 전도성 물질은 일 예로서, 텅스텐, 티타늄, 구리, 알루미늄, 루테늄, 백금, 이리듐, 이리듐산화물, 텅스텐질화물, 티타늄질화물, 탄탈륨질화물, 텅스텐카바이드, 티타늄카바이드, 텅스텐실리사이드, 티타늄실리사이드, 탄탈륨실리사이드, 루테늄산화물 또는 이들의 둘 이상의 조합을 포함할 수 있다. 게이트 전극층(140)은 일 예로서, 화학기상증착법 또는 원자층 증착법 등에 의해 형성될 수 있다.
도 9를 참조하면, 제1 내지 제3 터널링층(112, 114, 116), 전하 트랩층(120), 전하 장벽층(130) 및 게이트 전극층(140)을 패터닝하여, 기판(101)을 노출시키는 게이트 패턴 구조물(1a)을 형성한다. 이어서, 게이트 패턴 구조물(1a)의 양쪽 단부에 위치하는 기판(101)의 영역을 도핑하여, 소스 및 드레인 영역(105, 106)을 형성한다.
상술한 공정을 진행함으로써, 본 개시의 일 실시 예에 따르는 비휘발성 메모리 장치를 제조할 수 있다. 본 개시의 실시 예에 의하면, 기판 상에 제1 밀도를 가지는 제1 터널 산화물층, 상기 제1 밀도보다 작은 제2 밀도를 가지는 제2 터널 산화물층, 및 상기 제1 및 제2 산화물층 사이에 배치되는 질소 공급층을 형성하고, 이후에, 상기 질소 공급층 내의 질소를 상기 제2 터널 산화물층으로 확산시켜, 상기 제2 터널 산화물층의 적어도 일부분을 산질화물층으로 변환시킨다. 그 결과, 상기 질소의 확산이 상대적으로 억제된 상기 제1 터널 산화물층으로부터 상기 제1 터널링층을 형성할 수 있다. 또한, 상기 질소 공급층 및 상기 질소가 확산된 상기 제2 터널 산화물층의 부분으로부터 상기 제2 터널링층을 형성할 수 있다. 상기 질소가 확산되지 않은 상기 제2 터널 산화물층의 부분으로부터 상기 제3 터널링층을 형성할 수 있다.
즉, 상대적으로 고밀도의 산화물을 포함하는 제1 터널 산화물층은 상기 질소의 확산이 억제됨으로써, 내부에 상기 질소에 의한 트랩 사이트가 형성되는 것이 억제되어 결과적으로 채널층과의 사이에서 누설전류가 감소할 수 있다. 상대적으로 저밀도의 산화물을 포함하는 상기 제2 터널 산화물층은 상기 질소가 확산되어 산질화물층을 형성함으로써, 전하 터널링 구조물의 터널링 효율을 향상시키는 기능을 수행하는 제2 터널링층을 신뢰성 있게 형성할 수 있다.
도 10은 본 개시의 다른 실시 예에 따르는 비휘발성 메모리 소자의 제조 방법을 개략적으로 나타내는 순서도이다. 도 10을 참조하면, S210 단계에서, 기판을 제공한다. S220 단계에서, 상기 기판 상에, 서로 번갈아 적층되는 층간 절연층 및 게이트 전극층을 포함하는 셀 전극 구조물을 형성한다. S230 단계에서, 상기 기판 상에서, 상기 셀 전극 구조물을 관통하는 트렌치를 형성한다. S240 단계에서, 상기 트렌치의 측벽면 상에 전하 트랩층을 형성한다. S250 단계에서, 상기 전하 트랩층 상에 제1 밀도를 가지는 제1 측벽 산화물층, 질소 공급층, 및 상기 제1 밀도보다 큰 제2 밀도를 가지는 제2 측벽 산화물층을 순차적으로 형성한다. S260 단계에서, 상기 질소 공급층 내의 질소를 상기 제1 측벽 산화물층으로 확산시켜, 상기 제1 측벽 산화물층의 적어도 일부분을 산질화물층으로 변환시킨다. 상술한 S210 단계 내지 S260 단계를 포함하는 공정을 실시하여, 상기 기판 상에 제1 내지 제3 터널링층을 구비하는 비휘발성 메모리 장치를 제조할 수 있다.
한편, 상기 비휘발성 메모리 장치의 제조 방법의 구체적인 예는 도 11 내지 도 16의 단면도를 이용하여, 보다 상세하게 설명될 수 있다. 도 11 내지 도 16과 관련하여 상술하는 비휘발성 메모리 장치의 제조 방법은, 도 3 및 도 4과 관련하여 상술한 비휘발성 메모리 장치(2, 3)의 제조 방법을 제공할 수 있다.
도 11을 참조하면, 기판(201)을 제공한다. 기판(201)은 반도체 기판일 수 있다. 상기 반도체 기판은 일 예로서, 실리콘(Si) 기판, 갈륨비소(GaAs) 기판, 인듐인(InP) 기판, 게르마늄(Ge) 기판, 또는 실리콘 게르마늄(SiGe) 기판일 수 있다. 상기 반도체 기판은 n형 또는 p형으로 도핑되어 전도성을 가질 수 있다. 다른 실시 예에서, 기판(201)은 실리콘-온-절연체(silicon-on-insulator) 기판과 같은 절연 기판일 수 있다.
이어서, 기판(201) 상에 베이스 전도층(205)을 형성한다. 베이스 전도층(205)은 일 예로서, 도핑된 반도체, 금속, 전도성 금속 질화물 또는 전도성 금속 실리사이드를 포함할 수 있다. 일 예에서, 베이스 전도층(205)은 n형으로 도핑된 실리콘을 포함 할 수 있다. 다른 예에서, 베이스 전도층(205)은 텅스텐(W), 티타늄(Ti), 구리(Cu), 알루미늄(Al), 텅스텐 질화물, 티타늄질화물, 탄탈륨질화물, 텅스텐실리사이드, 티타늄실리사이드, 탄탈륨실리사이드 또는 이들의 둘 이상의 조합을 포함할 수 있다. 베이스 전도층(205)은 일 예로서, 화학기상증착법 또는 원자층 증착법에 의해 형성될 수 있다.
이어서, 베이스 전도층(205) 상에 서로 번갈아 적층되는 층간 절연층(210a, 210b, 210c, 210d, 210e, 210f, 210g) 및 게이트 전극층(310a, 310b, 310c, 310d, 310e, 310f)을 포함하는 셀 구조물(3a)을 형성한다. 층간 절연층(210a, 210b, 210c, 210d, 210e, 210f, 210g)은 일 예로서, 절연성 산화물, 절연성 질화물, 절연성 산질화물 등을 포함할 수 있다. 층간 절연층(210a, 210b, 210c, 210d, 210e, 210f, 210g)은 일 예로서, 실리콘산화물, 실리콘질화물, 실리콘산질화물을 포함할 수 있다. 층간 절연층(210a, 210b, 210c, 210d, 210e, 210f, 210g)은 일 예로서, 화학기상증착법 또는 원자층 증착법에 의해 형성될 수 있다.
게이트 전극층(310a, 310b, 310c, 310d, 310e, 310f)은 일 예로서, 금속, 전도성 금속 질화물, 전도성 금속 실리사이드, 전도성 금속 산화물, 전도성 금속카바이드 등을 포함할 수 있다. 게이트 전극층(310a, 310b, 310c, 310d, 310e, 310f)은 일 예로서, 텅스텐, 티타늄, 구리, 루테늄, 텅스텐 질화물, 티타늄질화물, 탄탈륨질화물, 루테늄 산화물 텅스텐카바이드, 티타늄카바이드, 텅스텐실리사이드, 티타늄실리사이드, 탄탈륨실리사이드 또는 이들의 둘 이상의 조합을 포함할 수 있다. 게이트 전극층(310a, 310b, 310c, 310d, 310e, 310f)은 일 예로서, 화학기상증착법 또는 원자층 증착법에 의해 형성될 수 있다.
도 12를 참조하면, 베이스 전도층(205) 상에서 셀 구조물(3a)을 관통하는 트렌치(10)를 형성한다. 구체적으로, 베이스 전도층(205) 상에 적층된 셀 구조물(3a)을 선택적으로 식각하여, 베이스 전도층(205)을 노출시키는 트렌치(10)를 형성한다. 상기 식각 결과, 트렌치(10)의 측벽면 상에 층간 절연층(210a, 210b, 210c, 210d, 210e, 210f, 210g) 및 게이트 전극층(310a, 310b, 310c, 310d, 310e, 310f)의 측면이 노출될 수 있다. 트렌치(10)를 형성하는 방법은 일 예로서, 비등방성 식각 방법이 적용될 수 있다.
도 13을 참조하면, 트렌치(10)의 측벽면 상에 전하 장벽층(410), 전하 트랩층(420), 제1 측벽 산화물층(431), 질소 공급층(433), 및 제2 측벽 산화물층(435)를 순차적으로 형성한다.
구체적인 실시 예에서, 트렌치(10) 내벽면을 따라, 전하 장벽층(410)에 대응하는 장벽 물질층, 전하 트랩층(420)에 대응하는 트랩 물질층, 제1 측벽 산화물층(431)에 대응하는 제1 산화물 물질층, 질소 공급층(433)에 대응하는 질화물 물질층, 및 제2 측벽 산화물층(435)에 대응하는 제2 산화물 물질층을 순차적으로 형성한다. 상기 장벽 물질층, 상기 트랩 물질층, 상기 제1 산화물 물질층, 상기 질화물 물질층, 및 상기 제2 산화물 물질층은, 각각 화학기상증착법 또는 원자층 증착법에 의해 형성될 수 있다.
이어서, 상기 장벽 물질층, 상기 트랩 물질층, 상기 제1 산화물 물질층, 상기 질화물 물질층, 및 상기 제2 산화물 물질층을 선택적으로 식각하여, 베이스 전도층(205)을 선택적으로 노출시키는 컨택 홀(20)을 형성한다. 컨택 홀(20)을 형성하는 식각 과정에서 트렌치(10) 외부에 형성된 상기 장벽 물질층, 상기 트랩 물질층, 상기 제1 산화물 물질층, 상기 질화물 물질층, 및 상기 산화물 물질층이 제거될 수 있다. 그 결과, 전하 장벽층(410), 전하 트랩층(420), 제1 측벽 산화물층(431), 질소 공급층(433), 및 제2 측벽 산화물층(435)를 형성할 수 있다.
도 13을 다시 참조하면, 전하 장벽층(410)은 산화물을 포함할 수 있다. 일 실시 예로서, 전하 장벽층(410)은 실리콘 산화물층일 수 있다. 전하 트랩층(420)은 질화물 또는 산질화물을 포함할 수 있다. 일 실시 예에서, 전하 트랩층(420)은 실리콘 질화물층 또는 실리콘 산질화물층일 수 있다.
제1 측벽 산화물층(431)은 제1 산화물을 포함할 수 있다. 질소 공급층(433)은 산질화물을 포함할 수 있다. 제2 측벽 산화물층(435)은 제2 산화물을 포함할 수 있다. 이때, 상기 제1 산화물의 밀도는 상기 제2 산화물의 밀도보다 낮도록 형성될 수 있다. 이에 따라, 제1 측벽 산화물층(431), 질소 공급층(433) 및 제2 측벽 산화물층(435)이 형성된 후에, 제1 측벽 산화물층(431) 내에 존재하는 결함의 농도는 제2 측벽 산화물층(435)내에 존재하는 결함 농도보다 클 수 있다.
일 실시 예에서, 제1 측벽 산화물층(431) 및 제2 측벽 산화물층(435)은 각각 실리콘 산화물층일 수 있다. 이때, 제1 측벽 산화물층(431)은 750℃ 미만의 상대적인 저온에서 형성될 수 있다. 또는, 제1 측벽 산화물층(431)은 0.4 Torr 미만의 상대적인 저압에서 형성될 수 있다. 반면에, 제2 측벽 산화물층(435)은 750 ℃ 이상의 고온에서 형성될 수 있다. 또는, 제2 측벽 산화물층(435)은 0.4 내지 0.6 Torr의 공정 압력에서 형성될 수 있다. 일 실시 예에 있어서, 질소 공급층(433)은 실리콘산질화물층일 수 있다. 이때, 상기 실리콘산질화물층 내의 질소 농도는 40 원자%(atomic percent) 이상일 수 있다.
도 14를 참조하면, 도 13의 구조물 상에 채널층(440)을 형성한다. 구체적으로, 채널층(440)은 컨택 홀(20)을 통해 노출된 베이스 전도층(205)과 접촉하며, 또한, 트렌치(10)의 측벽면 상의 제2 측벽 산화물층(435)을 커버하도록 형성될 수 있다. 또한, 트렌치(10)의 외부를 덮도록 형성될 수 있다.
채널층(440)은 일 예로서, 반도체 물질을 포함할 수 있다. 상기 반도체 물질은 실리콘, 게르마늄, 실리콘게르마늄, 갈륨비소, 인듐갈륨비소 또는 이들의 둘 이상의 조합을 포함할 수 있다. 일 실시 예에서, 상기 반도체 물질은 n형 또는 p형으로 도핑될 수 있다. 채널층(440)은 다른 예로서, 전도성 금속 산화물을 포함할 수 있다. 상기 전도성 금속 산화물은 인듐-갈륨-아연 산화물, 인듐-주석 산화물 등을 포함할 수 있다. 채널층(440)은 일 예로서, 화학기상증착법 또는 원자층 증착법에 의해 형성될 수 있다.
이어서, 채널층(440) 상에 필링 산화물층(450)을 형성한다. 필링 산화물층(450)은 트렌치(10)를 채우도록 형성되며, 트렌치(10) 외부의 채널층(440) 상에 형성될 수 있다. 필링 산화물층(450)은 일 예로서, 절연 물질을 포함할 수 있다. 상기 절연 물질은 일 예로서, 산화물, 질화물 또는 산질화물을 포함할 수 있다.
도 15를 참조하면, 도 14의 구조물에 대해 열처리를 진행한다. 상기 열처리는 제1 측벽 산화물층(431) 및 제2 측벽 산화물층(435)의 질소 확산율 차이를 이용하여, 질소 공급층(433)으로부터 상기 제1 측벽 산화물층(431)으로 상기 질소를 열확산시킬 수 있다.
구체적으로, 상기 열처리는 제2 측벽 산화물층(435)에 대한 상기 질소의 확산을 억제한 상태에서, 제1 측벽 산화물층(431)으로의 질소 확산을 촉진시키는 과정으로 진행될 수 있다. 제1 및 제2 측벽 산화물층(431, 435)는 각각 제1 및 제2 질소 확산율을 가질 수 있다. 제2 측벽 산화물층(435)의 밀도가 제1 측벽 산화물층(431)의 밀도보다 높으므로, 제2 측벽 산화물층(436)의 상기 제2 질소 확산율은 제1 측벽 산화물층(431)의 상기 제1 질소 확산율보다 낮을 수 있다. 또한, 산화물층 내에서의 질소 확산율은 열처리 온도 조건의 영향을 받으므로, 제2 측벽 산화물층(435) 내의 질소 확산이 억제되는 상태에서, 제1 측벽 산화물층(431)으로 질소 확산이 이루어지는 열처리 온도 조건을, 상기 제1 및 제2 측벽 산화물층(431, 435)의 밀도에 근거하여 결정할 수 있다. 이어서, 결정된 온도 조건에서, 트렌치(10)의 측벽면 상에서의 제1 측벽 산화물층(431), 질소 공급층(433) 및 제2 측벽 산화물층(435)에 대한 열처리를 진행할 수 있다. 일 예로서, 상기 열처리 온도는 750℃ 미만에서 진행될 수 있다.
그 결과, 도 15에 도시되는 것과 같이, 트렌치(10)의 측벽면을 따라, 채널층(440) 상에 제1 내지 제3 터널링층(430a, 430b, 430c)을 포함하는 터널링 구조물(430)를 형성할 수 있다. 제1 터널링층(430a)은 상기 질소의 확산이 상대적으로 억제된 상기 제2 측벽 산화물층(435)으로부터 형성될 수 있다. 제2 터널링층(430b)은 질소 공급층(433) 및 질소 공급층(433)의 질소가 확산한 제1 측벽 산화물층(431)의 영역으로부터 형성될 수 있다. 이에 따라, 제2 터널링층(430b)은 산질화물층일 수 있다. 제3 터널링층(430c)은 질소 공급층(433)의 질소가 확산하지 않은 제1 측벽 산화물층(431)의 잔존 영역으로부터 형성될 수 있다.
도시되지는 않았지만, 트렌치(10) 외부의 채널층(440) 및 필링 산화물층(450)이 추가적으로 제거될 수 있다. 상기 채널층(440) 및 필링 산화물층(450)의 제거 공정은, 일 예로서, 화학적 기계적 연마법과 같은 평탄화 공정 또는 에치-백과 같은 식각 공정으로 진행될 수 있다. 그 결과, 도 16에서와 같이, 최상층 층간 절연층(210g)의 상면과, z-방향으로 연장된 전하 장벽층(410), 전하 트랩층(420) 및 터널링 구조물(430)의 상면이 동일 평면 상에 위치할 수 있다.
이어서, z-방향으로 연장된 전하 장벽층(410), 전하 트랩층(420) 및 터널링 구조물(430), 채널층(440) 및 필링 산화물층(450)의 상면을 커버하는 비트 라인(460)이 형성될 수 있다. 비트 라인(460)은 전도성 물질을 포함할 수 있다. 비트 라인(460)은 일 예로서, 화학기상증착법 또는 원자층 증착법으로 형성될 수 있다.
상술한 공정을 진행하여, 본 개시의 일 실시 예에 따르는 비휘발성 메모리 장치를 제조할 수 있다. 본 개시의 실시 예에 의하면, 트렌치의 측벽면 상에 제1 밀도를 가지는 제1 측벽 산화물층, 상기 제1 밀도보다 큰 제2 밀도를 가지는 제2 측벽 산화물층, 및 상기 제1 및 제2 측벽 산화물층 사이에 배치되는 질소 공급층을 형성하고, 이후에, 상기 질소 공급층 내의 질소를 상기 제1 측벽 산화물층으로 확산시켜, 상기 제1 측벽 산화물층의 적어도 일부분을 산질화물층으로 변환시킨다. 그 결과, 상기 질소의 확산이 상대적으로 억제된 상기 제2 측벽 산화물층으로부터 제1 터널링층을 형성할 수 있다. 또한, 상기 질소 공급층 및 상기 질소가 확산된 상기 제1 측벽 산화물층의 부분으로부터 제2 터널링층을 형성할 수 있다. 상기 질소가 확산되지 않은 상기 제1 측벽 산화물층의 부분으로부터 상기 제3 터널링층을 형성할 수 있다.
즉, 상대적으로 고밀도의 산화물을 포함하는 상기 제2 측벽 산화물층은 상기 질소의 확산이 억제됨으로써, 내부에 상기 질소에 의한 트랩 사이트가 형성되는 것이 억제되어, 결과적으로 채널층과의 사이에서 누설전류가 감소할 수 있다. 상대적으로 저밀도의 산화물을 포함하는 상기 제1 측벽 산화물층은 상기 질소가 확산되어 산질화물층을 형성함으로써, 전하 터널링 구조물의 터널링 효율을 향상시키는 기능을 수행하는 상기 제2 터널링층을 신뢰성 있게 형성할 수 있다.
이상에서는 도면 및 실시 예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 본 출원의 기술적 사상으로부터 벗어나지 않는 범위 내에서 본 출원에 개시된 실시예들을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
1 2: 비휘발성 메모리 장치,
10: 트렌치, 20: 컨택 홀,
101 201: 기판, 205: 베이스 전도층,
110: 전하 터널링 구조물, 120: 전하 트랩층,
111: 제1 터널 산화물층, 113: 질소 공급층, 115: 제2 터널 산화물층,
112 114 116: 제1 내지 제3 터널링층,
130: 전하 장벽층, 140: 게이트 전극층,
MC1 MC2 MC3 MC4 MC5 MC6: 제1 내지 제6 메모리 셀 트랜지스터,
ch1 ch2 ch3 ch4 ch5 ch6: 제1 내지 제6 채널층
210a 210b 210c 210d 210e 210f 210g: 제1 내지 제7 층간 절연층
310a 310b 310c 310d 310e 310f: 제1 내지 제6 게이트 전극층
410: 전하 장벽층, 420: 전하 트랩층, 430: 터널링 구조물,
431: 제1 측벽 산화물층, 433: 질소 공급층, 435: 제2 측벽 산화물층
430a 430b 430c: 제1 내지 제3 터널링층
440: 채널층, 450: 필링 절연층, 460: 비트 라인.

Claims (23)

  1. 기판 상에 제1 터널 산화물층, 질소 공급층, 상기 제1 터널 산화물층보다 저밀도의 제2 터널 산화물층을 순차적으로 형성하는 단계; 및
    상기 제1 터널 산화물층과 상기 제2 터널 산화물층의 밀도 차이에 의해 상기 질소 공급층 내의 질소가 상기 제1 터널 산화물층으로 확산하는 것을 억제한 상태에서, 상기 질소를 상기 제2 터널 산화물층으로 확산시켜, 상기 제2 터널 산화물층의 적어도 일부분을 산질화물층으로 변환시키는 단계를 포함하되,
    상기 제1 터널 산화물층으로부터 제1 터널링층을 형성하고,
    상기 질소가 확산된 상기 제2 터널 산화물층의 적어도 일부분으로부터 변환된 상기 산질화물층으로부터 제2 터널링층을 형성하고,
    상기 질소가 확산되지 않은 상기 제2 터널 산화물층의 부분으로부터 제3 터널링층을 형성하는
    비휘발성 메모리 장치의 제조 방법.
  2. ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈
    제1 항에 있어서,
    상기 질소 공급층을 형성하는 단계는
    박막 내에서 산소보다 질소의 농도가 높은 실리콘산질화물층을 형성하는 단계를 포함하는
    비휘발성 메모리 장치의 제조 방법.
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제1 항에 있어서,
    상기 제1 터널 산화물 내에서의 질소 확산율은 상기 제2 터널 산화물층 내에서의 질소 확산율보다 작은
    비휘발성 메모리 장치의 제조 방법.
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    제3 항에 있어서,
    상기 질소 공급층 내의 질소를 상기 제2 터널 산화물층으로 확산시키는 단계는
    상기 제1 터널 산화물층과 상기 제2 터널 산화물층의 질소 확산율 차이를 이용하는 열처리를 통해, 상기 질소 공급층으로부터 상기 제2 터널 산화물층으로 상기 질소를 확산시키는 단계를 포함하는
    비휘발성 메모리 장치의 제조 방법.
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    제4 항에 있어서,
    상기 열처리 단계는
    상기 제1 터널 산화물층에 대한 상기 질소 확산을 억제한 상태에서 상기 제2 터널 산화물층으로의 상기 질소 확산을 촉진시키는 단계를 포함하는
    비휘발성 메모리 장치의 제조 방법.
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈
    제1 항에 있어서,
    상기 제1 터널 산화물층은 실리콘 산화물을 포함하고,
    상기 질소 공급층은 실리콘산질화물을 포함하고,
    상기 제2 터널 산화물층은 실리콘 산화물을 포함하되,
    상기 제1 터널 산화물층의 상기 실리콘 산화물은 상기 제2 터널 산화물층의 상기 실리콘 산화물보다 고밀도를 가지는
    비휘발성 메모리 장치의 제조 방법.
  7. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈
    제1 항에 있어서,
    상기 제1 터널 산화물층을 형성하는 온도는 제2 터널 산화물층을 형성하는 온도보다 높은
    비휘발성 메모리 장치의 제조 방법.
  8. ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈
    제1 항에 있어서,
    상기 제2 터널 산화물층과 접하는 전하 트랩층을 형성하는 단계를 더 포함하되,
    상기 전하 트랩층은 질화물 또는 산질화물을 포함하는
    비휘발성 메모리 장치의 제조 방법.
  9. ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈
    제8 항에 있어서,
    상기 전하 트랩층과 접하는 전하 장벽층을 형성하는 단계; 및
    상기 전하 장벽층과 접하는 게이트 전극층을 형성하는 단계를 더 포함하는
    비휘발성 메모리 장치의 제조 방법.
  10. ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈
    제1 항에 있어서,
    상기 제2 터널 산화물층의 적어도 일부분을 산질화물층으로 변환시키는 단계는
    상기 제2 터널 산화물층의 적어도 일부분을, 상대적으로 고유전율을 가지는 박막층으로 변환시키는 단계를 포함하는
    비휘발성 메모리 장치의 제조 방법.
  11. 기판을 제공하는 단계;
    상기 기판 상에, 서로 번갈아 적층되는 층간 절연층 및 게이트 전극층을 포함하는 셀 전극 구조물을 형성하는 단계;
    상기 기판 상에서, 상기 셀 전극 구조물을 관통하는 트렌치를 형성하는 단계;
    상기 트렌치의 측벽면 상에 전하 트랩층을 형성하는 단계;
    상기 전하 트랩층 상에 제1 밀도를 가지는 제1 측벽 산화물층, 질소 공급층, 및 상기 제1 밀도보다 큰 제2 밀도를 가지는 제2 측벽 산화물층을 순차적으로 형성하는 단계; 및
    상기 제1 측벽 산화물층과 상기 제2 측벽 산화물층의 밀도 차이를 이용하여 상기 질소 공급층 내의 질소가 상기 제2 측벽 산화물층으로 확산하는 것을 억제한 상태에서, 상기 질소를 상기 제1 측벽 산화물층으로 확산시켜, 상기 제1 측벽 산화물층의 적어도 일부분을 산질화물층으로 변환시키는 단계를 포함하고,
    상기 제2 측벽 산화물층으로부터 제1 터널링층을 형성하고,
    상기 질소가 확산된 상기 제1 측벽 산화물층의 상기 적어도 일부분으로부터 변환된 상기 산질화물층으로부터 제2 터널링층을 형성하고,
    상기 질소가 확산하지 않은 상기 제1 측벽 산화물층의 부분으로부터 제3 터널링층을 형성하는
    비휘발성 메모리 장치의 제조 방법.
  12. ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈
    제11 항에 있어서,
    상기 질소 공급층을 형성하는 단계는
    박막 내에서 산소보다 질소의 농도가 높은 실리콘산질화물층을 형성하는 단계를 포함하는
    비휘발성 메모리 장치의 제조 방법.
  13. ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈
    제11 항에 있어서,
    상기 제1 측벽 산화물 내에서의 질소 확산율은 상기 제2 측벽 산화물층 내에서의 질소 확산율보다 큰
    비휘발성 메모리 장치의 제조 방법.
  14. ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈
    제13 항에 있어서,
    상기 질소 공급층 내의 질소를 상기 제1 측벽 산화물층으로 확산시키는 단계는
    상기 제1 측벽 산화물층과 상기 제2 측벽 산화물층의 질소 확산율 차이를 이용하는 열처리를 통해, 상기 질소 공급층으로부터 상기 제1 측벽 산화물층으로 상기 질소를 확산시키는 단계를 포함하는
    비휘발성 메모리 장치의 제조 방법.
  15. ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈
    제14 항에 있어서,
    상기 열처리 단계는
    상기 제2 측벽 산화물층에 대한 상기 질소 확산을 차단시킨 상태에서 상기 제1 측벽 산화물층으로의 상기 질소 확산을 촉진시키는 단계를 포함하는
    비휘발성 메모리 장치의 제조 방법.
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