KR20230118412A - 식각 불량을 개선하는 3차원 플래시 메모리 및 그 제조 방법 - Google Patents
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Abstract
식각 불량을 개선하는 3차원 플래시 메모리 및 그 제조 방법이 개시된다. 실시예들에 따른 3차원 플래시 메모리의 제조 방법은 채널 홀들을 서로 연결하는 적어도 하나의 수직 연결 패턴이 형성되는 공간인 적어도 하나의 수직 연결 트렌치가 기 설정된 값 이상의 너비를 갖게 됨에 따라, ONO 패턴 중 적어도 하나의 패턴을 기 설정된 값 이상의 두께를 갖는 고유전율(High-K) 물질로 형성하는 방식 또는 적어도 하나의 수직 연결 트렌치 내에 희생막을 연장 형성하는 방식 중 어느 하나의 방식을 활용함을 특징으로 한다.
Description
아래의 실시예들은 3차원 플래시 메모리에 관한 것으로, 보다 상세하게는, 식각 불량을 개선하는 3차원 플래시 메모리 및 그 제조 방법에 대한 기술이다.
플래시 메모리 소자는 F-N 터널링(Fowler-Nordheimtunneling) 또는 열전자 주입(Hot electron injection)에 의해 전기적으로 데이터의 입출력을 제어하여 전기적으로 프로그램 및 소거가 가능한 판독 전용 메모리(Electrically Erasable Programmable Read Only Memory; EEPROM)로서, 컴퓨터, 디지털 카메라, MP3 플레이어, 게임 시스템, 메모리 스틱(Memory stick) 등에 공통적으로 이용될 수 있다.
이러한 플래시 메모리 소자에서는 소비자가 요구하는 우수한 성능 및 저렴한 가격을 충족시키기 위해 집적도를 증가시키는 것이 요구된 바, 메모리 셀 트랜지스터들이 수직 방향으로 배열되어 셀 스트링을 구성한 채 셀 스트링이 복수 개 구비되어 어긋나며 배치되는 Staggered 형상을 갖는 3차원 구조가 제안되었다.
하지만 Staggered 형상을 갖는 3차원 구조는, 셀 스트링이 원 형태를 갖기 때문에, 셀 스트링이 형성되는 공간인 채널 홀의 식각 과정에서 식각용 가스가 내부로 유입되기 힘들어 식각 프로파일을 확보하기 힘든 문제점을 갖는다.
상기 문제점을 해결하기 위해 채널 홀들을 수평 평면 상에서 서로 연결하는 적어도 하나의 수직 연결 패턴을 포함하는 피넛(Peanut) 구조가 제안되었다.
종래의 피넛 구조를 갖는 3차원 플래시 메모리는, 제조 공정을 단순화하고자 적어도 하나의 수직 연결 패턴(VP)을 셀 스트링인 수직 채널 구조체들(VS)과 동일한 공정을 통해 동시에 수행한다.
적어도 하나의 수직 연결 패턴(VP)과 수직 채널 구조체들(VS)이 동일한 공정을 통해 동시에 수행되는 조건에서는, 종래의 피넛 구조를 갖는 3차원 플래시 메모리를 도시한 도 1에 도시된 바와 같이 적어도 하나의 수직 연결 패턴(VP)에 의해 서로 연결되는 수직 채널 구조체들(VS)이 전기적으로 분리되기 위해, 적어도 하나의 수직 연결 패턴(VP)이 터널 산화 패턴(TOP), 전하 저장 패턴(NP) 및 블로킹 산화 패턴(BOP)으로 구성되는 ONO 패턴 중 적어도 하나의 패턴만으로 구성되어야 한다(적어도 하나의 수직 연결 패턴(VP)에 수직 채널 구조체들(VS) 각각의 수직 채널 패턴(VCP)이 포함되어서는 안됨).
이로 인해, 종래의 피넛 구조를 갖는 3차원 플래시 메모리에서는, ONO 패턴이 16nm의 두께를 갖는 제약으로 적어도 하나의 수직 연결 패턴(VP)의 너비가 35nm 이하로 제한되는 바, 적어도 하나의 수직 연결 패턴(VP)의 식각 과정에서 식각용 가스가 내부로 유입되기 힘들어 식각 프로파일을 확보하기 힘든 문제가 발생될 수 있다.
따라서, 아래의 실시예들은 적어도 하나의 수직 연결 패턴(VP)의 식각 프로파일을 확보하기 힘든 문제를 해결하는 기술을 제안하고자 한다.
일 실시예들은 수직 채널 구조체들(VS) 및 적어도 하나의 수직 연결 패턴(VP)이 동일한 공정을 통해 동시에 수행되는 조건에서 적어도 하나의 수직 연결 패턴(VP)의 식각 프로파일을 확보하기 힘든 문제를 해결하고자, 적어도 하나의 수직 연결 패턴(VP)이 형성되는 공간인 적어도 하나의 수직 연결 트렌치(VT)를 기 설정된 값 이상의 너비를 갖도록 하는 3차원 플래시 메모리 및 그 제조 방법을 제안한다.
보다 상세하게, 일 실시예들은 ONO 패턴 중 적어도 하나의 패턴을 기 설정된 값 이상의 두께를 갖는 고유전율(High-K) 물질로 형성하는 방식 또는 적어도 하나의 수직 연결 트렌치(VT) 내에 희생막(SAC)을 연장 형성하는 방식 중 어느 하나의 방식을 활용하는 제조 방법을 제안한다.
다만, 본 발명이 해결하고자 하는 기술적 과제들은 상기 과제로 한정되는 것이 아니며, 본 발명의 기술적 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있다.
실시예에 따르면, 3차원 플래시 메모리의 제조 방법은, 수평 방향으로 연장 형성되며 수직 방향으로 교대로 적층된 층간 절연막들 및 워드 라인들을 포함하는 반도체 구조체를 준비하는 단계; 상기 반도체 구조체에 상기 수직 방향으로 채널 홀들을 연장 형성하는 단계; 상기 채널 홀들이 수평 평면 상에서 서로 연결되도록 상기 반도체 구조체에 상기 수직 방향으로 기 설정된 값 이상의 너비를 갖는 적어도 하나의 수직 연결 트렌치를 연장 형성하는 단계; 상기 채널 홀들 내에 상기 수직 방향으로 ONO 패턴 및 수직 채널 패턴을 각각 포함하는 수직 채널 구조체들을 연장 형성하는 단계; 및 상기 적어도 하나의 수직 연결 트렌치 내에 상기 수직 방향으로 적어도 하나의 수직 연결 패턴을 연장 형성하는 단계를 포함하고, 상기 적어도 하나의 수직 연결 패턴을 연장 형성하는 단계는, 상기 ONO 패턴을 구성하는 터널 산화 패턴(Tunnel Oxide Pattern), 전하 저장 패턴(Nitride Pattern) 또는 블로킹 산화 패턴(Blocking Oxide Pattern) 중 기 설정된 값 이상의 두께를 갖는 고유전율(High-K) 물질로 형성되는 적어도 하나의 패턴으로 상기 적어도 하나의 수직 연결 패턴을 구성하는 단계인 것을 특징으로 할 수 있다.
실시예에 따르면, 3차원 플래시 메모리의 제조 방법은, 수평 방향으로 연장 형성되며 수직 방향으로 교대로 적층된 층간 절연막들 및 희생층들을 포함하는 반도체 구조체를 준비하는 단계; 상기 반도체 구조체에 상기 수직 방향으로 채널 홀들을 연장 형성하는 단계; 상기 채널 홀들이 수평 평면 상에서 서로 연결되도록 상기 반도체 구조체에 상기 수직 방향으로 기 설정된 값 이상의 너비를 갖는 적어도 하나의 수직 연결 트렌치를 연장 형성하는 단계; 상기 채널 홀들 내에 상기 수직 방향으로 ONO 패턴 및 수직 채널 패턴을 각각 포함하는 수직 채널 구조체들을 연장 형성하는 단계; 상기 적어도 하나의 수직 연결 트렌치 내에 상기 수직 방향으로 적어도 하나의 수직 연결 패턴을 연장 형성하는 단계; 및 상기 반도체 구조체에서 상기 희생층들을 제거하여 상기 희생층들이 제거된 공간들에 워드 라인들을 형성하는 단계를 포함하고, 상기 적어도 하나의 수직 연결 패턴을 연장 형성하는 단계는, 상기 ONO 패턴을 구성하는 터널 산화 패턴(Tunnel Oxide Pattern), 전하 저장 패턴(Nitride Pattern) 또는 블로킹 산화 패턴(Blocking Oxide Pattern) 중 기 설정된 값 이상의 두께를 갖는 고유전율(High-K) 물질로 형성되는 적어도 하나의 패턴으로 상기 적어도 하나의 수직 연결 패턴을 구성하는 단계인 것을 특징으로 할 수 있다.
일 측면에 따르면, 수직 채널 구조체들을 연장 형성하는 단계 및 상기 적어도 하나의 수직 연결 패턴을 연장 형성하는 단계는, 동일한 공정을 통해 동시에 수행되는 것을 특징으로 할 수 있다.
실시예에 따르면, 3차원 플래시 메모리의 제조 방법은, 수평 방향으로 연장 형성되며 수직 방향으로 교대로 적층된 층간 절연막들 및 희생층들을 포함하는 반도체 구조체를 준비하는 단계; 상기 반도체 구조체에 상기 수직 방향으로 채널 홀들을 연장 형성하는 단계; 상기 채널 홀들이 수평 평면 상에서 서로 연결되도록 상기 반도체 구조체에 상기 수직 방향으로 기 설정된 값 이상의 너비를 갖는 적어도 하나의 수직 연결 트렌치를 연장 형성하는 단계; 상기 채널 홀들 및 상기 적어도 하나의 수직 연결 트렌치 내에 희생막을 연장 형성하는 단계; 상기 희생막이 연장 형성된 상기 채널 홀들 내에 상기 수직 방향으로 ONO 패턴 및 수직 채널 패턴을 각각 포함하는 수직 채널 구조체들을 연장 형성하는 단계; 상기 희생막이 연장 형성된 상기 적어도 하나의 수직 연결 트렌치 내에 상기 수직 방향으로 적어도 하나의 수직 연결 패턴을 연장 형성하는 단계; 상기 반도체 구조체에서 상기 희생층들 및 상기 희생막을 제거하여 상기 희생층들 및 상기 희생막이 제거된 공간들에 워드 라인들을 형성하는 단계를 포함할 수 있다.
일 측면에 따르면, 상기 수직 채널 구조체들을 연장 형성하는 단계 및 상기 적어도 하나의 수직 연결 패턴을 연장 형성하는 단계는, 동일한 공정을 통해 동시에 수행되는 것을 특징으로 할 수 있다.
일 실시예들은 적어도 하나의 수직 연결 패턴(VP)이 형성되는 공간인 적어도 하나의 수직 연결 트렌치(VT)를 기 설정된 값 이상의 너비를 갖도록 하는 3차원 플래시 메모리 및 그 제조 방법을 제안함으로써, 수직 채널 구조체들(VS) 및 적어도 하나의 수직 연결 패턴(VP)이 동일한 공정을 통해 동시에 수행되는 조건에서 적어도 하나의 수직 연결 패턴(VP)의 식각 프로파일을 확보하기 힘든 문제를 해결하는 기술적 효과를 달성할 있다.
보다 상세하게, 일 실시예들은 ONO 패턴 중 적어도 하나의 패턴을 기 설정된 값 이상의 두께를 갖는 고유전율(High-K) 물질로 형성하는 방식 또는 적어도 하나의 수직 연결 트렌치(VT) 내에 희생막(SAC)을 연장 형성하는 방식 중 어느 하나의 방식을 활용하는 제조 방법을 제안할 수 있다.
다만, 본 발명의 효과는 상기 효과들로 한정되는 것이 아니며, 본 발명의 기술적 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있다.
도 1은 일 실시예에 따른 3차원 플래시 메모리의 구조를 도시한 평면도이다.
도 2a 내지 2e는 도 1에 도시된 3차원 플래시 메모리에 포함되는 적어도 하나의 수직 연결 패턴(VP)의 구조를 도시한 평면도이다.
도 3 내지 4는 일 실시예에 따른 3차원 플래시 메모리의 제조 방법을 도시한 플로우 차트이다.
도 5a 내지 5e는 도 3 내지 4에 도시된 제조 방법을 설명하기 위해 3차원 플래시 메모리의 구조를 도시한 평면도이다.
도 6은 다른 실시예에 따른 3차원 플래시 메모리의 구조를 도시한 평면도이다.
도 7은 다른 실시예에 따른 3차원 플래시 메모리의 제조 방법을 도시한 3차원 플래시 메모리의 제조 방법을 도시한 플로우 차트이다.
도 8a 내지 8h는 도 7에 도시된 제조 방법을 설명하기 위해 3차원 플래시 메모리의 구조를 도시한 평면도이다.
도 2a 내지 2e는 도 1에 도시된 3차원 플래시 메모리에 포함되는 적어도 하나의 수직 연결 패턴(VP)의 구조를 도시한 평면도이다.
도 3 내지 4는 일 실시예에 따른 3차원 플래시 메모리의 제조 방법을 도시한 플로우 차트이다.
도 5a 내지 5e는 도 3 내지 4에 도시된 제조 방법을 설명하기 위해 3차원 플래시 메모리의 구조를 도시한 평면도이다.
도 6은 다른 실시예에 따른 3차원 플래시 메모리의 구조를 도시한 평면도이다.
도 7은 다른 실시예에 따른 3차원 플래시 메모리의 제조 방법을 도시한 3차원 플래시 메모리의 제조 방법을 도시한 플로우 차트이다.
도 8a 내지 8h는 도 7에 도시된 제조 방법을 설명하기 위해 3차원 플래시 메모리의 구조를 도시한 평면도이다.
이하, 본 발명의 실시예를 첨부된 도면을 참조하여 상세하게 설명한다. 그러나 본 발명이 실시예들에 의해 제한되거나 한정되는 것은 아니다. 또한, 각 도면에 제시된 동일한 참조 부호는 동일한 부재를 나타낸다.
또한, 본 명세서에서 사용되는 용어(Terminology)들은 본 발명의 바람직한 실시예를 적절히 표현하기 위해 사용된 용어들로서, 이는 시청자, 운용자의 의도 또는 본 발명이 속하는 분야의 관례 등에 따라 달라질 수 있다. 따라서, 본 용어들에 대한 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다. 예컨대, 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 또한, 본 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다. 또한, 본 명세서에서 제1, 제2 등의 용어가 다양한 영역, 방향, 형상 등을 기술하기 위해서 사용되었지만, 이들 영역, 방향, 형상이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 소정 영역, 방향 또는 형상을 다른 영역, 방향 또는 형상과 구별시키기 위해서 사용되었을 뿐이다. 따라서, 어느 한 실시예에서 제1 부분으로 언급된 부분이 다른 실시예에서는 제2 부분으로 언급될 수도 있다.
또한, 본 발명의 다양한 실시 예는 서로 다르지만 상호 배타적일 필요는 없음이 이해되어야 한다. 예를 들어, 여기에 기재되어 있는 특정 형상, 구조 및 특성은 일 실시예에 관련하여 본 발명의 기술적 사상 및 범위를 벗어나지 않으면서 다른 실시 예로 구현될 수 있다. 또한, 제시된 각각의 실시예 범주에서 개별 구성요소의 위치, 배치, 또는 구성은 본 발명의 기술적 사상 및 범위를 벗어나지 않으면서 변경될 수 있음이 이해되어야 한다.
이하, 도면들을 참조하여 실시예들에 따른 3차원 플래시 메모리, 이의 제조 방법에 대하여 상세히 설명한다.
도 1은 일 실시예에 따른 3차원 플래시 메모리의 구조를 도시한 평면도이고, 도 2a 내지 2e는 도 1에 도시된 3차원 플래시 메모리에 포함되는 적어도 하나의 수직 연결 패턴(VP)의 구조를 도시한 평면도이다.
도 1을 참조하면, 일 실시예에 따른 3차원 플래시 메모리는, 기판(SUB) 상 수평 방향으로 연장 형성되며 수직 방향으로 교대로 적층된 층간 절연막들(ILD) 및 워드 라인들(WL0-WLn), 층간 절연막들(ILD) 및 워드 라인들(WL0-WLn)을 수직 방향으로 관통하며 연장 형성되는 수직 채널 구조체들(VS)과, 수직 채널 구조체들(VS)을 수평 평면 상에서 서로 연결시키며 수직 방향으로 연장 형성되는 적어도 하나의 수직 연결 패턴(VP)을 포함할 수 있다. 이하, 수직 방향은 제3 방향(D3) 또는 제3 방향(D3)의 역방향을 의미하며, 수평 방향은 제1 방향(D1), 제1 방향(D1)의 역방향, 제2 방향(D2) 및/또는 제2 방향(D2)의 역방향을 의미한다.
기판(SUB)은 실리콘 기판, 실리콘-게르마늄 기판, 게르마늄 기판 또는 단결정(Monocrystalline) 실리콘 기판에 성장된 단결정 에피택시얼 층(Epitaxial layer) 등의 반도체 기판일 수 있다. 기판(SUB)에는 제1 도전형 불순물(예컨대, P형의 불순물)이 도핑될 수 있다.
워드 라인들(WL0-WLn) 각각은 제1 방향(D1)으로 연장 형성된 채 실질적으로 동일한 제3 방향(D3)으로의 두께를 가질 수 있다. 이하에서, 두께는 제3 방향(D3)으로의 두께를 의미한다. 워드 라인들(WL0-WLn) 각각은 도핑된 반도체(ex, 도핑된 실리콘 등), 금속(ex, W(텅스텐), Cu(구리), Al(알루미늄), Ti(티타늄), Ta(탄탈륨), Mo(몰리브덴), Ru(루테늄), Au(금) 등) 또는 도전성 금속질화물(ex, 질화티타늄, 질화탄탈늄 등) 등에서 선택된 적어도 하나를 포함하는 도전성 물질로 형성될 수 있다. 그러나 이에 제한되거나 한정되지 않고, 워드 라인들(WL0-WLn) 각각은 설명된 금속 물질 이외에도 ALD로 형성 가능한 모든 금속 물질 중 적어도 하나로 형성될 수 있다.
워드 라인들(WL0-WLn)의 하부에는 접지 선택 라인들(미도시)이 배치될 수 있으며, 워드 라인들(WL0-WLn)의 상부에는 스트링 선택 라인들(미도시)이 배치될 수 있다. 마찬가지로, 접지 선택 라인들 및 스트링 선택 라인들 역시 도핑된 반도체(ex, 도핑된 실리콘 등), 금속(ex, W(텅스텐), Cu(구리), Al(알루미늄), Ti(티타늄), Ta(탄탈륨), Mo(몰리브덴), Ru(루테늄), Au(금) 등) 또는 도전성 금속질화물(ex, 질화티타늄, 질화탄탈늄 등) 등에서 선택된 적어도 하나를 포함하는 도전성 물질로 형성될 수 있다.
이와 같은 구조의 워드 라인들(WL0-WLn) 각각의 단부는 제1 방향(D1)을 따라 계단 구조(Stepwise structure)를 가질 수 있다. 보다 구체적으로, 워드 라인들(WL0-WLn)은 기판(SUB)으로부터 멀어질수록 제1 방향(D1)으로의 길이가 감소할 수 있다. 워드 라인들(WL0-WLn) 중 최상부의 것은 제1 방향(D1)으로의 길이가 가장 짧을 수 있고, 워드 라인들(WL0-WLn) 중 최상부의 것은 기판(SUB)과 제1 방향(D1)으로 이격되는 거리가 가장 길 수 있다. 계단식 구조에 의해, 워드 라인들(WL0-WLn) 각각의 측벽들 중 후술되는 수직 채널 구조체들(VS)의 최외각의 것(Outer-most one)과 접촉하는 측벽의 반대에 위치하는 측벽은, 평면적 관점에서 제1 방향(D1)을 따라 일정 간격으로 이격될 수 있다.
층간 절연막들(ILD)은 각각은 서로 다른 두께를 가질 수 있다. 예컨대, 층간 절연막들(ILD) 중 최하부의 것 및 최상부의 것은 다른 층간 절연막들(ILD)보다 작은 두께를 가질 수 있다. 다만, 이는 예시적인 것으로 이에 제한되지 않으며, 층간 절연막들(ILD) 각각의 두께는 반도체 장치의 특성에 따라 서로 다른 두께를 갖거나, 모두 동일하게 설정될 수도 있다. 층간 절연막들(ILD)으로는 워드 라인들(WL0-WLn) 사이의 절연을 위해 절연 물질로 형성될 수 있다. 일례로, 층간 절연막들(ILD)은 실리콘 산화물로 형성될 수 있다.
워드 라인들(WL0-WLn) 및 층간 절연막들(ILD)의 일부를 관통하는 복수의 채널 홀들(CH)이 제공될 수 있다. 채널 홀들(CH) 내에는 수직 채널 구조체들(VS)이 제공될 수 있다. 수직 채널 구조체들(VS)은 3차원 플래시 메모리에서 복수의 셀 스트링들(CSTR)로서, 기판(SUB)과 연결된 채 제3 방향(D3)으로 연장 형성될 수 있다. 수직 채널 구조체들(VS)이 기판(SUB)과 연결되는 것은, 수직 채널 구조체들(VS) 각각의 일부가 하면이 기판(SUB)의 상면과 맞닿음으로써 이루어질 수 있으나, 이에 제한되거나 한정되지 않고 기판(SUB) 내부에 매립되어 이루어질 수도 있다. 수직 채널 구조체들(VS) 각각의 일부가 기판(SUB) 내부에 매립되는 경우, 수직 채널 구조체들(VS)의 하면은 기판(SUB)의 상면보다 낮은 레벨에 위치할 수 있다.
수직 채널 구조체들(VS)은 적어도 2개 이상이 한 쌍을 이루며 적어도 하나의 수직 연결 패턴(VP)을 통해 수평 평면 상에서 서로 연결됨으로써, 도면에 도시된 바와 같이 피넛(Peanut) 구조를 이룰 수 있다.
수직 채널 구조체들(VS) 각각은 기판(SUB)으로부터 제3 방향(D3)으로 연장 형성될 수 있다. 수직 채널 구조체들(VS) 각각은 상단과 하단의 너비가 동일한 기둥 형상을 가질 수 있으나, 이에 제한되거나 한정되지 않고 제3 방향(D3)으로 갈수록 제1 방향(D1) 및 제2 방향(D2)으로의 폭이 증가되는 형상을 가질 수 있다. 수직 채널 구조체들(VS) 각각의 상면은 원 형상, 타원 형상, 사각 형상 또는 바(Bar) 형상을 가질 수 있다.
수직 채널 구조체들(VS) 각각은 수직 채널 패턴(VCP) 및 ONO 패턴(이하, ONO 패턴은 터널 산화 패턴(Tunnel Oxide Pattern; TOP), 전하 저장 패턴(Nitride Pattern; NP) 및 블로킹 산화 패턴(Blocking Oxide Pattern; BOP)으로 구성됨)을 포함할 수 있다. 수직 채널 구조체들(VS) 각각에서 ONO 패턴은 하단이 오픈된(Opened) 파이프 형태 또는 마카로니 형태를 가질 수 있고, 수직 채널 패턴(VCP)은 하단이 닫힌(Closed) 파이프 형태 또는 마카로니 형태를 가질 수 있다. 도면에는, 수직 채널 구조체들(VS) 각각이 수직 반도체 패턴(미도시)을 포함하지 않는 구조인 것으로 도시되었으나, 수직 채널 구조체들(VS) 각각에는 수직 채널 패턴(VCP)의 내부 공간에 형성되는 수직 반도체 패턴(VSP)이 포함될 수도 있다.
ONO 패턴은 채널 홀들(CH) 각각의 내측벽을 덮은 채, 내측으로는 수직 채널 패턴(VCP)의 외측벽을 둘러싸며 외측으로는 워드 라인들(WL0-WLn)의 측벽들과 접촉할 수 있다. 이에, ONO 패턴은 워드 라인들(WL0-WLn)에 대응하는 영역들로 메모리 셀들을 구성할 수 있다. 메모리 셀들은 메모리 셀 트랜지스터들(MCT)로서 워드 라인들(WL0-WLn)에 인가되는 전압에 의해 메모리 동작(프로그램 동작, 판독 동작 또는 소거 동작)을 수행하는 구성요소를 의미한다. 보다 상세하게, ONO 패턴 중 전하 저장 패턴(NP)은 워드 라인들(WL0-WLn)을 통해 인가되는 전압에 의한 전하 또는 홀을 트랩함으로써 3차원 플래시 메모리에서 데이터 저장소의 역할을 할 수 있다. 이와 같은 전하 저장 패턴(NP)은 트랩된 전하 또는 홀의 변화로 이진 데이터 값 또는 다치화된 데이터 값을 나타낼 수 있다.
수직 채널 패턴(VCP)은 ONO 패턴의 내측벽을 덮을 수 있다. 수직 채널 패턴(VCP)은 워드 라인들(WL0-WLn)을 통해 인가되는 전압에 의해 전하 저장 패턴(NP)이 전하를 트랩하도록 전하를 공급하는 역할을 담당할 수 있다. 이를 위해, 수직 채널 패턴(VCP)은 인가되는 전압에 의해 채널을 형성하거나 부스팅되도록 단결정질의 실리콘 또는 폴리 실리콘으로 형성될 수 있다. 그러나 이에 제한되거나 한정되지 않고 수직 채널 패턴(VCP)은 누설 전류를 차단, 억제 또는 최소화할 수 있는 산화물 반도체 물질로 형성될 수 있다. 예컨대, 수직 채널 패턴(VCP)은 누설 전류 특성이 우수한 In, Zn 또는 Ga 중 적어도 어느 하나를 포함하는 산화물 반도체 물질 또는 4족 반도체 물질 등으로 형성될 수 있다. 수직 채널 패턴(VCP)은, 예를 들어, AZO, ZTO, IZO, ITO, IGZO 또는 Ag-ZnO 등을 포함하는 ZnOx 계열의 물질로 형성될 수 있다. 따라서, 수직 채널 패턴(VCP)은 워드 라인들(WL0-WLn) 또는 기판(SUB)으로의 누설 전류를 차단, 억제 또는 최소화할 수 있고, 워드 라인들(WL0-WLn) 중 적어도 어느 하나의 트랜지스터 특성(예를 들어, 문턱 전압 산포 및 프로그램/판독 동작의 속도)을 개선할 수 있어, 결과적으로 3차원 플래시 메모리의 전기적 특성을 향상시킬 수 있다.
적어도 하나의 수직 연결 패턴(VP)은 수직 채널 구조체들(VS)을 수평 평면 상에서 서로 연결시키며 수직 방향(예컨대, 제3 방향(D3))으로 연장 형성될 수 있다. 이하, 적어도 하나의 수직 연결 패턴(VP)이 수직 채널 구조체들(VS)을 수평 평면 상에서 서로 연결시킨다는 것은, 수직 채널 구조체들(VS) 각각의 측면들 전체가 적어도 하나의 수직 연결 패턴(VP)과 접촉됨으로써, 물리적으로 연결시키는 것을 의미한다.
이 때, 적어도 하나의 수직 연결 패턴(VP)은 수직 채널 구조체들(VS)과 동일한 공정을 통해 동시에 형성됨으로써, 적어도 하나의 수직 연결 패턴(VP)의 형성 공정(적어도 하나의 수직 연결 트렌치(VT)의 매립 공정)이 단순화될 수 있다. 보다 상세하게, 수직 채널 구조체들(VS)의 ONO 패턴이 형성되는 공정을 통해 적어도 하나의 수직 연결 패턴(VP)이 동시에 형성될 수 있다. 예를 들어, 채널 홀들(CH) 내에 수직 채널 구조체들(VS) 중 ONO 패턴이 형성됨과 동시에 적어도 하나의 수직 연결 트렌치(VT) 내에 적어도 하나의 수직 연결 패턴(VP)이 형성될 수 있다.
이와 같은 적어도 하나의 수직 연결 패턴(VP)은 내부가 매립되기 이전에, 수직 채널 구조체들(VS)이 형성되는 채널 홀들(CH)을 식각하는 과정에서 식각용 가스를 채널 홀들(CH)로 유입시키는 적어도 하나의 수직 연결 트렌치(VT)로서 이용될 수 있다. 따라서, 적어도 하나의 수직 연결 트렌치(VT)를 통해 식각 프로파일이 확보될 수 있다.
적어도 하나의 수직 연결 패턴(VP)은 식각용 가스를 원활히 유입시키는 적어도 하나의 수직 연결 트렌치(VT)의 최소 제한 너비보다 큰 조건을 만족시키는 너비를 가질 수 있다. 이에 대한 상세한 설명은 아래에서 기재하기로 한다.
적어도 하나의 수직 연결 패턴(VP)은 도면에 도시된 바와 같이 하나의 열에 포함되는 두 개의 수직 채널 구조체들(VS)을 연결시키는 것에 그치지 않고, 하나의 열에 포함되는 세 개 이상의 수직 채널 구조체들(VS)을 연결시킬 수 있다.
더 나아가, 적어도 하나의 수직 연결 패턴(VP)은 하나의 열에 포함되는 모든 수직 채널 구조체들(VS)을 통째로 연결시키도록 형성됨으로써 워드 라인들(WL0-WLn)을 수평 평면 상 분할할 수 있다. 이를 통해 3차원 플래시 메모리는 워드 라인들(WL0-WLn)의 넓은 면적으로 인한 프린징 필드의 영향성을 개선하는 동시에 다치화를 구현할 수 있다.
또한, 적어도 하나의 수직 연결 패턴(VP)은 다른 열에 포함되는 두 개 이상의 수직 채널 구조체들(VS)을 연결시킬 수도 있다. 즉, 적어도 하나의 수직 연결 패턴(VP)은 수직 채널 구조체들(VS)의 열과 무관하게 적어도 두 개 이상의 수직 채널 구조체들(VS)을 수평 평면 상 연결할 수 있다.
일 실시예에 따른 3차원 플래시 메모리는 설명된 구조로 제한되거나 한정되지 않고, 구현 예시에 따라 수직 채널 패턴(VCP), ONO 패턴, 적어도 하나의 수직 연결 패턴(VP), 워드 라인들(WL0-WLn)을 포함하는 것을 전제로 다양한 구조로 구현될 수 있다. 예를 들어, 3차원 플래시 메모리는 비트 라인(BL) 및 공통 소스 라인(CSL)을 더 포함할 수 있다. 다른 예를 들면, 3차원 플래시 메모리는 수직 채널 패턴(VCP)의 내측벽에 접촉하는 백 게이트(BG)를 포함하는 구조로 구현될 수 있다. 이러한 경우, 백 게이트(BG)는 메모리 동작을 위한 전압을 수직 채널 패턴(VCP)으로 인가하도록 수직 채널 패턴(VCP)에 의해 적어도 일부분이 감싸진 채 수직 방향(예컨대, 제3 방향(D3))을 따라 도핑된 반도체(ex, 도핑된 실리콘 등), 금속(ex, W(텅스텐), Cu(구리), Al(알루미늄), Ti(티타늄), Ta(탄탈륨), Mo(몰리브덴), Ru(루테늄), Au(금) 등) 또는 도전성 금속질화물(ex, 질화티타늄, 질화탄탈늄 등) 등에서 선택된 적어도 하나를 포함하는 도전성 물질로 연장 형성될 수 있다.
이상 설명된 3차원 플래시 메모리는, 수직 채널 구조체들(VS) 및 적어도 하나의 수직 연결 패턴(VP)이 동일한 공정을 통해 동시에 수행되는 조건에서 적어도 하나의 수직 연결 패턴(VP)의 식각 프로파일을 확보하기 힘든 문제를 해결하고자, 식각용 가스를 원활히 유입시키는 최소 제한 너비보다 큰 조건을 만족시키는 너비를 갖는 적어도 하나의 수직 연결 트렌치(VT)를 이용하는 제조 방법을 통해 제조됨을 특징으로 한다. 일례로, 3차원 플래시 메모리는 기 설정된 값(예컨대, 30nm) 이상의 너비를 갖는 적어도 하나의 수직 연결 트렌치(VT)를 이용하는 제조 방법을 통해 제조될 수 있다. 이하, 적어도 하나의 수직 연결 트렌치(VT)는 30nm 이상의 너비를 갖는 것으로 설명되나, 이는 예시에 불과하며, 식각용 가스가 내부로 유입되기 원활한 너비 값으로 적절하게 조절될 수 있다. 예컨대, 적어도 하나의 수직 연결 트렌치(VT)는 30nm 이상 50nm 이하의 너비를 가질 수 있다.
이에, 적어도 하나의 수직 연결 트렌치(VT)를 이용하는 제조 방법을 통해 제조되는 3차원 플래시 메모리에서는, 적어도 하나의 수직 연결 트렌치(VT) 내에 형성되는 적어도 하나의 수직 연결 패턴(VP)이 기 설정된 값(예컨대, 30nm) 이상의 너비를 갖게 될 수 있다.
이처럼 적어도 하나의 수직 연결 패턴(VP)이 기 설정된 값(예컨대, 30nm) 이상의 너비를 갖게 되는 경우, 적어도 하나의 수직 연결 패턴(VP)에는 기존의 ONO 패턴(터널 산화 패턴(Tunnel Oxide Pattern; TOP), 전하 저장 패턴(Nitride Pattern; NP) 및 블로킹 산화 패턴(Blocking Oxide Pattern; BOP))뿐만 아니라 수직 채널 패턴(VCP)까지 포함되게 되어 수직 채널 구조체들(VS) 사이가 전기적으로 연결될 수 있다. 이는 수직 채널 구조체들(VS) 각각의 메모리 셀들이 독립적으로 사용될 수 없도록 하기 때문에, 적어도 하나의 수직 연결 패턴(VP)에는 수직 채널 패턴(VCP)이 포함되지 않아야 한다.
따라서, ONO 패턴을 구성하는 패턴들(터널 산화 패턴(TOP), 전하 저장 패턴(NP) 또는 블로킹 산화 패턴(BOP)) 중 적어도 하나의 패턴이 기 설정된 값(예컨대, 7nm) 이상의 두께를 갖는 고유전율(High-K) 물질로 형성됨으로써, 적어도 하나의 수직 연결 패턴(VP)은 수직 채널 패턴(VCP)을 포함하지 않고, 기 설정된 값(예컨대, 7nm) 이상의 두께를 갖는 고유전율(High-K) 물질로 형성되는 적어도 하나의 패턴으로만 구성될 수 있다. 이를 통해, 수직 채널 구조체들(VS)은 적어도 하나의 수직 연결 패턴(VP)에 의해 물리적으로만 연결된 채 전기적으로는 연결되지 않을 수 있다. 이하, 고유전율(High-K) 물질로 형성되는 적어도 하나의 패턴이 7nm 이상의 너비를 갖는 것으로 설명되나, 이는 예시에 불과하며, 전술된 적어도 하나의 수직 연결 트렌치(VT)의 너비를 고려하여 적절하게 조절될 수 있다.
도 1에는 ONO 패턴을 구성하는 패턴들(터널 산화 패턴(TOP), 전하 저장 패턴(NP) 또는 블로킹 산화 패턴(BOP)) 중 블로킹 산화 패턴(BOP)이 기 설정된 값(일례로, 7nm) 이상의 두께를 갖는 고유전율(High-K) 물질로 형성됨으로써, 적어도 하나의 수직 연결 패턴(VP)이 수직 채널 패턴(VCP)을 포함하지 않은 채 ONO 패턴만으로 구성되는 것으로 도시되었으나, 기 설정된 값(일례로, 7nm) 이상의 두께를 갖는 고유전율(High-K) 물질로 형성되는 적어도 하나의 패턴은 블로킹 산화 패턴(BOP)뿐만 아니라 터널 산화 패턴(TOP 또는 전하 저장 패턴(NP)일 수도 있다.
예를 들어, 터널 산화 패턴(TOP)이 도 2a에 도시된 바와 같이 기 설정된 값 이상의 두께를 갖는 고유전율(High-K) 물질로 형성됨으로써, 적어도 하나의 수직 연결 패턴(VP)은 수직 채널 패턴(VCP)을 포함하지 않은 채 ONO 패턴만으로 구성될 수 있다.
다른 예를 들면, 전하 저장 패턴(NP)이 도 2b에 도시된 바와 같이 기 설정된 값 이상의 두께를 갖는 고유전율(High-K) 물질로 형성됨으로써, 적어도 하나의 수직 연결 패턴(VP)은 수직 채널 패턴(VCP)을 포함하지 않은 채 ONO 패턴만으로 구성될 수 있다.
또 다른 예를 들면, 블로킹 산화 패턴(BOP) 및 전하 저장 패턴(NP) 각각이 도 2c에 도시된 바와 같이 기 설정된 값 이상의 두께를 갖는 고유전율(High-K) 물질로 형성됨으로써, 적어도 하나의 수직 연결 패턴(VP)은 수직 채널 패턴(VCP)을 포함하지 않은 채 ONO 패턴 중 블로킹 산화 패턴(BOP) 및 전하 저장 패턴(NP)만으로 구성될 수 있다.
또 다른 예를 들면, 전하 저장 패턴(NP) 및 터널 산화 패턴(TOP) 각각이 2d에 도시된 바와 같이 기 설정된 값 이상의 두께를 갖는 고유전율(High-K) 물질로 형성됨으로써, 적어도 하나의 수직 연결 패턴(VP)은 수직 채널 패턴(VCP)을 포함하지 않은 채 블로킹 산화 패턴(BOP), 전하 저장 패턴(NP) 및 터널 산화 패턴(TOP)의 일부분만으로 구성될 수 있다.
또 다른 예를 들면, 블로킹 산화 패턴(BOP), 전하 저장 패턴(NP) 및 터널 산화 패턴(TOP) 각각이 도 2e에 도시된 바와 같이 기 설정된 값 이상의 두께를 갖는 고유전율(High-K) 물질로 형성됨으로써, 적어도 하나의 수직 연결 패턴(VP)은 수직 채널 패턴(VCP)을 포함하지 않은 채 블로킹 산화 패턴(BOP), 전하 저장 패턴(NP) 및 터널 산화 패턴(TOP)의 일부분만으로 구성될 수 있다.
적어도 하나의 수직 연결 패턴(VP)은 설명된 바와 같이 식각용 가스를 원활히 유입시키는 적어도 하나의 수직 연결 트렌치(VT)의 최소 제한 너비보다 큰 조건을 만족시키는 너비를 갖는 것에 그치지 않고, 3차원 플래시 메모리의 집적화를 위해 수평 평면 상 수직 채널 구조체들(VS) 각각의 크기보다 작은 값으로 형성되는 조건을 만족하는 너비를 가질 수 있다.
또한, 적어도 하나의 수직 연결 패턴(VP)은 수직 채널 구조체들(VS)이 GAA(Gate All Around) 구조를 유지할 수 있는 최대 제한 너비보다 작은 조건을 만족시키는 너비를 가질 수도 있다. 이에, 셀 스트링(CSTR)에 가해지는 필드 특성이 GAA 구조와 동일하게 유지될 수 있다.
도 3 내지 4는 일 실시예에 따른 3차원 플래시 메모리의 제조 방법을 도시한 플로우 차트이다. 보다 상세하게, 도 3은 게이트 퍼스트 공정 기반의 제조 방법을 도시한 플로우 차트이고, 도 4는 워드 라인 리플레이스먼트 공정 기반의 제조 방법을 도시한 플로우 차트이다. 도 5a 내지 5e는 도 3 내지 4에 도시된 제조 방법을 설명하기 위해 3차원 플래시 메모리의 구조를 도시한 평면도이다. 이하, 3차원 플래시 메모리의 제조 방법은 도 1 내지 2e를 참조하여 설명된 구조의 3차원 플래시 메모리를 제조하기 위한 것으로, 자동화 및 기계화된 제조 시스템에 의해 수행됨을 전제로 한다. 또한, 이하, 제조 방법은 설명의 편의를 위해 층간 절연막들(ILD), 워드 라인들(WL0-WLn), 수직 채널 구조체들(VS) 및 적어도 하나의 수직 연결 패턴(VP)을 포함하는 구조의 3차원 플래시 메모리를 제조하는 것으로 기재된다. 3차원 플래시 메모리의 각 구성부를 구성하는 구성 물질은, 도 1 내지 2e를 참조하여 설명되었으므로, 그 상세한 설명은 생략한다.
도 3을 참조하면, 단계(S310)에서 제조 시스템은, 수평 방향으로 연장 형성되며 수직 방향으로 교대로 적층된 층간 절연막들(ILD) 및 워드 라인들(WL0-WLn)을 포함하는 반도체 구조체(SEMI-STR)를 준비할 수 있다.
단계(S320)에서 제조 시스템은, 반도체 구조체(SEMI-STR)에 수직 방향(예컨대, 제3 방향(D3))으로 채널 홀들(CH)을 연장 형성할 수 있다.
단계(S330)에서 제조 시스템은, 채널 홀들(CH)이 수평 평면 상에서 서로 연결되도록 반도체 구조체(SEMI-STR)에 수직 방향(예컨대, 제3 방향(D3))으로 적어도 하나의 수직 연결 트렌치(VT)를 연장 형성할 수 있다.
이 때, 단계(S330)에서 제조 시스템은, 식각용 가스를 원활히 유입시키는 최소 제한 너비보다 큰 값의 너비로 적어도 하나의 수직 연결 트렌치(VT)를 연장 형성할 수 있다. 예를 들어, 제조 시스템은 30 nm의 기 설정된 값 이상의 너비를 갖는 적어도 하나의 수직 연결 트렌치(VT)를 형성할 수 있다.
단계(S320) 및 단계(S330)는 도 5a에 도시된 바와 같이 동일한 공정을 통해 동시에 수행될 수 있다. 즉, 채널 홀들(CH)이 식각되는 것과 적어도 하나의 수직 연결 트렌치(VT)가 식각되는 것이 단일 공정을 통해 동시에 이루어짐에 따라, 식각용 가스가 적어도 하나의 수직 연결 트렌치(VT)를 통해 채널 홀들(CH)로 원활히 유입됨으로써, 식각 프로파일이 확보될 수 있다.
단계(S340)에서 제조 시스템은, 채널 홀들(CH) 내에 수직 방향(예컨대, 제3 방향(D3))으로 ONO 패턴 및 수직 채널 패턴(VCP)을 각각 포함하는 수직 채널 구조체들(VS)을 연장 형성할 수 있다.
단계(S350)에서 제조 시스템은, 적어도 하나의 수직 연결 트렌치(VT) 내에 수직 방향(예컨대, 제3 방향(D3))으로 적어도 하나의 수직 연결 패턴(VP)을 연장 형성할 수 있다.
단계(S330)에서 형성되는 적어도 하나의 수직 연결 트렌치(VT)가 식각용 가스를 원활히 유입시키는 최소 제한 너비인 기 설정된 값 이상의 너비를 갖게 됨에 따라, 단계(S350)에서 제조 시스템은 기 설정된 값 이상의 너비를 갖는 적어도 하나의 수직 연결 트렌치(VT)에 수직 채널 패턴(VCP)이 포함되지 않도록 ONO 패턴을 구성하는 터널 산화 패턴(Tunnel Oxide Pattern), 전하 저장 패턴(Nitride Pattern) 또는 블로킹 산화 패턴(Blocking Oxide Pattern) 중 기 설정된 값(예컨대, 7nm) 이상의 두께를 갖는 고유전율(High-K) 물질로 형성되는 적어도 하나의 패턴으로 적어도 하나의 수직 연결 패턴(VP)을 구성할 수 있다.
마찬가지로, 단계(S340) 및 단계(S350)는 동일한 공정을 통해 동시에 수행될 수 있다. 보다 상세하게, 제조 시스템은 도 5b 내지 5d에 도시된 바와 같이 채널 홀들(CH)의 내측벽에 ONO 패턴을 형성하는 제1 단계 및 도 5e에 도시된 바와 같이 ONO 패턴의 내측벽에 수직 채널 패턴(VCP)을 형성하는 제2 단계를 수행함으로써, 단계들(S340 내지 S350)을 수행할 수 있다.
도 5b 내지 5d에는 블로킹 산화 패턴(BOP)이 기 설정된 값 이상의 두께를 갖는 고유전율(High-K) 물질로 형성되는 것으로 도시되었으나, 이에 제한되거나 한정되지 않고 터널 산화 패턴(TOP) 및/또는 전하 저장 패턴(NP)이 기 설정된 값 이상의 두께를 갖는 고유전율(High-K) 물질로 형성될 수 있다.
이상, 3차원 플래시 메모리가 게이트 퍼스트 공정을 통해 제조되는 것이 설명되었으나, 이에 제한되거나 한정되지 않고 워드 라인 리플레이스먼트 공정을 통해 제조될 수도 있다.
이와 관련하여 도 4를 참조하면, 단계(S410)에서 제조 시스템은, 수평 방향으로 연장 형성되며 수직 방향으로 교대로 적층된 층간 절연막들(ILD) 및 희생층들(SAC-L)을 포함하는 반도체 구조체(SEMI-STR)를 준비할 수 있다.
단계(S420)에서 제조 시스템은, 반도체 구조체(SEMI-STR)에 수직 방향(예컨대, 제3 방향(D3))으로 채널 홀들(CH)을 연장 형성할 수 있다.
단계(S430)에서 제조 시스템은, 채널 홀들(CH)이 수평 평면 상에서 서로 연결되도록 반도체 구조체(SEMI-STR)에 수직 방향(예컨대, 제3 방향(D3))으로 적어도 하나의 수직 연결 트렌치(VT)를 연장 형성할 수 있다.
이 때, 단계(S430)에서 제조 시스템은, 식각용 가스를 원활히 유입시키는 최소 제한 너비보다 큰 값의 너비로 적어도 하나의 수직 연결 트렌치(VT)를 연장 형성할 수 있다. 예를 들어, 제조 시스템은 30 nm의 기 설정된 값 이상의 너비를 갖는 적어도 하나의 수직 연결 트렌치(VT)를 형성할 수 있다.
단계(S420) 및 단계(S430)는 동일한 공정을 통해 동시에 수행될 수 있다. 즉, 채널 홀들(CH)이 식각되는 것과 적어도 하나의 수직 연결 트렌치(VT)가 식각되는 것이 단일 공정을 통해 동시에 이루어짐에 따라, 식각용 가스가 적어도 하나의 수직 연결 트렌치(VT)를 통해 채널 홀들(CH)로 원활히 유입됨으로써, 식각 프로파일이 확보될 수 있다.
단계(S440)에서 제조 시스템은, 채널 홀들(CH) 내에 수직 방향(예컨대, 제3 방향(D3))으로 ONO 패턴 및 수직 채널 패턴(VCP)을 각각 포함하는 수직 채널 구조체들(VS)을 연장 형성할 수 있다.
단계(S450)에서 제조 시스템은, 적어도 하나의 수직 연결 트렌치(VT) 내에 수직 방향(예컨대, 제3 방향(D3))으로 적어도 하나의 수직 연결 패턴(VP)을 연장 형성할 수 있다.
단계(S430)에서 형성되는 적어도 하나의 수직 연결 트렌치(VT)가 식각용 가스를 원활히 유입시키는 최소 제한 너비인 기 설정된 값 이상의 너비를 갖게 됨에 따라, 단계(S450)에서 제조 시스템은 기 설정된 값 이상의 너비를 갖는 적어도 하나의 수직 연결 트렌치(VT)에 수직 채널 패턴(VCP)이 포함되지 않도록 ONO 패턴을 구성하는 터널 산화 패턴(Tunnel Oxide Pattern), 전하 저장 패턴(Nitride Pattern) 또는 블로킹 산화 패턴(Blocking Oxide Pattern) 중 기 설정된 값(예컨대, 7nm) 이상의 두께를 갖는 고유전율(High-K) 물질로 형성되는 적어도 하나의 패턴으로 적어도 하나의 수직 연결 패턴(VP)을 구성할 수 있다.
마찬가지로, 단계(S440) 및 단계(S450)는 동일한 공정을 통해 동시에 수행될 수 있다. 보다 상세하게, 제조 시스템은 채널 홀들(CH)의 내측벽에 ONO 패턴을 형성한 뒤, ONO 패턴의 내측벽에 수직 채널 패턴(VCP)을 형성함으로써, 단계들(S440 내지 S450)을 수행할 수 있다.
단계(S460)에서 제조 시스템은, 반도체 구조체(SEMI-STR)에서 희생층들(SAC-L)을 제거하여 희생층들(SAC-L)이 제거된 공간들에 워드 라인들(WL0-WLn)을 형성할 수 있다.
도 6은 다른 실시예에 따른 3차원 플래시 메모리의 구조를 도시한 평면도이다.
도 6을 참조하면, 다른 실시예에 따른 3차원 플래시 메모리는, 기판(SUB) 상 수평 방향으로 연장 형성되며 수직 방향으로 교대로 적층된 층간 절연막들(ILD) 및 워드 라인들(WL0-WLn), 층간 절연막들(ILD) 및 워드 라인들(WL0-WLn)을 수직 방향으로 관통하며 연장 형성되는 수직 채널 구조체들(VS)과, 수직 채널 구조체들(VS)을 수평 평면 상에서 서로 연결시키며 수직 방향으로 연장 형성되는 적어도 하나의 수직 연결 패턴(VP)을 포함할 수 있다. 이하, 수직 방향은 제3 방향(D3) 또는 제3 방향(D3)의 역방향을 의미하며, 수평 방향은 제1 방향(D1), 제1 방향(D1)의 역방향, 제2 방향(D2) 및/또는 제2 방향(D2)의 역방향을 의미한다.
기판(SUB)은 실리콘 기판, 실리콘-게르마늄 기판, 게르마늄 기판 또는 단결정(Monocrystalline) 실리콘 기판에 성장된 단결정 에피택시얼 층(Epitaxial layer) 등의 반도체 기판일 수 있다. 기판(SUB)에는 제1 도전형 불순물(예컨대, P형의 불순물)이 도핑될 수 있다.
워드 라인들(WL0-WLn) 각각은 제1 방향(D1)으로 연장 형성된 채 실질적으로 동일한 제3 방향(D3)으로의 두께를 가질 수 있다. 이하에서, 두께는 제3 방향(D3)으로의 두께를 의미한다. 워드 라인들(WL0-WLn) 각각은 도핑된 반도체(ex, 도핑된 실리콘 등), 금속(ex, W(텅스텐), Cu(구리), Al(알루미늄), Ti(티타늄), Ta(탄탈륨), Mo(몰리브덴), Ru(루테늄), Au(금) 등) 또는 도전성 금속질화물(ex, 질화티타늄, 질화탄탈늄 등) 등에서 선택된 적어도 하나를 포함하는 도전성 물질로 형성될 수 있다. 그러나 이에 제한되거나 한정되지 않고, 워드 라인들(WL0-WLn) 각각은 설명된 금속 물질 이외에도 ALD로 형성 가능한 모든 금속 물질 중 적어도 하나로 형성될 수 있다.
워드 라인들(WL0-WLn)의 하부에는 접지 선택 라인들(미도시)이 배치될 수 있으며, 워드 라인들(WL0-WLn)의 상부에는 스트링 선택 라인들(미도시)이 배치될 수 있다. 마찬가지로, 접지 선택 라인들 및 스트링 선택 라인들 역시 도핑된 반도체(ex, 도핑된 실리콘 등), 금속(ex, W(텅스텐), Cu(구리), Al(알루미늄), Ti(티타늄), Ta(탄탈륨), Mo(몰리브덴), Ru(루테늄), Au(금) 등) 또는 도전성 금속질화물(ex, 질화티타늄, 질화탄탈늄 등) 등에서 선택된 적어도 하나를 포함하는 도전성 물질로 형성될 수 있다.
이와 같은 구조의 워드 라인들(WL0-WLn) 각각의 단부는 제1 방향(D1)을 따라 계단 구조(Stepwise structure)를 가질 수 있다. 보다 구체적으로, 워드 라인들(WL0-WLn)은 기판(SUB)으로부터 멀어질수록 제1 방향(D1)으로의 길이가 감소할 수 있다. 워드 라인들(WL0-WLn) 중 최상부의 것은 제1 방향(D1)으로의 길이가 가장 짧을 수 있고, 워드 라인들(WL0-WLn) 중 최상부의 것은 기판(SUB)과 제1 방향(D1)으로 이격되는 거리가 가장 길 수 있다. 계단식 구조에 의해, 워드 라인들(WL0-WLn) 각각의 측벽들 중 후술되는 수직 채널 구조체들(VS)의 최외각의 것(Outer-most one)과 접촉하는 측벽의 반대에 위치하는 측벽은, 평면적 관점에서 제1 방향(D1)을 따라 일정 간격으로 이격될 수 있다.
층간 절연막들(ILD)은 각각은 서로 다른 두께를 가질 수 있다. 예컨대, 층간 절연막들(ILD) 중 최하부의 것 및 최상부의 것은 다른 층간 절연막들(ILD)보다 작은 두께를 가질 수 있다. 다만, 이는 예시적인 것으로 이에 제한되지 않으며, 층간 절연막들(ILD) 각각의 두께는 반도체 장치의 특성에 따라 서로 다른 두께를 갖거나, 모두 동일하게 설정될 수도 있다. 층간 절연막들(ILD)으로는 워드 라인들(WL0-WLn) 사이의 절연을 위해 절연 물질로 형성될 수 있다. 일례로, 층간 절연막들(ILD)은 실리콘 산화물로 형성될 수 있다.
워드 라인들(WL0-WLn) 및 층간 절연막들(ILD)의 일부를 관통하는 복수의 채널 홀들(CH)이 제공될 수 있다. 채널 홀들(CH) 내에는 수직 채널 구조체들(VS)이 제공될 수 있다. 수직 채널 구조체들(VS)은 3차원 플래시 메모리에서 복수의 셀 스트링들(CSTR)로서, 기판(SUB)과 연결된 채 제3 방향(D3)으로 연장 형성될 수 있다. 수직 채널 구조체들(VS)이 기판(SUB)과 연결되는 것은, 수직 채널 구조체들(VS) 각각의 일부가 하면이 기판(SUB)의 상면과 맞닿음으로써 이루어질 수 있으나, 이에 제한되거나 한정되지 않고 기판(SUB) 내부에 매립되어 이루어질 수도 있다. 수직 채널 구조체들(VS) 각각의 일부가 기판(SUB) 내부에 매립되는 경우, 수직 채널 구조체들(VS)의 하면은 기판(SUB)의 상면보다 낮은 레벨에 위치할 수 있다.
수직 채널 구조체들(VS)은 적어도 2개 이상이 한 쌍을 이루며 적어도 하나의 수직 연결 패턴(VP)을 통해 수평 평면 상에서 서로 연결됨으로써, 도면에 도시된 바와 같이 피넛(Peanut) 구조를 이룰 수 있다.
수직 채널 구조체들(VS) 각각은 기판(SUB)으로부터 제3 방향(D3)으로 연장 형성될 수 있다. 수직 채널 구조체들(VS) 각각은 상단과 하단의 너비가 동일한 기둥 형상을 가질 수 있으나, 이에 제한되거나 한정되지 않고 제3 방향(D3)으로 갈수록 제1 방향(D1) 및 제2 방향(D2)으로의 폭이 증가되는 형상을 가질 수 있다. 수직 채널 구조체들(VS) 각각의 상면은 원 형상, 타원 형상, 사각 형상 또는 바(Bar) 형상을 가질 수 있다.
수직 채널 구조체들(VS) 각각은 수직 채널 패턴(VCP) 및 ONO 패턴(이하, ONO 패턴은 터널 산화 패턴(Tunnel Oxide Pattern; TOP), 전하 저장 패턴(Nitride Pattern; NP) 및 블로킹 산화 패턴(Blocking Oxide Pattern; BOP)으로 구성됨)을 포함할 수 있다. 수직 채널 구조체들(VS) 각각에서 ONO 패턴은 하단이 오픈된(Opened) 파이프 형태 또는 마카로니 형태를 가질 수 있고, 수직 채널 패턴(VCP)은 하단이 닫힌(Closed) 파이프 형태 또는 마카로니 형태를 가질 수 있다. 도면에는, 수직 채널 구조체들(VS) 각각이 수직 반도체 패턴(미도시)을 포함하지 않는 구조인 것으로 도시되었으나, 수직 채널 구조체들(VS) 각각에는 수직 채널 패턴(VCP)의 내부 공간에 형성되는 수직 반도체 패턴(VSP)이 포함될 수도 있다.
ONO 패턴은 채널 홀들(CH) 각각의 내측벽을 덮은 채, 내측으로는 수직 채널 패턴(VCP)의 외측벽을 둘러싸며 외측으로는 워드 라인들(WL0-WLn)의 측벽들과 접촉할 수 있다. 이에, ONO 패턴은 워드 라인들(WL0-WLn)에 대응하는 영역들로 메모리 셀들을 구성할 수 있다. 메모리 셀들은 메모리 셀 트랜지스터들(MCT)로서 워드 라인들(WL0-WLn)에 인가되는 전압에 의해 메모리 동작(프로그램 동작, 판독 동작 또는 소거 동작)을 수행하는 구성요소를 의미한다. 보다 상세하게, ONO 패턴 중 전하 저장 패턴(NP)은 워드 라인들(WL0-WLn)을 통해 인가되는 전압에 의한 전하 또는 홀을 트랩함으로써 3차원 플래시 메모리에서 데이터 저장소의 역할을 할 수 있다. 이와 같은 전하 저장 패턴(NP)은 트랩된 전하 또는 홀의 변화로 이진 데이터 값 또는 다치화된 데이터 값을 나타낼 수 있다.
수직 채널 패턴(VCP)은 ONO 패턴의 내측벽을 덮을 수 있다. 수직 채널 패턴(VCP)은 워드 라인들(WL0-WLn)을 통해 인가되는 전압에 의해 전하 저장 패턴(NP)이 전하를 트랩하도록 전하를 공급하는 역할을 담당할 수 있다. 이를 위해, 수직 채널 패턴(VCP)은 인가되는 전압에 의해 채널을 형성하거나 부스팅되도록 단결정질의 실리콘 또는 폴리 실리콘으로 형성될 수 있다. 그러나 이에 제한되거나 한정되지 않고 수직 채널 패턴(VCP)은 누설 전류를 차단, 억제 또는 최소화할 수 있는 산화물 반도체 물질로 형성될 수 있다. 예컨대, 수직 채널 패턴(VCP)은 누설 전류 특성이 우수한 In, Zn 또는 Ga 중 적어도 어느 하나를 포함하는 산화물 반도체 물질 또는 4족 반도체 물질 등으로 형성될 수 있다. 수직 채널 패턴(VCP)은, 예를 들어, AZO, ZTO, IZO, ITO, IGZO 또는 Ag-ZnO 등을 포함하는 ZnOx 계열의 물질로 형성될 수 있다. 따라서, 수직 채널 패턴(VCP)은 워드 라인들(WL0-WLn) 또는 기판(SUB)으로의 누설 전류를 차단, 억제 또는 최소화할 수 있고, 워드 라인들(WL0-WLn) 중 적어도 어느 하나의 트랜지스터 특성(예를 들어, 문턱 전압 산포 및 프로그램/판독 동작의 속도)을 개선할 수 있어, 결과적으로 3차원 플래시 메모리의 전기적 특성을 향상시킬 수 있다.
적어도 하나의 수직 연결 패턴(VP)은 수직 채널 구조체들(VS)을 수평 평면 상에서 서로 연결시키며 수직 방향(예컨대, 제3 방향(D3))으로 연장 형성될 수 있다. 이하, 적어도 하나의 수직 연결 패턴(VP)이 수직 채널 구조체들(VS)을 수평 평면 상에서 서로 연결시킨다는 것은, 수직 채널 구조체들(VS) 각각의 측면들 전체가 적어도 하나의 수직 연결 패턴(VP)과 접촉됨으로써, 물리적으로 연결시키는 것을 의미한다.
이 때, 적어도 하나의 수직 연결 패턴(VP)은 수직 채널 구조체들(VS)과 동일한 공정을 통해 동시에 형성됨으로써, 적어도 하나의 수직 연결 패턴(VP)의 형성 공정(적어도 하나의 수직 연결 트렌치(VT)의 매립 공정)이 단순화될 수 있다. 보다 상세하게, 수직 채널 구조체들(VS)의 ONO 패턴이 형성되는 공정을 통해 적어도 하나의 수직 연결 패턴(VP)이 동시에 형성될 수 있다. 예를 들어, 채널 홀들(CH) 내에 수직 채널 구조체들(VS) 중 ONO 패턴이 형성됨과 동시에 적어도 하나의 수직 연결 트렌치(VT) 내에 적어도 하나의 수직 연결 패턴(VP)이 형성될 수 있다.
이와 같은 적어도 하나의 수직 연결 패턴(VP)은 내부가 매립되기 이전에, 수직 채널 구조체들(VS)이 형성되는 채널 홀들(CH)을 식각하는 과정에서 식각용 가스를 채널 홀들(CH)로 유입시키는 적어도 하나의 수직 연결 트렌치(VT)로서 이용될 수 있다. 따라서, 적어도 하나의 수직 연결 트렌치(VT)를 통해 식각 프로파일이 확보될 수 있다.
적어도 하나의 수직 연결 패턴(VP)은 도면에 도시된 바와 같이 하나의 열에 포함되는 두 개의 수직 채널 구조체들(VS)을 연결시키는 것에 그치지 않고, 하나의 열에 포함되는 세 개 이상의 수직 채널 구조체들(VS)을 연결시킬 수 있다.
더 나아가, 적어도 하나의 수직 연결 패턴(VP)은 하나의 열에 포함되는 모든 수직 채널 구조체들(VS)을 통째로 연결시키도록 형성됨으로써 워드 라인들(WL0-WLn)을 수평 평면 상 분할할 수 있다. 이를 통해 3차원 플래시 메모리는 워드 라인들(WL0-WLn)의 넓은 면적으로 인한 프린징 필드의 영향성을 개선하는 동시에 다치화를 구현할 수 있다.
또한, 적어도 하나의 수직 연결 패턴(VP)은 다른 열에 포함되는 두 개 이상의 수직 채널 구조체들(VS)을 연결시킬 수도 있다. 즉, 적어도 하나의 수직 연결 패턴(VP)은 수직 채널 구조체들(VS)의 열과 무관하게 적어도 두 개 이상의 수직 채널 구조체들(VS)을 수평 평면 상 연결할 수 있다.
다른 실시예에 따른 3차원 플래시 메모리는 설명된 구조로 제한되거나 한정되지 않고, 구현 예시에 따라 수직 채널 패턴(VCP), ONO 패턴, 적어도 하나의 수직 연결 패턴(VP), 워드 라인들(WL0-WLn)을 포함하는 것을 전제로 다양한 구조로 구현될 수 있다. 예를 들어, 3차원 플래시 메모리는 비트 라인(BL) 및 공통 소스 라인(CSL)을 더 포함할 수 있다. 다른 예를 들면, 3차원 플래시 메모리는 수직 채널 패턴(VCP)의 내측벽에 접촉하는 백 게이트(BG)를 포함하는 구조로 구현될 수 있다. 이러한 경우, 백 게이트(BG)는 메모리 동작을 위한 전압을 수직 채널 패턴(VCP)으로 인가하도록 수직 채널 패턴(VCP)에 의해 적어도 일부분이 감싸진 채 수직 방향(예컨대, 제3 방향(D3))을 따라 도핑된 반도체(ex, 도핑된 실리콘 등), 금속(ex, W(텅스텐), Cu(구리), Al(알루미늄), Ti(티타늄), Ta(탄탈륨), Mo(몰리브덴), Ru(루테늄), Au(금) 등) 또는 도전성 금속질화물(ex, 질화티타늄, 질화탄탈늄 등) 등에서 선택된 적어도 하나를 포함하는 도전성 물질로 연장 형성될 수 있다.
이상 설명된 3차원 플래시 메모리는, 수직 채널 구조체들(VS) 및 적어도 하나의 수직 연결 패턴(VP)이 동일한 공정을 통해 동시에 수행되는 조건에서 적어도 하나의 수직 연결 패턴(VP)의 식각 프로파일을 확보하기 힘든 문제를 해결하고자, 식각용 가스를 원활히 유입시키는 최소 제한 너비보다 큰 조건을 만족시키는 너비를 갖는 적어도 하나의 수직 연결 트렌치(VT)를 이용하는 제조 방법을 통해 제조됨을 특징으로 한다. 일례로, 3차원 플래시 메모리는 기 설정된 값(예컨대, 30nm) 이상의 너비를 갖는 적어도 하나의 수직 연결 트렌치(VT)를 이용하는 제조 방법을 통해 제조될 수 있다. 이하, 적어도 하나의 수직 연결 트렌치(VT)는 30nm 이상의 너비를 갖는 것으로 설명되나, 이는 예시에 불과하며, 식각용 가스가 내부로 유입되기 원활한 너비 값으로 적절하게 조절될 수 있다. 예컨대, 적어도 하나의 수직 연결 트렌치(VT)는 30nm 이상 50nm 이하의 너비를 가질 수 있다.
그러나 기 설정된 값(예컨대, 30nm) 이상의 너비를 갖는 적어도 하나의 수직 연결 트렌치(VT)를 이용하는 제조 방법을 통해 제조되는 3차원 플래시 메모리는, 제조 완료된 구조 상으로는 기존의 피넛 구조와 동일하게 된다. 이는 적어도 하나의 수직 연결 트렌치(VT)의 내측면에 ONO 패턴이 연장 형성되기 이전에 희생막(SAC)이 연장 형성되고 워드 라인 리플레이스먼트 공정 중 희생층들(SAC-L_이 제거될 때 희생막(SAC)이 함께 제거됨으로써, 희생막(SAC)이 제거된 공간에 워드 라인들(WL0-WLn)이 형성되기 때문이다.
따라서, 적어도 하나의 수직 연결 패턴(VP)은 30nm 이하의 너비를 갖게 될 수 있고, 종래와 동일한 ONO 패턴만으로 구성될 수 있다. 이를 통해, 수직 채널 구조체들(VS)은 적어도 하나의 수직 연결 패턴(VP)에 의해 물리적으로만 연결된 채 전기적으로는 연결되지 않을 수 있다.
이 때, 적어도 하나의 수직 연결 패턴(VP)은 3차원 플래시 메모리의 집적화를 위해 수평 평면 상 수직 채널 구조체들(VS) 각각의 크기보다 작은 값으로 형성되는 조건을 만족하는 너비를 가질 수 있다.
또한, 적어도 하나의 수직 연결 패턴(VP)은 수직 채널 구조체들(VS)이 GAA(Gate All Around) 구조를 유지할 수 있는 최대 제한 너비보다 작은 조건을 만족시키는 너비를 가질 수도 있다. 이에, 셀 스트링(CSTR)에 가해지는 필드 특성이 GAA 구조와 동일하게 유지될 수 있다.
도 7은 다른 실시예에 따른 3차원 플래시 메모리의 제조 방법을 도시한 3차원 플래시 메모리의 제조 방법을 도시한 플로우 차트이고, 도 8a 내지 8h는 도 7에 도시된 제조 방법을 설명하기 위해 3차원 플래시 메모리의 구조를 도시한 평면도이다. 이하, 3차원 플래시 메모리의 제조 방법은 도 6을 참조하여 설명된 구조의 3차원 플래시 메모리를 제조하기 위한 것으로, 자동화 및 기계화된 제조 시스템에 의해 수행됨을 전제로 한다. 또한, 이하, 제조 방법은 설명의 편의를 위해 층간 절연막들(ILD), 워드 라인들(WL0-WLn), 수직 채널 구조체들(VS) 및 적어도 하나의 수직 연결 패턴(VP)을 포함하는 구조의 3차원 플래시 메모리를 제조하는 것으로 기재된다. 3차원 플래시 메모리의 각 구성부를 구성하는 구성 물질은, 도 6을 참조하여 설명되었으므로, 그 상세한 설명은 생략한다.
도 7을 참조하면, 단계(S710)에서 제조 시스템은, 수평 방향으로 연장 형성되며 수직 방향으로 교대로 적층된 층간 절연막들(ILD) 및 희생층들(SAC-L)을 포함하는 반도체 구조체(SEMI-STR)를 준비할 수 있다.
단계(S720)에서 제조 시스템은, 반도체 구조체(SEMI-STR)에 수직 방향(예컨대, 제3 방향(D3))으로 채널 홀들(CH)을 연장 형성할 수 있다.
단계(S730)에서 제조 시스템은, 채널 홀들(CH)이 수평 평면 상에서 서로 연결되도록 반도체 구조체(SEMI-STR)에 수직 방향(예컨대, 제3 방향(D3))으로 적어도 하나의 수직 연결 트렌치(VT)를 연장 형성할 수 있다.
이 때, 단계(S730)에서 제조 시스템은, 식각용 가스를 원활히 유입시키는 최소 제한 너비보다 큰 값의 너비로 적어도 하나의 수직 연결 트렌치(VT)를 연장 형성할 수 있다. 예를 들어, 제조 시스템은 30 nm의 기 설정된 값 이상의 너비를 갖는 적어도 하나의 수직 연결 트렌치(VT)를 형성할 수 있다.
단계(S720) 및 단계(S730)는 도 8a에 도시된 바와 같이 동일한 공정을 통해 동시에 수행될 수 있다. 즉, 채널 홀들(CH)이 식각되는 것과 적어도 하나의 수직 연결 트렌치(VT)가 식각되는 것이 단일 공정을 통해 동시에 이루어짐에 따라, 식각용 가스가 적어도 하나의 수직 연결 트렌치(VT)를 통해 채널 홀들(CH)로 원활히 유입됨으로써, 식각 프로파일이 확보될 수 있다.
단계(S730)에서 형성되는 적어도 하나의 수직 연결 트렌치(VT)가 식각용 가스를 원활히 유입시키는 최소 제한 너비인 기 설정된 값 이상의 너비를 갖게 됨에 따라, 단계(S740)에서 제조 시스템은, 도 8b에 도시된 바와 같이 채널 홀들(CH) 및 적어도 하나의 수직 연결 트렌치(VT) 내에 희생막(SAC)을 연장 형성할 수 있다.
단계(S750)에서 제조 시스템은, 희생막(SAC)이 연장 형성된 채널 홀들(CH) 내에 수직 방향(예컨대, 제3 방향(D3))으로 ONO 패턴 및 수직 채널 패턴(VCP)을 각각 포함하는 수직 채널 구조체들(VS)을 연장 형성할 수 있다.
단계(S760)에서 제조 시스템은, 희생막(SAC)이 연장 형성된 적어도 하나의 수직 연결 트렌치(VT) 내에 수직 방향(예컨대, 제3 방향(D3))으로 적어도 하나의 수직 연결 패턴(VP)을 연장 형성할 수 있다.
단계(S740)에서 적어도 하나의 수직 연결 트렌치(VT) 내에 희생막(SAC)을 연장 형성됨에 따라, 단계(S760)에서 제조 시스템은 ONO 패턴을 구성하는 터널 산화 패턴(Tunnel Oxide Pattern), 전하 저장 패턴(Nitride Pattern) 또는 블로킹 산화 패턴(Blocking Oxide Pattern) 중 적어도 하나의 패턴으로 적어도 하나의 수직 연결 패턴(VP)을 구성할 수 있다.
마찬가지로, 단계(S750) 및 단계(S760)는 동일한 공정을 통해 동시에 수행될 수 있다. 보다 상세하게, 제조 시스템은 도 8c 내지 8e에 도시된 바와 같이 채널 홀들(CH)의 내측벽에 ONO 패턴을 형성한 뒤, 도 8f에 도시된 바와 같이 ONO 패턴의 내측벽에 수직 채널 패턴(VCP)을 형성함으로써, 단계들(S750 내지 S760)을 수행할 수 있다.
단계(S770)에서 제조 시스템은, 도 8g에 도시된 바와 같이 반도체 구조체(SEMI-STR)에서 희생층들(SAC-L) 및 희생막(SAC)을 제거하여 도 8h에 도시된 바와 같이 희생층들(SAC-L) 및 희생막(SAC)이 제거된 공간들에 워드 라인들(WL0-WLn)을 형성할 수 있다.
이상과 같이 실시예들이 비록 한정된 실시예와 도면에 의해 설명되었으나, 해당 기술분야에서 통상의 지식을 가진 자라면 상기의 기재로부터 다양한 수정 및 변형이 가능하다. 예를 들어, 설명된 기술들이 설명된 방법과 다른 순서로 수행되거나, 및/또는 설명된 시스템, 구조, 장치, 회로 등의 구성요소들이 설명된 방법과 다른 형태로 결합 또는 조합되거나, 다른 구성요소 또는 균등물에 의하여 대치되거나 치환되더라도 적절한 결과가 달성될 수 있다.
그러므로, 다른 구현들, 다른 실시예들 및 특허청구범위와 균등한 것들도 후술하는 특허청구범위의 범위에 속한다.
Claims (5)
- 수평 방향으로 연장 형성되며 수직 방향으로 교대로 적층된 층간 절연막들 및 워드 라인들을 포함하는 반도체 구조체를 준비하는 단계;
상기 반도체 구조체에 상기 수직 방향으로 채널 홀들을 연장 형성하는 단계;
상기 채널 홀들이 수평 평면 상에서 서로 연결되도록 상기 반도체 구조체에 상기 수직 방향으로 기 설정된 값 이상의 너비를 갖는 적어도 하나의 수직 연결 트렌치를 연장 형성하는 단계;
상기 채널 홀들 내에 상기 수직 방향으로 ONO 패턴 및 수직 채널 패턴을 각각 포함하는 수직 채널 구조체들을 연장 형성하는 단계; 및
상기 적어도 하나의 수직 연결 트렌치 내에 상기 수직 방향으로 적어도 하나의 수직 연결 패턴을 연장 형성하는 단계
를 포함하고,
상기 적어도 하나의 수직 연결 패턴을 연장 형성하는 단계는,
상기 ONO 패턴을 구성하는 터널 산화 패턴(Tunnel Oxide Pattern), 전하 저장 패턴(Nitride Pattern) 또는 블로킹 산화 패턴(Blocking Oxide Pattern) 중 기 설정된 값 이상의 두께를 갖는 고유전율(High-K) 물질로 형성되는 적어도 하나의 패턴으로 상기 적어도 하나의 수직 연결 패턴을 구성하는 단계인 것을 특징으로 하는 3차원 플래시 메모리의 제조 방법. - 수평 방향으로 연장 형성되며 수직 방향으로 교대로 적층된 층간 절연막들 및 희생층들을 포함하는 반도체 구조체를 준비하는 단계;
상기 반도체 구조체에 상기 수직 방향으로 채널 홀들을 연장 형성하는 단계;
상기 채널 홀들이 수평 평면 상에서 서로 연결되도록 상기 반도체 구조체에 상기 수직 방향으로 기 설정된 값 이상의 너비를 갖는 적어도 하나의 수직 연결 트렌치를 연장 형성하는 단계;
상기 채널 홀들 내에 상기 수직 방향으로 ONO 패턴 및 수직 채널 패턴을 각각 포함하는 수직 채널 구조체들을 연장 형성하는 단계;
상기 적어도 하나의 수직 연결 트렌치 내에 상기 수직 방향으로 적어도 하나의 수직 연결 패턴을 연장 형성하는 단계; 및
상기 반도체 구조체에서 상기 희생층들을 제거하여 상기 희생층들이 제거된 공간들에 워드 라인들을 형성하는 단계
를 포함하고,
상기 적어도 하나의 수직 연결 패턴을 연장 형성하는 단계는,
상기 ONO 패턴을 구성하는 터널 산화 패턴(Tunnel Oxide Pattern), 전하 저장 패턴(Nitride Pattern) 또는 블로킹 산화 패턴(Blocking Oxide Pattern) 중 기 설정된 값 이상의 두께를 갖는 고유전율(High-K) 물질로 형성되는 적어도 하나의 패턴으로 상기 적어도 하나의 수직 연결 패턴을 구성하는 단계인 것을 특징으로 하는 3차원 플래시 메모리의 제조 방법. - 제1항 또는 제2항 중 어느 한 항에 있어서,
상기 수직 채널 구조체들을 연장 형성하는 단계 및 상기 적어도 하나의 수직 연결 패턴을 연장 형성하는 단계는,
동일한 공정을 통해 동시에 수행되는 것을 특징으로 하는 3차원 플래시 메모리의 제조 방법. - 수평 방향으로 연장 형성되며 수직 방향으로 교대로 적층된 층간 절연막들 및 희생층들을 포함하는 반도체 구조체를 준비하는 단계;
상기 반도체 구조체에 상기 수직 방향으로 채널 홀들을 연장 형성하는 단계;
상기 채널 홀들이 수평 평면 상에서 서로 연결되도록 상기 반도체 구조체에 상기 수직 방향으로 기 설정된 값 이상의 너비를 갖는 적어도 하나의 수직 연결 트렌치를 연장 형성하는 단계;
상기 채널 홀들 및 상기 적어도 하나의 수직 연결 트렌치 내에 희생막을 연장 형성하는 단계;
상기 희생막이 연장 형성된 상기 채널 홀들 내에 상기 수직 방향으로 ONO 패턴 및 수직 채널 패턴을 각각 포함하는 수직 채널 구조체들을 연장 형성하는 단계;
상기 희생막이 연장 형성된 상기 적어도 하나의 수직 연결 트렌치 내에 상기 수직 방향으로 적어도 하나의 수직 연결 패턴을 연장 형성하는 단계;
상기 반도체 구조체에서 상기 희생층들 및 상기 희생막을 제거하여 상기 희생층들 및 상기 희생막이 제거된 공간들에 워드 라인들을 형성하는 단계
를 포함하는 3차원 플래시 메모리의 제조 방법. - 제4항에 있어서,
상기 수직 채널 구조체들을 연장 형성하는 단계 및 상기 적어도 하나의 수직 연결 패턴을 연장 형성하는 단계는,
동일한 공정을 통해 동시에 수행되는 것을 특징으로 하는 3차원 플래시 메모리의 제조 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020220014989A KR102673258B1 (ko) | 2022-02-04 | 2022-02-04 | 식각 불량을 개선하는 3차원 플래시 메모리 및 그 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020220014989A KR102673258B1 (ko) | 2022-02-04 | 2022-02-04 | 식각 불량을 개선하는 3차원 플래시 메모리 및 그 제조 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20230118412A true KR20230118412A (ko) | 2023-08-11 |
| KR102673258B1 KR102673258B1 (ko) | 2024-06-10 |
Family
ID=87565969
Family Applications (1)
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Country Status (1)
| Country | Link |
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| KR (1) | KR102673258B1 (ko) |
-
2022
- 2022-02-04 KR KR1020220014989A patent/KR102673258B1/ko active IP Right Grant
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| KR102673258B1 (ko) | 2024-06-10 |
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