KR101747577B1 - 수직 nand 성능 향상 및 수직 스케일링을 위한 국부 매몰 채널 유전체 - Google Patents

수직 nand 성능 향상 및 수직 스케일링을 위한 국부 매몰 채널 유전체 Download PDF

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Abstract

비휘발성 메모리 디바이스 및 이 비휘발성 메모리 디바이스를 형성하는 방법이 개시된다. 이 메모리 디바이스는 프로그래밍 동작들 동안에 스트링 필러의 방향을 따르는 전기장 기울기가 최대 또는 거의 최대인 NAND 스트링의 에지에서 벌크 채널 누설을 감소시키는 NAND 스트링 내의 국부 매몰 채널 유전체를 이용한다. 이 메모리 디바이스는 한 단부에서 비트라인에 연결되고 다른 단부에서 소스에 연결되는 채널을 포함한다. 비트라인과 채널 사이의 전도를 선택적으로 제어하기 위해 비트라인에 연결된 채널의 단부에 선택 게이트가 형성된다. 이 선택 게이트와 채널의 제2 단부 사이에 채널의 길이를 따라 적어도 하나의 비휘발성 메모리 셀이 형성된다. 채널 내에 채널의 제1 단부에 국부 유전체 영역이 형성된다.

Description

수직 NAND 성능 향상 및 수직 스케일링을 위한 국부 매몰 채널 유전체{LOCAL BURIED CHANNEL DIELECTRIC FOR VERTICAL NAND PERFORMANCE ENHANCEMENT AND VERTICAL SCALING}
본 명세서에 기술된 기법들의 실시예들은 반도체 제조와 관련된다. 특히, 본 명세서에 개시된 주제는 수직 NAND 스트링(vertical NAND string)들의 제조와 관련된다.
폴리실리콘 채널을 포함하는 수직 NAND 스트링들은 단결정 실리콘 채널들을 가진 종래의 평면 NAND 스트링 아키텍처들과 비교하여 제조/운영 프로세스들에 몇 가지 유해한 효과를 도입할 수 있다. 예를 들어, 수직 NAND 스트링에 대한 하나의 운영 난제는 프로그래밍 동작들 동안에 금지 필러들(inhibited pillars)에 승압된 채널 전압을 유지하는 것과 관련된다. 채널 재료 내의 국부적인 갭-상태 결함(localized gap-state defect)들은 수직 NAND 스트링들의 어레이의 프로그래밍 운영 요구 사항들을 달성하는 데 심각한 한계를 잠재적으로 제기하는 프로그램 금지 스트링들 상의 선택 게이트 드레인에 인접한 스트링의 에지에서 발생하는 레이트-제한 채널-승압 전압-손실 메커니즘(rate-limiting channel-boost voltage-loss mechanism)을 도입할 수 있다. 이 전압-손실 메커니즘은 표준 NAND 동작 조건들 하에서 비결정질 채널 재료(즉, 폴리실리콘)를 이용하는 경우 불가피할 수 있다.
본 명세서에 개시된 실시예들이 첨부 도면들에 제한이 아니라 예로서 도시되어 있으며, 첨부 도면들에서는 같은 참조 번호들이 유사한 요소들을 지시한다.
도 1a는 수직 NAND 스트링에 대한 종래의 구성의 측단면도를 묘사한다.
도 1b는 도 1a의 A-A' 라인에서 본 개별 NAND 셀의 단면도를 묘사한다.
도 1c는 2개의 개별 NAND 셀만이 묘사되어 있는 수직 NAND 스트링의 개략도를 묘사한다.
도 2a 및 2b는 각각 본 명세서에 개시된 주제의 일 실시예에 따른 수직 NAND 스트링의 제1 및 제2 예시적인 실시예들의 측단면도들을 묘사한다.
도 3은 필러의 방향을 따르는 전기장 기울기(electric field gradient)와 채널 볼륨(channel volume) 모두가 최대 또는 거의 최대인 영역을 나타내는 도 1a의 수직 NAND 스트링에 대한 종래의 아키텍처를 묘사한다.
도 4는 본 명세서에 개시된 주제의 일 실시예에 따른 국부 채널 유전체에 의해 제공된 수직 NAND 스트링의 허용 가능-깊이 가변성을 묘사한다.
도 5는 본 명세서에 개시된 주제의 일 실시예에 따른 수직 NAND 스트링의 채널에 매몰 채널 유전체를 형성하는 기법의 하나의 예시적인 실시예에 대한 흐름도를 묘사한다.
도 6a-6i는 수직 NAND 스트링들의 어레이의 2개의 수직 NAND 스트링에 대한 도 5의 흐름도의 다양한 단계들을 묘사한다.
도 7은 본 명세서에 개시된 주제의 일 실시예에 따른 수직 NAND 스트링의 채널에 매몰 채널 유전체를 형성하는 기법의 다른 예시적인 실시예에 대한 흐름도를 묘사한다.
도 8a-8f는 본 명세서에 개시된 주제의 실시예들에 따른 수직 NAND 스트링들의 어레이의 하나의 수직 NAND 스트링에 대한 도 7의 흐름도의 다양한 단계들을 묘사한다.
도 9는 본 명세서에 개시된 주제에 따른 수직 NAND 스트링의 채널에 매몰 채널 유전체를 형성하는 기법의 또 다른 예시적인 실시예에 대한 흐름도를 묘사한다.
도 10a-10f는 본 명세서에 개시된 주제의 실시예들에 따른 수직 NAND 스트링들의 어레이의 하나의 수직 NAND 스트링에 대한 도 9의 흐름도의 다양한 단계들을 묘사한다.
도 11은 본 명세서에 개시된 주제에 따른 수직 NAND 스트링의 채널에 매몰 채널 유전체를 형성하는 기법의 또 다른 예시적인 실시예에 대한 흐름도를 묘사한다.
도 12a-12f는 본 명세서에 개시된 주제의 실시예들에 따른 수직 NAND 스트링들의 어레이의 하나의 수직 NAND 스트링에 대한 도 11의 흐름도의 다양한 단계들을 묘사한다.
도 13은 본 명세서에 개시된 주제에 따른 수직 NAND 스트링의 채널에 매몰 채널 유전체를 형성하는 기법의 다른 예시적인 실시예에 대한 흐름도를 묘사한다.
도 14a-14f는 본 명세서에 개시된 주제의 실시예들에 따른 수직 NAND 스트링들의 어레이의 하나의 수직 NAND 스트링에 대한 도 13의 흐름도의 다양한 단계들을 묘사한다.
도 15a 및 15b는 본 명세서에 개시된 주제에 따른 국부 채널 유전체를 가진 채널 위에 폴리실리콘 플러그의 제조 동안의 수직 NAND 스트링을 묘사한다.
도 16은 본 명세서에 개시된 주제의 실시예들에 따른 적층형 수직 NAND 스트링 어레이들을 형성하기 위해 적층될 수 있는 수직 NAND 스트링들의 예시적인 구성들을 묘사한다.
예시의 간단함 및/또는 명료함을 위해, 도면들에 묘사된 요소들은 반드시 일정한 비율로 그려져 있지는 않다는 것을 알 것이다. 예를 들어, 요소들 중 일부의 치수들은 명료함을 위해 다른 요소들에 비해 과장될 수 있다. 도면들의 스케일링은 본 명세서에 묘사된 다양한 요소들의 정확한 치수들 및/또는 치수 비율들을 나타내지 않는다. 또한, 적절하다고 생각되는 경우, 대응하는 그리고/또는 유사한 요소들을 지시하기 위해 도면들 사이에 참조 번호들이 반복되었다.
본 명세서에 기술된 기법들의 실시예들은 반도체 제조와 관련되고, 보다 상세하게는, 수직 NAND 스트링들의 제조와 관련된다. 이하의 설명에서는, 본 명세서에 개시된 실시예들의 철저한 이해를 제공하기 위하여 다수의 특정 상세 사항들이 설명된다. 그러나, 통상의 기술자는 본 명세서에 개시된 실시예들은 이 특정 상세 사항들 중 하나 이상이 없이, 또는 다른 방법들, 구성 요소들, 재료들, 및 기타 등등을 이용해 실시될 수 있다는 것을 인지할 것이다. 다른 사례들에서, 본 명세서의 양태들을 모호하게 하는 것을 피하기 위해 잘 알려진 구조들, 재료들, 또는 동작들은 상세히 도시되거나 기술되지 않는다.
이 명세서 도처에 "하나의 실시예" 또는 "일 실시예"에 대한 언급은 그 실시예와 관련하여 기술된 특정한 특징, 구조 또는 특성이 적어도 하나의 실시예에 포함된다는 것을 의미한다. 따라서, 이 명세서 도처에 여러 곳에서 "하나의 실시예에서" 또는 "일 실시예에서"라는 문구들이 나온다고 해서 반드시 모두가 동일한 실시예를 언급하는 것은 아니다. 더욱이, 특정한 특징들, 구조들 또는 특성들은 하나 이상의 실시예에서 임의의 적당한 방식으로 조합될 수 있다. 게다가, "예시적인"이라는 단어는 본 명세서에서 "예, 사례, 또는 예시의 역할을 하는"을 의미하기 위해 사용된다. 본 명세서에 "예시적인"으로 기술된 어떤 실시예도 반드시 다른 실시예들보다 선호되거나 유리한 것으로 해석되어서는 안 된다.
다양한 동작들은 다수의 별개의 동작들로서 차례로 그리고 청구된 주제를 이해하는 데 가장 도움이 되는 방식으로 기술될 수 있다. 그러나, 기술의 순서는 이들 동작이 반드시 순서 의존적이라는 것을 암시하는 것으로 해석되어서는 안 된다. 특히, 이들 동작은 제시한 순서로 수행될 필요가 없다. 기술된 동작들은 기술된 실시예와는 다른 순서로 수행될 수 있다. 다양한 부가의 동작들이 수행될 수 있고/있거나 기술된 동작들이 부가의 실시예들에서 생략될 수 있다.
본 명세서에 개시된 주제의 실시예들은 레이트-제한 누설 메커니즘(rate-limiting leakage mechanism)을 최소화하기 위해 NAND 스트링에 국부 매몰 채널 유전체(local buried channel dielectric)가 부가되는 디바이스 및 디바이스 제조 기법과 관련된다. 보다 구체적으로, 프로그래밍 동작들 동안에 스트링 필러의 방향을 따르는 전기장 기울기가 최대 또는 거의 최대인 NAND 스트링의 에지에서 벌크 채널 누설(lkg)을 감소시키기 위해 NAND 스트링의 에지에 국부 매몰 산화물이 부가된다. 이 국부 매몰 산화물은 레이트-제한 누설 메커니즘을 감소시키기 위한 다른 종래의 접근 방법들과 비교하여 프로그래밍 능력을 향상시키고 프로세스 통합을 용이하게 한다. 더욱이, 국부 매몰 채널 유전체는 또한 NAND 스트링의 상부 및 하부 워드 라인들(WL들) 사이의 고유 오프셋을 감소시키고, 플러그 깊이 및 프로파일에 대한 프로세스 제어 요구 사항들에 대한 부가의 자유도를 제공한다. 또한, 본 명세서에 개시된 주제는 수직 NAND 스트링들의 수직으로 적층된 어레이들과 같은, 프로그래밍 성능을 달성하기 위해 감소된 열이온 전계 방사(thermionic field emission)가 이용되는 다른 스케일링 응용들에 적용될 수 있다. 게다가, 본 명세서에 개시된 주제는 플로팅 게이트(FG) 수직 NAND 디바이스들에 제한되지 않고, 전하 트랩 플래시(Charge Trap Flash, CTF) NAND 디바이스들과 같은 다른 수직구조 트랜지스터 아키텍처들에도 적용될 수 있고, 솔리드-스테이트 메모리 또는 솔리드-스테이트 드라이브들(SSD들)과 같은 것들이지만 이들에 제한되지 않는, 적층형 필러 수직 NAND 스케일링 접근 방법들에서 성능을 향상시킬 수 있다.
도 1a는 수직 NAND 스트링(100)에 대한 종래의 구성의 측단면도를 묘사한다. 수직 NAND 스트링(100)은 선택 게이트 드레인(SGD)(101), 선택 게이트 소스(SGS)(102), 복수의 개별 플래시 셀(103)(이들 중 하나의 플래시 셀만이 도 1a에 표시됨), 및 채널(104)을 포함한다. 도 1b는 도 1a의 A-A' 라인에서 본 개별 NAND 셀(103)의 단면도를 묘사한다. 도 1c는 2개의 개별 NAND 셀(103)만이 묘사되어 있는 수직 NAND 스트링(100)의 개략도(110)를 묘사한다.
NAND 셀들(103)은 채널(104)의 길이를 따라 형성된 비휘발성 메모리 셀들이다. 각각의 개별 NAND 셀(103)은 제어 게이트(105), 차단 유전체(blocking dielectric)(106)(인터폴리 유전체(interpoly dielectric)라고도 함), 전하 저장 노드(charge storage node)(107)(플로팅 게이트(FG; floating gate) 또는 국부적인 전하 저장층, 예를 들어 CTF의 경우에 실리콘 질화물일 수 있음)(저장 노드라고도 함), 터널링 유전체(108), 및 채널(104)을 포함한다. 각각의 NAND 셀(103)의 제어 게이트(105)는 대응하는 워드라인(WL)(도 1a 및 1b에는 미도시)에 연결된다. 수직 NAND 스트링(100)의 일부 실시예들에서, 채널(104)의 SGD 단부를 향한 NAND 셀들(103) 중 일부는 데이터를 저장할 수 있거나 저장하지 않을 수 있는 "더미" NAND 셀들이고, 채널(104)의 SGS 단부를 향한 일부 NAND 셀들(103)은 데이터를 저장하는 NAND 셀들(데이터 셀들)이다.
채널(104)은 한 단부에서 비트 라인(BL)에 연결되고 다른 단부에서 소스에 연결된다. SGD(101)에 인가된 SEL1 신호가 채널(104)의 BL 단부에서 채널(104)을 통한 전도를 제어하고, SGS(102)에 인가된 SEL2 신호가 채널(104)의 소스 단부에서 채널(104)을 통한 전도를 제어한다. 도 1b는 채널(104)을 대체로 둥근 단면 영역을 포함하는 것으로 묘사하고 있지만, 채널(104)은 대체로 둥근 단면 영역과 유사한 기능을 제공하는 다양한 단면 영역들을 가질 수 있다는 것을 이해해야 한다.
수직 NAND 스트링(100)은 폴리실리콘 채널들을 또한 포함하는 평면 NAND 스트링 아키텍처들과 비교하여 몇 가지 유해한 효과 또는 제조/운영 난제들을 야기하는 폴리실리콘 채널(104)을 포함한다. 예를 들어, 수직 NAND 스트링에 대한 하나의 중요한 운영 난제는 프로그래밍 동작들 동안에 금지 필러들에 승압된 채널 전압을 유지하는 것과 관련된다. 폴리실리콘 채널 재료에 고유한, 채널(104)의 폴리실리콘 내의 국부적인 갭-상태 결함들은 수직 NAND 스트링들의 어레이의 프로그래밍 운영 요구 사항들을 달성하기 위해 심각한 한계를 제기하는 SGD(101)에 인접한 스트링의 에지에서 레이트-제한 채널-승압 누설 메커니즘(즉, 전압 손실의 레이트)을 초래한다.
종래의 수직 NAND 스트링(100)에 대한 채널-승압 누설 메커니즘은 필러의 방향을 따르는 전기장 기울기와 채널 볼륨(즉, 채널 내의 국부적인 갭-상태 결함들) 모두가 최대 또는 거의 최대인 스트링 에지에서 발생한다. 필러의 방향을 따르는 전기장 기울기와 채널 볼륨이 최대 또는 거의 최대인 NAND 스트링(100)의 영역은 도 3에 2개의 수평 파선(301 및 302) 사이에 묘사되어 있다. 특히, 채널(104)을 따르는 전압 기울기와 채널 볼륨 최대 또는 거의 최대는 303에 표시되어 있다. 도 3에서, 전압 V1 ≠ 전압 V2 ≠ 전압 V3이다.
누설 메커니즘을 해결하기 위한 하나의 종래의 접근 방법은 전기장 및 결과로 생기는 누설을 감소시키기 위해 SGD(101) 부근의 워드라인들(WL들)의 수를 증가시키는 것이었다. 그러한 접근 방법은 높은 종횡비의 필러 에칭의 어려움 증가를 야기한다. 더욱이, WL들의 수를 증가시키는 것은 또한 갭-상태-결함 누설이 발생하는 영역에 걸쳐 볼륨을 증가시키고, 그 결과, 더 많은 WL을 부가하는 것의 효율을 감소시키고 갭-상태 결함 기반 누설의 온도 의존성을 증가시키는 경향이 있다. 따라서, 높은 종횡비의 필러 에칭의 어려움 증가와 누설의 온도 의존성을 불리하게 증가시키는 경향 모두는 WL들의 수를 증가시키는 종래의 접근 방법에 대한 수익(returns)이 급격히 줄어들게 한다.
또 하나의 종래의 접근 방법은 벌크 채널 결함들을 해결하기 위해 수직 NAND 스트링의 전체 길이를 따라 얇은 채널이 존재하는 중공(hollow) 채널을 이용하는 것이었지만, 이 종래의 접근 방법은 부가의 바람직하지 않은 가변성들을 도입하지 않고 높은 종횡비의 채널 필러에 채널 막을 등각 퇴적(conformally depositing)하는 것과 같은, 순이익을 감소시키는 상당한 프로세스 통합 난제들을 제시한다.
도 2a 및 2b는 각각 본 명세서에 개시된 주제에 따른 수직 NAND 스트링(200 및 200')의 제1 및 제2 예시적인 실시예들의 측단면도들을 묘사한다. 수직 NAND 스트링(200)은 선택 게이트 드레인(SGD)(201), 선택 게이트 소스(SGS)(202), 복수의 개별 플래시 셀(203)(이들 중 하나만이 도 2a 및 2b에 표시됨), 및 채널(204)을 포함한다는 점에서 종래의 수직 NAND 스트링(100)과 유사하다. 개별 NAND 셀(203)의 단면도는 종래의 NAND 셀(103)에 대해 도 1a에 묘사된 단면도와 유사하다. NAND 스트링(200)의 개략도(미도시) 역시 도 1c에 묘사되어 있는 수직 NAND 스트링(100)에 대한 개략도와 유사하다. NAND 셀들(203)은 채널(204)의 길이를 따라 형성된 비휘발성 메모리 셀들이다. 각각의 개별 NAND 셀(203)은 제어 게이트(205), 차단 유전체(206)(인터폴리 유전체라고도 함), 플로팅 게이트(FG)(207)(저장 노드라고도 함), 터널링 유전체(208), 및 채널(204)을 포함한다. 각각의 NAND 셀(203)의 제어 게이트(205)는 대응하는 워드라인(WL)(도 2a 및 2b에는 미도시)에 연결된다. 수직 NAND 스트링(200)의 일부 예시적인 실시예들에서, 채널(204)의 SGD 단부를 향해 형성되어 있는 NAND 셀들(203) 중 일부는 더미 NAND 셀들이고, 채널(204)의 SGS 단부를 향해 형성된 일부 NAND 셀들(203)은 데이터 NAND 셀들이다.
채널(204)은 한 단부에서 비트 라인(BL)에 연결되고 다른 단부에서 소스에 연결된다. SGD(201)에 인가된 SEL1 신호가 채널(204)의 BL 단부에서 채널(204)을 통한 전도를 제어하고, SGS(202)에 인가된 SEL2 신호가 채널(204)의 소스 단부에서 채널(204)을 통한 전도를 제어한다. 채널(204)의 하나의 예시적인 실시예는 대체로 둥근 단면 영역을 포함할 수 있지만, 채널(204)은 대체로 둥근 단면 영역과 유사한 기능을 제공하는 다양한 단면 영역들을 가질 수 있다는 것을 이해해야 한다.
수직 NAND 스트링들(200 및 200')(도 2b 참조)은, 채널(204) 내에 형성되어 있고 (필러의 방향을 따르는) 전기장 기울기와 채널 볼륨(채널 내의 국부적인 갭-상태 결함들) 모두가 최대 또는 거의 최대인 SGD 트랜지스터(201)에 근접해 있는 채널(204)의 영역에 위치하는 국부 매몰 채널 유전체(210 또는 210')를 포함함으로써 종래의 수직 NAND 스트링(100)과는 다르다. 특히, 도 2a는 SGD 디바이스(201)를 통해 위로 채널(204)을 통해 연장하는 국부 채널 유전체(210)를 포함하는 수직 NAND 스트링(200)을 묘사한다. 도 2b는 SGD 디바이스(201)를 통해 위로 연장하지 않는 국부 채널(210')을 포함하는 수직 NAND 스트링(200')을 묘사한다. 하나의 예시적인 실시예에서, 국부 매몰 채널 유전체(210, 210')는 채널(204)의 길이가 전도성을 유지하도록 채널(204) 내에 형성된다. 하나의 예시적인 실시예에서, 국부 유전체(210, 210')는 채널(204)의 측벽들이 국부 유전체(210, 210')의 바깥쪽 에지들과 채널(204)의 바깥쪽 에지 사이에서 두께가 약 20 nm이도록 형성된다(도 16의 폭들(1620) 참조). 하나의 예시적인 실시예에서, 국부 유전체(210, 210')의 단면 영역은 대체로 둥근 단면 영역을 포함할 수 있지만, 국부 유전체(210, 210')는 대체로 둥근 단면 영역과 유사한 기능을 제공하는 다양한 단면 영역들을 가질 수 있다는 것을 이해해야 한다.
채널 누설은 전기장 기울기와 채널 볼륨이 최대인 영역에서 최대 또는 거의 최대이다. 채널-승압 누설이 최대 또는 거의 최대인 위치에 매몰 채널 유전체(210, 210')를 포함시킴으로써 지배적인 누설 성분을 현저히 감소시키고/시키거나 최소화할 수 있다. 채널 유전체(210, 210')의 부가는 더 많은 WL들을 부가하는 종래의 접근 방법과 연관된 제조 난제들을 제거한다. 즉, 스트링의 상부가 더미 셀들과 부가의 WL들만을 포함하는 채널 승압 누설 메커니즘을 해결하기 위한 종래의 접근 방법들과 대조적으로, 본 명세서에 개시된 주제의 실시예들은 비교적 낮은 종횡비의 NAND 스트링을 제공함으로써 적어도 하나의 임계적 위치 또는 그 근처에서 레이트-제한 누설 전류를 감소시키고 통합 및 프로세스 제어를 용이하게 한다. 더욱이, 본 명세서에 개시된 주제의 실시예들의 접근 방법은 원하는 채널 전류가 필러의 바깥쪽 표면에 국한되는 반전 모드 디바이스(inversion-mode device)들에 대한 스트링 전류를 보존한다.
도 4는 본 명세서에 개시된 주제의 실시예들에 따른 국부 채널 유전체에 의해 제공된 수직 NAND 스트링의 허용 가능-깊이 가변성을 묘사한다. 도 4의 거리 Y는 채널의 바닥 위로 국부 채널 유전체(402)의 바닥의 높이를 나타내고, 그 거리는 NAND 스트링의 에지에서 사용되는 더미 WL들의 수에 따라 달라질 수 있다. 즉, 높이 Y는 스트링 에지 WL 바이어싱 스킴을 최적화하고 원하지 않는 채널 승압 누설 메커니즘을 최소화하도록 선택될 수 있다. 도 4에 도시된 더미 WL들의 수는 단지 예시적인 것이고, 수직 NAND 스트링에 대한 설계 파라미터들에 따라 달라질 것이라는 것을 이해해야 한다.
도 5는 본 명세서에 개시된 주제에 따른 수직 NAND 스트링의 채널에 매몰 채널 유전체를 형성하는 기법의 하나의 예시적인 실시예에 대한 흐름도(500)를 묘사한다. 도 6a-6i는 수직 NAND 스트링들의 어레이의 2개의 수직 NAND 스트링에 대한 도 5의 흐름도의 다양한 단계들을 묘사한다. 501에서, 높은 종횡비의 채널(602)을 포함하는 수직 NAND 스트링(601)이 잘 알려진 방식으로 형성되었다. 도 6a는 수직 NAND 스트링들의 어레이(미도시)의 2개의 수직 NAND 스트링(601)을 묘사한다. 도 6a에 또한 묘사된 바와 같이, NAND 스트링(601)은 또한 복수의 플래시 셀(603)(이들 중 소수의 플래시 셀만이 표시됨) 및 대응하는 WL들(604)(이들 중 소수의 WL만이 표시됨)을 포함한다. 채널(602)은 폴리실리콘을 포함하지만 이에 제한되지 않는 비결정질 재료로 잘 알려진 방식으로 형성되었다. 채널(602)에 대한 다른 적합한 재료들은 폴리실리콘 막들 및 비정질 실리콘계 막들 및 이들의 합금들을 포함하지만 이들에 제한되지 않고, 합금들은 폴리실리콘-게르마늄, 폴리실리콘-카바이드 및 비정질 실리콘-카바이드와 같은 것들이 있지만 이들에 제한되지 않는다.
502에서, 채널(602)의 일부가 잘 알려진 방식으로 선택된 깊이까지 에칭된다(도 6b). 503에서, 에칭된 채널(602)의 부분의 벽들에 폴리실리콘과 같은 것이지만 이에 제한되지 않는 비결정질 재료의 층(605)이 잘 알려진 방식으로 형성된다(도 6c). 504에서, 채널(602)의 나머지 부분을 채우도록 실리콘 이산화물, 공기, 불활성 기체 등과 같은 것들이지만 이들에 제한되지 않는 유전체 재료(606)가 원자층 퇴적(ALD; atomic layer deposition) 기법을 이용하여 잘 알려진 방식으로 형성된다(도 6d). 505에서, 채널(602)을 채운 부분만이 에칭 후에 남아 있도록 유전체 재료(606)가 잘 알려진 방식으로 에치백(etch back)된다(도 6e). 506에서, 유전체 재료(606)를 덮도록 잘 알려진 방식으로 폴리실리콘의 층(607)이 형성된다(도 6f). 507에서, 채널(602)이 채널(602)의 나머지가 형성되는 폴리실리콘 표면을 갖도록 잘 알려진 방식으로 층(607)이 에치백된다(도 6g). 에치백된 층(607)은 채널(602)에 남아 있는 유전체 재료들(606) 위에 캡을 형성한다. 508에서, 폴리실리콘 재료의 층(608)이 잘 알려진 방식으로 형성된다(도 6h). 폴리실리콘 층(608)은 수직 NAND 스트링(601)을 위한 선택 게이트 드레인(SGD)을 형성하는 데 이용될 것이다. 509에서, 채널(602)의 최상부를 노출시키도록 잘 알려진 방식으로 609에서 폴리실리콘 층(608)이 선택적으로 제거된다(도 6i). 잘 알려진 방식으로 수직 NAND 스트링(601)의 나머지가 형성되고 완료된다.
도 7은 본 명세서에 개시된 주제에 따른 수직 NAND 스트링의 채널에 매몰 채널 유전체를 형성하는 기법의 다른 예시적인 실시예에 대한 흐름도(700)를 묘사한다. 도 8a는 제조 동안의 수직 NAND 스트링(801)을 묘사한다. 특히, 소스(802), 제1 산화물층(803), SGS 층(804), 제2 산화물층(805), 제1 WL(806), 제3 산화물층(807), 제2 WL 층(808), 더미 셀들(영역(809) 위)과 데이터 셀들(영역(809) 아래) 사이의 산화물 분리 영역(809), 제3 WL 층(810), 제4 산화물층(811), 제4 WL 층(812), 제5 산화물층(813), 제5 WL 층(814), 및 제6 산화물층(815)을 포함하도록 수직 NAND 스트링(801)이 잘 알려진 방식으로 형성되었다. 게다가, 복수의 더미 및 데이터 플래시 셀들(816)이 형성되었고, 이들 중 소수만이 표시되어 있다. 또한 산화물층(815) 위에 약 100 Å의 두께를 갖도록 잘 알려진 방식으로 실리콘 질화물 정지층(817)이 형성되었다. 높은 종횡비의 채널 트렌치(818)가 잘 알려진 방식으로 형성되었다. 채널 트렌치(818) 내에 산화물층(819) 및 폴리실리콘 라이너(820)가 잘 알려진 방식으로 형성되었다.
701에서, 에칭 프로세스가 채널 트렌치(818)의 바닥(821)으로부터 산화물층(819) 및 폴리실리콘 층(820)을 제거(clear)한다. 도 8a는 채널 트렌치(818)의 바닥(821)으로부터 산화물층(819) 및 폴리실리콘 라이너(820)가 제거된 수직 NAND 스트링(801)을 묘사한다. 702에서, 실리콘 질화물 정지층(817) 위에 그리고 채널 트렌치(818) 내에 저압 화학 기상 퇴적(LPCVD; low-pressure chemical vapor deposition)과 같은 것이지만 이에 제한되지 않는 폴리실리콘 퇴적 기법을 이용하여 채널 내에 특정 높이 Y까지 폴리실리콘 층(822)이 형성된다. 도 8b는 수직 NAND 스트링(801)의 최종 구성에 기초하여 선택되는, 높이 Y까지 채널 트렌치(818)를 폴리실리콘이 채운 것을 묘사한다.
703에서, 채널 트렌치 내의 산화물에 틈(seam)들을 방지하기 위해 폴리실리콘 층(822) 위에 그리고 나머지 채널 트렌치(818) 내에 잘 알려진 원자층 퇴적(ALD) 기법을 이용하여 산화물층(823)이 퇴적된다. 게다가, 화학-기계 연마(CMP) 과하중(overburden)을 허용하기 위해 산화물층(823) 위에 잘 알려진 산화물-채움 기법(oxide-fill technique)들을 이용하여 산화물층(824)이 퇴적된다. 도 8c는 산화물층들(823 및 824)을 가진 수직 NAND 스트링(801)을 묘사한다. 704에서, 잘 알려진 화학-기계 연마(CMP) 기법을 이용하여 폴리실리콘 층(822)까지 아래로 산화물층들(823 및 824)이 제거된다. 도 8d는 폴리실리콘 층(822)까지 아래로 산화물층들(823 및 824)이 제거된 수직 NAND 스트링(801)을 묘사한다.
705에서, 잘 알려진 비선택적 CMP 기법을 이용하여 실리콘 질화물 정지층(817)까지 아래로 폴리실리콘 층(822)을 제거한다. 게다가, 비선택적 CMP 기법 동안에 산화물(823)의 일부가 제거된다. 도 8e는 도 7의 705에서의 비선택적 CMP 기법 후의 수직 NAND 스트링(801)을 묘사한다. 706에서, 비선택적 CMP 기법을 이용하여 705에서의 비선택적 CMP 기법 후에 남아 있는 산화물(823)의 부분과 실리콘 질화물 정지층(817)을 제거한다. 도 8f는 705에서의 비선택적 CMP 기법 후에 남아 있는 산화물(823)의 부분과 실리콘 질화물 정지층(817)을 제거한 후의 수직 NAND 스트링(801)을 묘사한다. 도 5와 관련하여 기술된 바와 같은, 잘 알려진 방식으로 처리가 계속되고 수직 NAND 스트링(801)의 나머지가 형성된다.
도 9는 본 명세서에 개시된 주제에 따른 수직 NAND 스트링의 채널에 매몰 채널 유전체를 형성하는 기법의 또 다른 예시적인 실시예에 대한 흐름도(900)를 묘사한다. 도 10a는 제조 동안의 수직 NAND 스트링(1001)을 묘사한다. 특히, 소스(1002), 제1 산화물층(1003), SGS 층(1004), 제2 산화물층(1005), 제1 WL(1006), 제3 산화물층(1007), 제2 WL 층(1008), 더미 셀들(영역(1009) 위)과 데이터 셀들(영역(1009) 아래) 사이의 산화물 분리 영역(1009), 제3 WL 층(1010), 제4 산화물층(1011), 제4 WL 층(1012), 제5 산화물층(1013), 제5 WL 층(1014), 및 제6 산화물층(1015)을 포함하도록 수직 NAND 스트링(1001)이 잘 알려진 방식으로 형성되었다. 게다가, 복수의 더미 및 데이터 플래시 셀들(1016)이 형성되었고, 이들 중 소수만이 표시되어 있다. 또한 산화물층(1015) 위에 약 100 Å의 두께를 갖도록 잘 알려진 방식으로 실리콘 질화물 정지층(1017)이 형성되었다. 높은 종횡비의 채널 트렌치(1018)가 잘 알려진 방식으로 형성되었다. 채널 트렌치(1018) 내에 산화물층(1019) 및 폴리실리콘 라이너(1020)가 잘 알려진 방식으로 형성되었다.
901에서, 에칭 프로세스가 채널 트렌치(1018)의 바닥(1021)으로부터 산화물층(1019) 및 폴리실리콘 라이너(1020)를 제거한다. 도 10a는 채널 트렌치(1018)의 바닥(1021)으로부터 산화물층(1019) 및 폴리실리콘 라이너(1020)가 제거된 수직 NAND 스트링(1001)을 묘사한다. 902에서, 실리콘 질화물 정지층(1017) 위에 그리고 채널 트렌치(1018) 내에 잘 알려진 방식으로 폴리실리콘 채널 층(1022)(도 10b 참조)이 형성된다. 층(1022)은 채널 트렌치를 채우는 퇴적 프로세스 동안 틈/공동(void)(1023)을 도입하는 단차-피복(step-coverage) 특징들을 가진 막을 이용하여 퇴적된다. 도 10b는 폴리실리콘 층(1022), 채널 트렌치를 채운 폴리실리콘, 및 틈(1023)을 묘사한다.
903에서, 잘 알려진 CMP 기법을 이용하여 실리콘 질화물 정지층(1017)까지 아래로 폴리실리콘 층(1022)이 제거되고, 따라서 채워진 채널 트렌치의 최상부 및 틈(1023)이 노출된다. 도 10c는 폴리실리콘 층(1022)이 제거된 수직 NAND 스트링(1001)을 묘사한다. 904에서, 산화물에 대해 선택적인 습식 에칭 프로세스를 이용하여 1024에서 채널 트렌치의 최상부를 개방한다. 틈(1024)의 형성, 채널 직경 임계 치수 및 습식 에칭 프로세스는 채널 직경(그러나 이에 제한되지는 않음)에 기초하여 개구의 깊이 및 채널의 높이 Y를 선택적으로 설정하도록 최적화된다. 도 10d는 1024에서 채널 트렌치의 최상부를 개방하도록 습식 에칭된 후의 수직 NAND 스트링(1001)을 묘사한다.
905에서, 채널 트렌치가 산화물로 채워지도록 실리콘 질화물 정지층(1017) 위에 잘 알려진 방식으로 산화물층(1025)이 형성된다. 도 10e는 산화물층(1025)이 형성된 후의 수직 NAND 스트링(1001)을 묘사한다. 906에서, 잘 알려진 산화물 CMP 기법을 이용하여 산화물층(1025)이 제거된다. 그 후, 잘 알려진 실리콘 질화물 에칭 제거 기법들을 이용하여 실리콘 질화물 정지층(1017)이 제거된다. 도 10f는 산화물층(1025)과 실리콘 질화물 정지층(1027)이 제거된 후의 수직 NAND 스트링(1001)을 묘사한다. 도 5와 관련하여 기술된 바와 같은, 잘 알려진 방식으로 처리가 계속되고 수직 NAND 스트링(1001)의 나머지가 형성된다.
도 11은 본 명세서에 개시된 주제에 따른 수직 NAND 스트링의 채널에 매몰 채널 유전체를 형성하는 기법의 또 다른 예시적인 실시예에 대한 흐름도(1100)를 묘사한다. 도 12a는 제조 동안의 수직 NAND 스트링(1201)을 묘사한다. 특히, 소스(1202), 제1 산화물층(1203), SGS 층(1204), 제2 산화물층(1205), 제1 WL(1206), 제3 산화물층(1207), 제2 WL 층(1208), 더미 셀들(영역(1209) 위)과 데이터 셀들(영역(1209) 아래) 사이의 산화물 분리 영역(1209), 제3 WL 층(1210), 제4 산화물층(1211), 제4 WL 층(1212), 제5 산화물층(1213), 제5 WL 층(1214), 및 제6 산화물층(1215)을 포함하도록 수직 NAND 스트링(1201)이 잘 알려진 방식으로 형성되었다. 게다가, 복수의 더미 및 데이터 플래시 셀들(1216)이 형성되었고, 이들 중 소수만이 표시되어 있다. 또한 산화물층(1215) 위에 약 100 Å의 두께를 갖도록 잘 알려진 방식으로 실리콘 질화물 정지층(1217)이 형성되었다. 높은 종횡비의 채널 트렌치(1218)가 잘 알려진 방식으로 형성되었다. 채널 트렌치(1218) 내에 산화물층(1219) 및 폴리실리콘 라이너(1220)가 잘 알려진 방식으로 형성되었다.
1101에서, 에칭 프로세스가 채널 트렌치(1218)의 바닥(1221)으로부터 산화물층(1219) 및 폴리실리콘 라이너(1220)를 제거한다. 도 12a는 채널 트렌치(1218)의 바닥(1221)으로부터 산화물층(1219) 및 폴리실리콘 라이너(1220)가 제거된 수직 NAND 스트링(1201)을 묘사한다. 1102에서, 채널 트렌치(1218)가 잘 알려진 기법을 이용하여 폴리실리콘(1222)으로 채워진다. 도 12b는 폴리실리콘 층(1222)이 부가된 수직 NAND 스트링(1201)을 묘사한다.
1103에서, 잘 알려진 CMP 기법을 이용하여 실리콘 질화물 정지층(1217)까지 아래로 폴리실리콘 층(1222)이 제거된다. 도 12c는 폴리실리콘 층(1222)이 제거된 수직 NAND 스트링(1201)을 묘사한다. 1104에서, 카본과 같은 하드마스크 층(1223)이 잘 알려진 기법을 이용하여 퇴적된다. 그 후, 1224에서 잘 알려진 포토리소그래픽 프로세스 및 건식 에칭 기법을 이용하여 하드마스크 층(1223)을 선택적으로 제거하고, 또한 채널 내의 폴리실리콘이 높이 Y - 이 높이는 채널 직경에 기초할 수 있지만 이에 제한되지 않음 - 를 갖도록 채널로부터 폴리실리콘(1222)의 일부를 선택적으로 제거한다. 도 12d는 하드마스크 층(1223)을 선택적으로 제거하고 채널 내의 나머지 폴리실리콘이 Y의 최소 높이를 갖도록 채널로부터 폴리실리콘(1222)의 일부를 선택적으로 제거하기 위해 건식 에칭된 후의 수직 NAND 스트링(1201)을 묘사한다.
1105에서, 잘 알려진 기법을 이용하여 하드마스크 층(1223)이 제거되고, 에칭된 영역(1224)이 채워지도록 잘 알려진 기법을 이용하여 산화물층(1225)이 퇴적된다. 도 12e는 산화물층(1225)이 퇴적된 후의 수직 NAND 스트링(1201)을 묘사한다. 1106에서, 잘 알려진 CMP 기법을 이용하여 산화물층(1225)이 제거되고, 잘 알려진 습식 에칭 프로세스를 이용하여 실리콘 질화물 정지층(1217)이 제거된다. 도 12f는 산화물층(1225)과 실리콘 질화물 정지층(1217)이 제거된 후의 수직 NAND 스트링(1201)을 묘사한다. 도 5와 관련하여 기술된 바와 같은, 잘 알려진 방식으로 처리가 계속되고 수직 NAND 스트링(1201)의 나머지가 형성된다.
도 13은 본 명세서에 개시된 주제에 따른 수직 NAND 스트링의 채널에 매몰 채널 유전체를 형성하는 기법의 다른 예시적인 실시예에 대한 흐름도(1300)를 묘사한다. 도 14a는 제조 동안의 수직 NAND 스트링(1401)을 묘사한다. 특히, 소스(1402), 제1 산화물층(1403), SGS 층(1404), 제2 산화물층(1405), 제1 WL(1406), 제3 산화물층(1407), 제2 WL 층(1408), 더미 셀들(영역(1409) 위)과 데이터 셀들(영역(1409) 아래) 사이의 산화물 분리 영역(1409), 제3 WL 층(1410), 제4 산화물층(1411), 제4 WL 층(1412), 제5 산화물층(1413), 제5 WL 층(1414), 제6 산화물층(1415), SGD 층(1417), 및 실리콘 질화물 정지층(1418)을 포함하도록 수직 NAND 스트링(1401)이 잘 알려진 방식으로 형성되었다. 게다가, 복수의 더미 및 데이터 플래시 셀들(1416)이 형성되었고, 이들 중 소수만이 표시되어 있다. 높은 종횡비의 채널 트렌치(1419)가 잘 알려진 방식으로 형성되었다. 채널 트렌치(1419) 내에 산화물층(1420)이 잘 알려진 방식으로 형성되었다.
1301에서, 폴리실리콘이 채널 트렌치(1419)를 채우도록 실리콘 질화물 정지층(1418) 위에 잘 알려진 방식으로 폴리실리콘 층(1421)이 형성되었다. 도 14a는 폴리실리콘이 채널 트렌치(1419)를 채우도록 실리콘 질화물 정지층(1418) 위에 폴리실리콘 층(1421)이 퇴적된 후의 수직 NAND 스트링(1401)을 묘사한다. 1302에서, 잘 알려진 CMP 기법을 이용하여 실리콘 질화물 정지층(1418)까지 아래로 폴리실리콘 층(1421)이 제거되었다. 도 14b는 폴리실리콘 층(1421)의 일부가 제거된 후의 수직 NAND 스트링(1401)을 묘사한다.
1303에서, 실리콘 질화물 정지층(1418) 위에 잘 알려진 방식으로 하드마스크 층(1422)이 형성된다. 그 후, 1423에서 잘 알려진 프로리소그래픽 프로세스 및 건식 에칭 기법을 이용하여 하드마스크 층(1422)을 선택적으로 제거하고, 채널 내의 나머지 폴리실리콘이 최소 높이 Y - 이 높이는 채널 직경에 기초할 수 있지만 이에 제한되지 않음 - 를 갖도록 채널로부터 폴리실리콘(1421)의 일부를 선택적으로 제거한다. 도 14c는 채널로부터 폴리실리콘(1421)의 일부와 하드마스크 층(1422)을 선택적으로 제거하기 위해 건식 에칭된 후의 수직 NAND 스트링(1401)을 묘사한다. 1304에서, 잘 알려진 기법을 이용하여 하드마스크 층(1422)의 나머지가 제거되고, 에칭된 영역(1423)이 채워지도록 잘 알려진 기법을 이용하여 산화물층(1424)이 퇴적된다. 다음의 프로세스들에 따라, 산화물층(1424)의 퇴적이 비트라인 패터닝을 따를 수 있다. 도 14d는 하드마스크(1422)의 나머지가 제거되고 산화물층(1424)이 퇴적된 후의 수직 NAND 스트링(1401)을 묘사한다.
1305에서, 잘 알려진 CMP 기법을 이용하여 실리콘 질화물 정지층(1418)까지 아래로 산화물층(1424)이 제거된다. 도 14e는 실리콘 질화물 정지층(1418)까지 아래로 산화물층(1424)이 제거된 후의 수직 NAND 스트링(1401)을 묘사한다. 1306에서, 잘 알려진 습식 에칭 프로세스를 이용하여 실리콘 질화물 정지층(1418)이 제거된다. 도 14f는 실리콘 질화물 정지층(1418)이 제거된 후의 수직 NAND 스트링(1401)을 묘사한다. 도 5와 관련하여 기술된 바와 같은, 잘 알려진 방식으로 처리가 계속되고 수직 NAND 스트링(1401)의 나머지가 형성된다.
도 15a는 제조 동안의 수직 NAND 스트링(1501)을 묘사한다. 특히, 소스(1502), 제1 산화물층(1503), SGS 층(1504), 제2 산화물층(1505), 제1 WL(1506), 제3 산화물층(1507), 제2 WL 층(1508), 더미 셀들(영역(1509) 위)과 데이터 셀들(영역(1509) 아래) 사이의 산화물 분리 영역(1509), 제3 WL 층(1510), 제4 산화물층(1511), 제4 WL 층(1512), 제5 산화물층(1513), 제5 WL 층(1514), 및 제6 산화물층(1515)을 포함하도록 수직 NAND 스트링(1501)이 잘 알려진 방식으로 형성되었다. 게다가, 복수의 더미 및 데이터 플래시 셀들(1516)이 형성되었고, 이들 중 소수만이 표시되어 있다. 높은 종횡비의 채널 트렌치(1519)가 잘 알려진 방식으로 형성되었고, 채널 트렌치(1519) 내에 본 명세서에 개시된 기법들 중 임의의 기법을 이용하여 국부 채널 유전체가 형성되었다.
NAND 스트링(1501)의 최상부 에지에 있는 채널의 폭들(1520)이 약 20 nm 미만이면, 채널(1521)의 나머지가 SGD 층(1517) 및 산화물층(1518)에 형성될 때, 이미 형성된 채널과 국부 채널 유전체와의 정렬 불량(misalignment)이 있을 위험이 있다. 그 결과, 이러한 위험을 줄이기 위해, 본 명세서에 개시된 주제의 실시예들은 이미 형성된 채널과 국부 채널 유전체의 최상부를 덮는 폴리실리콘 플러그(1522)를 형성하고, 그렇게 함으로써 NAND 채널의 양쪽 단부 사이에 더 양호한 접촉을 제공하는 기법을 제공한다. 도 15b는 본 명세서에 개시된 주제의 실시예들에 따라 이미 형성된 채널과 국부 채널 유전체의 최상부 위에 형성된 폴리실리콘 플러그(1522)를 묘사한다.
하나의 예시적인 실시예에서, 폴리실리콘 플러그(1522)는, 예를 들어, 잘 알려진 방식으로 에칭하는 것에 의해 실리콘 질화물 정지층을 제거하기 전에 형성된다. 그 후 잘 알려진 퇴적 기법을 이용하여 폴리실리콘 플러그(1522)가 퇴적되고, SGD 및 산화물층들의 형성 전에 잘 알려진 방식으로 성형(shape)될 수 있다.
본 명세서에 개시된 주제는 프로그래밍 성능을 달성하기 위해 감소된 열이온 전계 방사가 이용되는 다른 스케일링 응용들에 확장될 수 있다. 본 명세서에 개시된 주제에 적합한 하나의 그러한 응용은 적층형 필러 접합에서 패스 게이트(pass gate)들과 관련하여 스트링 스케일링에 그러한 접근 방법이 이용될 때 적층형 필러 계면에서이다. 도 16은 본 명세서에 개시된 주제에 따라 국부 채널 유전체를 이용하는 수직 NAND 스트링들(1601 및 1602)의 2개의 예시적인 구성을 묘사한다. 구성(1601)은 스트링의 선택 게이트 드레인(SGD)에 인접한 채널 영역으로 연장하지 않는 국부 채널 유전체(LCD)를 포함하는 데 반해, 구성(1602)은 SGD에 인접한 채널 영역으로 연장하는 LDC를 포함한다. 이 2개의 구성은, 예를 들어, 솔리드-스테이트 메모리 또는 솔리드-스테이트 드라이브(SSD)를 위한 NAND 스트링들의 어레이를 형성하는 데 이용될 수 있다. 구성(1603)은 NAND 스트링 구성(1601)을 각각 포함하는 2개의 적층형 수직 NAND 스트링을 묘사한다. 구성(1604)은 하부 NAND 스트링은 구성(1601)인 NAND 스트링을 포함하고 상부 NAND 스트링은 구성(1602)인 NAND 스트링을 포함하는 2개의 적층형 수직 NAND 스트링을 묘사한다. 구성(1605)은 하부 2개의 NAND 스트링은 구성(1601)인 NAND 스트링들을 포함하고 상부 NAND 스트링은 구성(1602)인 NAND 스트링을 포함하는 3개의 적층형 수직 NAND 스트링을 묘사한다.
이러한 수정들은 위에 상세히 기술한 설명을 고려하여 이루어질 수 있다. 다음의 청구항들에서 사용된 용어들은 본 명세서와 청구항들에 개시된 특정 실시예들로 범위를 제한하도록 해석되어서는 안 된다. 오히려, 본 명세서에 개시된 실시예들의 범위는 다음의 청구항들에 의해 결정되며, 청구항들은 청구항 해석의 확립된 원칙들에 따라 해석되어야 한다.

Claims (23)

  1. 메모리 디바이스로서,
    소스와 비트라인 사이의 수직 적층(stack) 내의 메모리 셀들의 복수의 층;
    채널 - 상기 채널은 상기 비트라인과 상기 채널의 제1 단부 사이에 전하를 전도하기 위한 제1 영역과 상기 소스와 상기 채널의 제2 단부 사이에 전하를 전도하기 위한 제2 영역을 갖고, 상기 채널은 상기 메모리 셀들에서 전기장을 생성하기 위한 것임 - ;
    상기 비트라인과 상기 채널 사이의 전도를 선택적으로 제어하기 위해 상기 채널의 상기 제1 단부에 위치하는 선택 게이트;
    상기 채널의 상기 제1 영역에 인접한 적어도 하나의 더미 메모리 셀 층; 및
    상기 적어도 하나의 더미 메모리 셀 층 및 상기 선택 게이트 근방의 상기 제1 영역 내의 상기 채널의 일부분만을 통해 수직으로 연장되는 유전체
    를 포함하는 메모리 디바이스.
  2. 제1항에 있어서, 상기 채널은 폴리실리콘 재료를 포함하는, 메모리 디바이스.
  3. 제1항에 있어서, 상기 메모리 셀들은 비휘발성 메모리 셀들을 포함하는, 메모리 디바이스.
  4. 제3항에 있어서, 상기 비휘발성 메모리 셀들은 플로팅-게이트(FG; floating-gate) 메모리 셀을 포함하는, 메모리 디바이스.
  5. 제3항에 있어서, 상기 비휘발성 메모리 셀들은 전하 트랩 플래시(CTF; charge trap flash) 메모리 셀을 포함하는, 메모리 디바이스.
  6. 제3항에 있어서, 상기 메모리 디바이스는 솔리드-스테이트 드라이브(SSD; solid-state drive)의 일부를 포함하는, 메모리 디바이스.
  7. 제1항에 있어서, 상기 메모리 디바이스는 메모리 디바이스들의 어레이의 일부를 포함하는, 메모리 디바이스.
  8. 제1항에 있어서, 상기 유전체는 산화물을 포함하는, 메모리 디바이스.
  9. 제1항에 있어서, 상기 채널의 상기 제2 영역에 인접하는 적어도 하나의 더미 메모리 셀 층을 더 포함하는, 메모리 디바이스.
  10. 제1항에 있어서, 상기 채널의 상기 제1 단부에 위치하는 상기 선택 게이트는 제1 선택 게이트를 포함하고,
    상기 채널의 상기 제2 단부에 위치하는 제2 선택 게이트를 더 포함해서, 상기 소스와 상기 비트라인 사이의 전도를 선택적으로 제어하는, 메모리 디바이스.
  11. 수직 메모리 어레이를 갖는 솔리드-스테이트 드라이브(SSD)로서,
    비활성 메모리 장치를 포함하고,
    상기 비활성 메모리 장치는,
    NAND 메모리 셀들의 수직 스트링 - 상기 스트링은 비트라인과 소스 사이에 연장됨 -;
    채널 - 상기 채널은 상기 비트라인과 상기 채널의 제1 단부 사이에 전하를 전도하기 위한 제1 영역과 상기 소스와 상기 채널 사이에 전하를 전도하기 위한 제2 영역을 갖고, 상기 채널은 상기 NAND 메모리 셀들을 프로그램하기 위해 전기장을 제공함 - ;
    상기 채널과 상기 비트라인 사이의 전도를 선택적으로 제어하기 위해 상기 채널의 상기 제1 단부에 위치하는 선택 게이트;
    상기 채널의 상기 제1 영역에 인접하는 적어도 하나의 더미 메모리 셀 층; 및
    상기 적어도 하나의 더미 메모리 셀 및 상기 선택 게이트 근방의 상기 제1 영역 내의 상기 채널의 일부분만을 통해 수직으로 연장되는 유전체를 포함하는, 솔리드-스테이트 드라이브.
  12. 제11항에 있어서, 상기 채널은 폴리실리콘 재료를 포함하는, 솔리드-스테이트 드라이브.
  13. 제11항에 있어서, 상기 NAND 메모리 셀들은 플로팅-게이트(FG; floating-gate) 메모리 셀을 포함하는, 솔리드-스테이트 드라이브.
  14. 제11항에 있어서, 상기 NAND 메모리 셀들은 전하 트랩 플래시(CTF; charge trap flash) 메모리 셀을 포함하는, 솔리드-스테이트 드라이브.
  15. 제11항에 있어서, 상기 유전체는 산화물을 포함하는, 솔리드-스테이트 드라이브.
  16. 제11항에 있어서, 상기 비활성 메모리 장치는,
    상기 채널의 상기 제2 영역에 인접하는 적어도 하나의 더미 메모리 셀 층을 더 포함하는, 솔리드-스테이트 드라이브.
  17. 제11항에 있어서, 상기 채널의 상기 제1 단부에 위치하는 상기 선택 게이트는 제1 선택 게이트를 포함하고,
    상기 비활성 메모리 장치는 상기 채널의 제2 단부에 위치하는 제2 선택 게이트를 더 포함해서, 상기 소스와 상기 비트라인 사이의 전도를 선택적으로 제어하는, 솔리드-스테이트 드라이브.
  18. 방법으로서,
    수직 NAND 스트링(vertical NAND string)을 위한 채널을 형성하는 단계 - 상기 채널은 비트라인과 상기 채널의 제1 단부 사이에 전하를 전도하기 위한 제1 영역과 소스와 상기 채널의 제2 단부 사이에 전하를 전도하기 위한 제2 영역을 포함하고, 상기 수직 NAND 스트링은 상기 소스와 상기 비트라인 사이의 수직 적층(stack) 내의 메모리 셀들의 복수의 층을 포함하고, 상기 채널의 상기 제1 영역에 인접한 적어도 하나의 더미 메모리 셀 층을 포함함 -;
    상기 제1 영역 내의 상기 제1 단부에서의 상기 채널의 일부분만을 에칭하는 단계 - 상기 에칭하는 단계는 에칭 다음에 상기 채널의 적어도 일부분을 남기는 것을 포함함 - ;
    상기 채널의 상기 에칭된 부분에 유전체 재료를 형성하는 단계 - 상기 유전체 재료는
    상기 채널 내에 형성되어 상기 적어도 하나의 더미 메모리 셀 층과 선택 게이트 근방의 상기 제1 영역 내의 상기 채널의 일부분만을 통해 수직으로 연장함 -; 및
    상기 유전체 재료의 표면 위에 채널 캡(channel cap)을 형성하는 단계
    를 포함하는 방법.
  19. 제18항에 있어서, 상기 채널의 상기 에칭된 부분에 측벽을 형성하는 단계를 더 포함하고,
    상기 유전체 재료를 형성하는 단계는 상기 측벽 내에 상기 채널의 상기 에칭된 부분에 상기 유전체 재료를 형성하는 방법.
  20. 제18항에 있어서, 상기 채널을 형성하는 단계는 상기 채널에 틈(seam)을 형성하는 단계를 포함하고,
    상기 채널의 상기 일부를 에칭하는 단계는 습식 에칭 기법을 이용하는 단계를 포함하는 방법.
  21. 제18항에 있어서, 상기 채널의 상기 일부를 에칭하는 단계는 습식 에칭 또는 건식 에칭 기법을 이용하는 단계를 포함하는 방법.
  22. 제18항에 있어서, 상기 수직 NAND 스트링은 수직 NAND 스트링들의 어레이의 일부를 포함하는 방법.
  23. 제22항에 있어서, 상기 수직 NAND 스트링은 솔리드-스테이트 드라이브(SSD)의 일부를 포함하는 방법.
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