TWI765122B - 半導體裝置 - Google Patents

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Abstract

實施形態之半導體裝置包含積層體、柱狀部、第一電荷蓄積部、及第二電荷蓄積部。上述積層體包含複數個電極層，上述複數個電極層介隔絕緣體於第一方向積層於基板上、或形成於基板上之周邊電路上所形成之平坦之源極線上。上述複數個電極層包含第一電極層、及設置於上述第一電極層與上述基板之間之第二電極層。上述柱狀部於上述積層體內沿上述第一方向延伸。上述第一電荷蓄積部設置於上述第一電極層與上述柱狀部之間。上述第二電荷蓄積部設置於上述第二電極層與上述柱狀部之間。上述第一電極層與上述柱狀部之間之上述第一電荷蓄積部沿與上述第一方向交叉之第二方向之第一長度，長於上述第二電極層與上述柱狀部之間之上述第二電荷蓄積部沿上述第二方向之第二長度。

Description

半導體裝置
實施形態係關於一種半導體裝置。
已有提出有一種三維構造之半導體記憶裝置，其係於積層複數個電極層之積層體形成記憶體孔，於記憶體孔內設置柱狀部，且於複數個電極層與柱狀部之間之各者，於積層體之積層方向設置有複數個電荷蓄積部。為求半導體記憶裝置之大容量化，期望增加電極層之積層數。若增加電極層之積層數，則難以形成於積層方向上具有均一之孔徑之記憶體孔。記憶體孔之孔徑於積層方向上之偏差會導致電極層與通道之間之耦合比產生偏差。
實施形態提供一種可抑制耦合比之偏差之半導體裝置。 實施形態之半導體裝置包含積層體、柱狀部、第一電荷蓄積部、及第二電荷蓄積部。上述積層體包含複數個電極層，上述複數個電極層介隔絕緣體而於第一方向積層於基板上、或形成於基板上之周邊電路上所形成之平坦之源極線上。上述複數個電極層包含第一電極層、及設置於上述第一電極層與上述基板之間之第二電極層。上述柱狀部於上述積層體內沿上述第一方向而延伸。上述第一電荷蓄積部係設置於上述第一電極層與上述柱狀部之間。上述第二電荷蓄積部係設置於上述第二電極層與上述柱狀部之間。上述第一電極層與上述柱狀部之間之上述第一電荷蓄積部沿與上述第一方向交叉之第二方向之第一長度，長於上述第二電極層與上述第二電荷蓄積部沿上述第二方向之第二長度。
以下，參照附圖，對實施形態進行說明。於各附圖中，對相同要素標註相同符號。實施形態之半導體裝置係具有記憶胞陣列之半導體記憶裝置。 ＜第一實施形態＞ ＜半導體裝置＞ 圖1係第一實施形態之半導體裝置之記憶胞陣列之模式立體圖。 如圖1所示，第一實施形態之半導體裝置將相對於基板10之主面10a平行之方向且相互正交之二個方向設為X方向及Y方向，將相對於該等X方向及Y方向之兩者正交之方向設為Z方向。例如，Z方向對應於第一方向，X方向對應於第二方向，Y方向對應於第三方向。 第一實施形態之半導體裝置之記憶胞陣列1具有包含複數個電極層41之積層體100、複數個柱狀部CL、及複數個分離部ST。複數個電極層41相隔地積層於基板10之主面10a上。複數個電極層41之積層數為任意。例如，複數個電極層41之各者包含摻雜矽。摻雜矽例如包含選自磷、砷、及硼所組成之群中之一種以上。 例如，複數個電極層41之雜質濃度亦可為距離基板10越遠之電極層41則越高。例如，距離基板10最近之電極層41之雜質濃度為約1×1020 cm-3 ，距離基板10最遠之電極層41之雜質濃度為約3×1020 cm-3 。 例如，複數個電極層41之各者亦可包含鎢或鉬等金屬。 於複數個電極層41之間配置絕緣體40。絕緣體40可為例如氧化矽膜等絕緣物，亦可為氣隙。 複數個電極層41包含汲極側選擇閘極電極SGD、複數條字線WL、及源極側選擇閘極電極SGS。 例如，源極側選擇閘極電極SGS設置於基板10上。例如，複數條字線WL設置於源極側選擇閘極電極SGS上。例如，汲極側選擇閘極電極SGD設置於複數條字線WL上。 汲極側選擇閘極電極SGD作為汲極側選擇電晶體STD之閘極電極發揮功能。源極側選擇閘極電極SGS作為源極側選擇電晶體STS之閘極電極發揮功能。於汲極側選擇電晶體STD與源極側選擇電晶體STS之間串聯連接有複數個記憶胞MC。一條字線WL作為一個記憶胞MC之閘極電極發揮功能。 積層體100具有複數個分離部ST。分離部ST於積層體100內沿著Z方向及Y方向延伸。分離部ST將積層體100於X方向上分離。由分離部ST分離之區域稱為“區塊”。區塊例如為資訊抹除之最小單位。抹除大小係以1個區塊或組合多個區塊而設定。 於分離部ST內設置有源極層SL。源極層SL與積層體100絕緣，且例如於Z方向及Y方向板狀地擴展。於源極層SL之上方設置上層配線80。上層配線80於X方向延伸。上層配線80與沿著X方向排列之複數個源極層SL電性連接。 於由分離部ST分離之積層體100內設置複數個柱狀部CL。柱狀部CL於積層體100內沿Z方向延伸。 柱狀部CL係之字陣列狀或方形陣列狀地配置於例如記憶胞陣列1內。 於柱狀部CL之上端部之上方設置複數條位元線BL。複數條位元線BL於X方向延伸。柱狀部CL之上端部經由接觸部Cb及接觸部V1而電性連接於一條位元線BL。 圖2係第一實施形態之半導體裝置之記憶胞陣列之模式剖視圖。圖2與相對於圖1中之X-Z平面平行之剖面之一部分對應。圖2係將柱狀部CL及其周圍之部分抽出之模式剖視圖。圖3係沿著圖2中之III-III線之模式剖視圖。圖4係沿著圖2中之IV-IV線之模式剖視圖。 如圖2所示，複數個電極層41例如包含第一電極層41a、第二電極層41b、及第三電極層41c。第二電極層41b係配置於第一電極層41a與基板10之間。第三電極層41c係配置於第一電極層41a與第二電極層41b之間。 如圖2～圖4所示，柱狀部CL於積層體100內沿Z方向延伸，且與基板10電性連接。例如，柱狀部CL為大致圓柱狀。例如，柱狀部CL具有錐形狀。即，柱狀部CL之徑距離基板10越近則越小。 柱狀部CL包含芯部51、及半導體主體52。芯部51於積層體100內朝Z方向延伸。半導體主體52設置於芯部51與積層體100之間、及芯部51與基板10之間。 於柱狀部CL與複數個電極層41之間設置有複數個電荷蓄積部32。例如，電荷蓄積部32為浮閘、或電荷捕集層。於複數個電荷蓄積部32之間配置有絕緣體40。各電荷蓄積部32藉由絕緣層40於Z方向上隔開。例如，柱狀部CL與電極層41之間之電荷蓄積部32之長度，係距離基板10越近者越短。 例如，複數個電荷蓄積部32包含第一電荷蓄積部32a、第二電荷蓄積部32b、及第三電荷蓄積部32c。例如，第一電荷蓄積部32a配置於柱狀部CL與第一電極層41a之間。例如，第二電荷蓄積部32b配置於柱狀部CL與第二電極層41b之間。例如，第三電荷蓄積部32c配置於柱狀部CL與第三電極層41c之間。 例如，柱狀部CL與第一電極層41a之間之第一電荷蓄積部32a沿X方向之長度L1，長於柱狀部CL與第二電極層41b之間之第二電荷蓄積部32b沿X方向之長度L2。 例如，柱狀部CL與第三電極層41c之間之第三電荷蓄積部32c沿X方向之長度L3，為長度L1以下之長度。例如，長度L3為長度L2以上之長度。 於柱狀部CL與各電荷蓄積部32之間、及柱狀部CL與絕緣體40之間，設置隧道絕緣膜31。例如，隧道絕緣膜31為筒狀。例如，隧道絕緣膜31之內徑係距離基板10越近之部分越小。 例如，柱狀部CL與第一電荷蓄積部32a之間之隧道絕緣膜31之內徑D1，大於柱狀部CL與第二電荷蓄積部32b之間之隧道絕緣膜31之內徑D1。 例如，柱狀部CL與第三電荷蓄積部32c之間之隧道絕緣膜31之內徑D3之大小，為內徑D1之大小以下。內徑D3之大小為內徑D2之大小以上。 於電荷蓄積部32與電極層41之間設置阻擋絕緣膜33。例如，於每一電極層41設置複數個阻擋絕緣膜33。 例如，複數個阻擋絕緣膜33包含第一阻擋絕緣膜33a、第二阻擋絕緣膜33b、及第三阻擋絕緣膜33c。第一阻擋絕緣膜33a配置於第一電荷蓄積部32a與第一電極層41a之間。第二阻擋絕緣膜33b配置於第二電荷蓄積部32b與第二電極層41b之間。第三阻擋絕緣膜33c配置於第三電荷蓄積部32c與第三電極層41c之間。 電荷蓄積部32例如包含矽。電荷蓄積部32為浮閘之情形時保持電荷，為電荷捕獲層之情形時，具有捕獲電荷之捕獲點，而捕獲電荷。記憶胞MC之臨限值係根據存在於電荷蓄積部之電荷之量而變化。藉此，記憶胞MC保持資訊。隧道絕緣膜31例如包含矽氧化物。隧道絕緣膜31為電荷蓄積部32與半導體主體52之間之電位障壁。隧道絕緣膜31於自半導體主體52向電荷蓄積部32注入電荷時(寫入動作)、及使電荷自電荷蓄積部32向半導體主體52擴散時(刪去動作)，供電荷穿隧。阻擋絕緣膜33例如包含鋁氧化物，可包含矽氧化物，亦可為其等之積層膜。阻擋絕緣膜33於在寫入動作時，抑制自電荷蓄積部32向字線之穿隧，於刪去動作時，抑制自字線WL向電荷蓄積部32之電荷之反向穿隧。 將阻擋絕緣膜33之電容設為CIPD ，將隧道絕緣膜31之電容設為COX ，將寫入動作時對字線WL施加之電壓(寫入電壓)設為VPGM 時，寫入動作時對隧道絕緣膜施加之電壓VTNL 例如可由下述式表示，即： VTNL =(CIPD /(CIPD +COX ))×VPGM …(1) 於式(1)中，“CIPD /(CIPD +COX )”稱為「耦合比」。 圖5係例示柱狀部之徑與耦合比之關係之曲線圖。圖5係橫軸為柱狀部CL之徑且縱軸為耦合比之曲線圖。實線表示柱狀部CL與電極層41之間之各電荷蓄積部32之長度為10 nm時之資料。虛線表示柱狀部CL與電極層41之間之各電荷蓄積部32之長度為5 nm時之資料。 例如，考量如下構成，即，柱狀部CL具有錐形狀，且柱狀部CL與電極層41之間之各電荷蓄積部32之長度固定。於該情形時，隨著柱狀部CL之徑變小，阻擋絕緣膜33之內徑與隧道絕緣膜31之內徑之差變大。例如，於記憶胞陣列之上下層間，阻擋絕緣膜33之周長與隧道絕緣膜31之周長之差之偏差變大。因此，對應區域之耦合比依存於柱狀部CL之徑而變化。如圖5所示，隨著柱狀部CL之徑變小，對應區域之耦合比變大。例如，於柱狀部CL之徑較小之區域與柱狀部CL之徑較大之區域之間產生耦合比之差ΔC。由此，於記憶胞陣列之上下層間產生耦合比之偏差。藉此，於記憶胞陣列之上下層間產生寫入速度之偏差。又，於讀出動作時，會明顯引發讀出干擾。 如圖5所示，電荷蓄積部32之長度為10 nm時之柱狀部CL較大之區域中之耦合比，顯示與電荷蓄積部32之長度為5 nm時之柱狀部CL較小之區域中之耦合比相同程度之值。於第一實施形態中，柱狀部CL之徑較小之區域中之電荷蓄積部32之長度，短於柱狀部CL之徑較大之區域中之電荷蓄積部32之長度。若為此種構成，可減小記憶胞之上下層間之耦合比之差ΔC。 例如，可抑制阻擋絕緣膜33之內徑與隧道絕緣膜31之內徑之比隨著柱狀部CL之徑變小而變大。因此，於記憶胞陣列之上下層間，阻擋絕緣膜33之周長與隧道絕緣膜31之周長之比之偏差受到抑制。藉此，於記憶胞陣列之上下層間耦合比之偏差受到抑制。例如，可於記憶胞陣列之上下層間抑制寫入速度之偏差。又，可抑制讀出干擾及寫入干擾。 於第一實施形態中，於各電極層41包含摻雜矽之情形時，亦可為距離基板10越遠之電極層41越為提高雜質濃度。藉此，電極層41之電阻率為距離基板10越遠之電極層41之電阻率越低。例如，利用控制電極層41之電阻率，可修正因由在記憶胞陣列之上下層間記憶體孔徑不同引起之字線電阻之差異而產生之字線之信號之傳遞延遲。 ＜製造方法＞ 圖6～圖13係顯示第一實施形態之半導體裝置之製造方法之模式剖視圖。圖6～圖13對應於圖2所示之剖面。 如圖6所示，於基板10上交替地積層作為第一層之絕緣層40及作為第二層之電極層41。藉此，於基板10上形成包含介隔絕緣體40而積層之電極層41之積層體100。絕緣體40由包含例如矽氧化物之材料形成。例如，電極層41由包含摻雜矽之材料形成。摻雜矽例如包含選自磷、砷、及硼所組成之群中之一種以上。例如，電極層41之雜質濃度亦可為距離基板10越遠之電極層41則越高。例如，電極層41亦可由包含鎢等金屬之材料形成。 如圖7所示，例如使用微影法，於積層體100內形成記憶體孔MH1。記憶體孔MH1於積層體100內沿Z方向延伸。記憶體孔MH1貫通積層體100且到達至基板10之上表面。例如，記憶體孔MH1具有錐形狀。例如，記憶體孔MH1之徑係距離基板10越近之部分越小。 如圖8所示，於記憶體孔MH1內形成犧牲構件50a。例如，犧牲構件50a形成於記憶體孔MH1之下部。 如圖9所示，對露出於記憶體孔MH1內之電極層41之端面實施蝕刻處理。例如，向記憶體孔MH1內供給蝕刻劑。藉此，露出於記憶體孔MH1內之電極層41之端面後退。此時，記憶體孔MH1之下部由犧牲構件50a填埋。因此，記憶體孔MH1之下部之電極層41未被蝕刻。 如圖10所示，藉由化學乾式蝕刻或濕式蝕刻等蝕刻處理將犧牲構件50a去除。 如圖11所示，對露出於記憶體孔MH1內之電極層41之端面實施蝕刻處理。例如，向記憶體孔MH1內供給蝕刻劑。藉此，露出於記憶體孔MH1內之電極層41之端面後退。 藉由實施圖9～圖10所示之步驟，電極層41之端面之後退量為距離基板10越遠者則越多。另，若能以蝕刻處理之條件等控制電極層41之端面之後退量之情形時，亦可不形成犧牲構件50a。例如，於電極層41包含矽及雜質之情形時，亦可藉由對每一電極層41改變雜質濃度而控制蝕刻速率。 其次，如圖11所示，於藉由電極層41後退而產生之空間之內壁形成阻擋絕緣膜33。阻擋絕緣膜33例如由包含鋁氧化物之材料形成。阻擋絕緣膜33例如亦可由包含矽氧化物之材料形成。其後，於電極層41後退而產生之空間內形成電荷蓄積部32。將電荷蓄積部32例如由包含多晶矽、或矽氮化物之材料形成。進而，阻擋絕緣膜33與電荷蓄積部32藉由化學乾式蝕刻等蝕刻至與記憶體孔MH1不存在階差且與絕緣體40對齊之部位為止，而於各層逐層分斷。藉此，電極層41後退而產生之空間係由阻擋絕緣膜33及電荷蓄積部32填埋。 如圖12所示，於記憶體孔MH1之內壁形成隧道絕緣膜31。隧道絕緣膜31例如由包含選自矽氧化物、及矽氮化物所組成之群中之一種以上之材料形成。隧道絕緣膜31亦可形成為包含氧化矽膜、氮氧化矽膜、及氮化矽膜之積層膜。 如圖13所示，於隧道絕緣膜31上形成半導體膜52a。藉由各向異性蝕刻，將形成於記憶體孔MH1之底部之隧道絕緣膜31及半導體膜52a去除。此時，形成於記憶體孔MH1之側壁之隧道絕緣膜31及半導體膜52a殘留。形成於記憶體孔MH1之側壁之隧道絕緣膜31由形成於該隧道絕緣膜31之上之半導體膜52a保護而免受各向異性蝕刻之影響。 其後，如圖2所示，於記憶體孔MH1內形成半導體主體52。半導體主體52與基板10電性連接。半導體膜52a成為半導體主體52之一部分。其後，於記憶體孔MH1內形成芯部51。芯部51可由例如包含矽氧化物之材料形成。記憶體孔MH1係由半導體主體52及芯部51而填埋。 第一實施形態之半導體裝置例如可藉由此種方法製造。 於第一實施形態之半導體裝置之製造方法中，於記憶體孔MH1內形成犧牲構件50a。藉此，如圖8～圖9所示，可控制電極層41之端面之後退量。 於第一實施形態之半導體裝置之製造方法中，亦可對每一電極層41改變雜質濃度而形成。例如，亦可設為距離基板10越遠，則越提高電極層41之雜質濃度。藉此，可控制電極層41之蝕刻速率。例如，於實施圖8～圖9所示之步驟時，放寬蝕刻條件。例如，不必形成犧牲構件50a即可控制電極層41之端面之後退量。 圖14係第一實施形態之另一例之半導體裝置之記憶胞陣列之模式立體圖。 於上述之例中，於基板10上形成有記憶胞陣列，但亦可於形成於矽基板上之周邊電路之上，平坦地形成包含多晶矽或鎢之嵌入式源極線電極，於該嵌入式源極線電極上形成記憶胞陣列。 於該情形時，如圖14所示，於基板10之主面10a上設置周邊電路11。周邊電路11包含設置於絕緣膜內之電晶體Tr。於周邊電路11上設置源極線電極12(嵌入式源極線電極)。於源極線電極12上設置絕緣膜13。於絕緣膜13上設置半導體層14。積層體100設置於半導體層14上。 ＜第二實施方式＞ ＜半導體裝置＞ 圖15係第一實施形態之半導體裝置之記憶胞陣列之模式剖視圖。圖15與相對於圖1中之X-Z平面平行之剖面之一部分對應。圖15係將柱狀部CL及其周圍之部分抽出之模式剖視圖。 如圖15所示，第一實施形態之半導體裝置之記憶胞陣列2包含積層體100、柱狀部CL、隧道絕緣膜31、複數個電荷蓄積部32、及複數個阻擋絕緣膜33。 積層體100包含介隔絕緣體40而沿Z方向積層於基板10上之複數個電極層41。積層體100包括包含複數個電極層41之一部分之積層體100a、及包含複數個電極層41之另一部分之積層體100b。積層體100a設置於基板10上。積層部100b設置於基板10與積層部100a之間。 柱狀部CL於積層體100內沿Z方向延伸。柱狀部CL包含設置於積層部100a內之第一部分CLa、及設置於積層部100b內之第二部分CLb。 例如，第一部分CLa及第二部分CLb各自具有錐形狀。例如，第一部分CLa之徑係距離基板10越近之部分越小。第二部分CLb之徑係距離基板10越近之部分越小。例如，第一部分CLa之下端之徑，小於第二部分CLb之上端之徑。 複數個電荷蓄積部32設置於柱狀部CL與複數個電極層41之間。於積層部100a中，柱狀部CL與一個電極層41之間之電荷蓄積部32之長度，係距離積層部100b越近者越短。於積層部100b中，柱狀部CL與一個電極層41之間之電荷蓄積部32之長度，係距離基板10越近者越短。 例如，複數個電極層41包含第一電極層41a、第二電極層41b、第三電極層41c、第四電極層41d、第五電極層41e、及第六電極層41f。 第一電極層41a、第二電極層41b、及第五電極層41e包含於積層部100a中。第三電極層41c、第四電極層41d、及第六電極層41f包含於積層部100b中。 第二電極層41b配置於第一電極層41a與積層部100b之間。第四電極層41d配置於第三電極層41c與基板10之間。第五電極層41e配置於第一電極層41a與第三電極層41c之間。第六電極層41f配置於第三電極層41c與第四電極層41d之間。 例如，複數個電荷蓄積部32包含第一電荷蓄積部32a、第二電荷蓄積部32b、第三電荷蓄積部32c、第四電荷蓄積部32d、第五電荷蓄積部32e、及第六電荷蓄積部32f。 第一電荷蓄積部32a配置於第一部分CLa與第一電極層41a之間。第二電荷蓄積部32b配置於第一部分CLa與第二電極層41b之間。第三電荷蓄積部32c配置於第二部分CLb與第三電極層41c之間。第四電荷蓄積部32d配置於第二部分CLb與第四電極層41d之間。第五電荷蓄積部32e配置於第一部分CLa與第5電極層41e之間。第六電荷蓄積部32f配置於第二部分CLb與第六電極層41f之間。 第一電極層41a與第一部分CLa之間之第一電荷蓄積部32a沿X方向之長度L4，長於第二電極層41b與第一部分CLa之間之第二電荷蓄積部32b沿X方向之長度L5。第三電極層41c與第二部分CLb之間之第三電荷蓄積部32c沿X方向之長度L6，長於第四電極層41d與第二部分CLb之間之第四電荷蓄積部32d沿X方向之長度L7。長度L5較長度L6短。 第五電極層41e與第一部分CLa之間之第五電荷蓄積部32e沿X方向之長度L8為長度L4以下之長度，且長度L8為長度L5以上之長度。第6電極層41f與第二部分CLb之間之第六電荷蓄積部32f沿X方向之長度L9為長度L6以下之長度，且長度L9為長度L7以上之長度。 阻擋絕緣膜33設置於電極層41與電荷蓄積部32之間。例如，複數個阻擋絕緣膜33包含第一阻擋絕緣膜33a、第二阻擋絕緣膜33b、第三阻擋絕緣膜33c、第四阻擋絕緣膜33d、第五阻擋絕緣膜33e、及第六阻擋絕緣膜33f。 第一阻擋絕緣膜33a配置於第一電荷蓄積部32a與第一電極層41a之間。第二阻擋絕緣膜33b配置於第二電荷蓄積部32b與第二電極層41b之間。第三阻擋絕緣膜33c配置於第三電荷蓄積部32c與第三電極層41c之間。第四阻擋絕緣膜33d配置於第四電荷蓄積部32d與第四電極層41d之間。第五阻擋絕緣膜33e配置於第五電荷蓄積部32e與第五電極層41e之間。第六阻擋絕緣膜33f配置於第六電荷蓄積部32f與第六電極層41f之間。 於柱狀部CL與電荷蓄積部32之間、及柱狀部CL與絕緣體40之間設置隧道絕緣膜31。例如，第一部分CLa與電荷蓄積部32之間之隧道絕緣膜31之內徑係距離積層部100b越近之部分越小。例如，第二部分CLb與電荷蓄積部32之間之隧道絕緣膜31之內徑係距離基板10越近之部分越小。設置於第一部分CLa之下端之周圍之隧道絕緣膜31之內徑，小於設置於第二部分CLb之上端之周圍之隧道絕緣膜31之內徑。 例如，第一部分CLa與第一電荷蓄積部32a之間之隧道絕緣膜31之內徑D4之大小，大於第一部分CLa與第二電荷蓄積部32b之間之隧道絕緣膜31之內徑D5之大小。例如，第二部分CLb與第三電荷蓄積部32c之間之隧道絕緣膜31之內徑D6之大小，大於第二部分CLa與第四電荷蓄積部32d之間之隧道絕緣膜31之內徑D7之大小。例如，內徑D6之大小大於內徑D5之大小。 例如，第一部分CLa與第五電荷蓄積部32e之間之隧道絕緣膜31之內徑D8之大小為內徑D4之大小以下。內徑D8之大小為內徑D5之大小以上。例如，第二部分CLb與第六電荷蓄積部32f之間之隧道絕緣膜31之內徑D9之大小為內徑D6之大小以下。內徑D9之大小為內徑D7之大小以上。 於電極層41包含矽及雜質之情形時，亦可於各積層部(積層部100a、積層部100b)內，對每一電極層41改變雜質濃度。例如，於積層部100a中所含之電極層41包含矽及雜質之情形時，亦可設為距離積層部100b越遠之電極層41則雜質濃度越高。於積層體100b中所含之電極層41包含矽及雜質之情形時，亦可設為距離基板10越遠之電極層41則雜質濃度越高。 第二實施形態之半導體裝置中，柱狀部CL與電極層41之間之各電荷蓄積部32之長度為對應之隧道絕緣膜31之徑越小則越短。藉此，可抑制阻擋絕緣膜33之內徑與隧道絕緣膜31之內徑之差變大。藉此，於記憶胞陣列之上下層間耦合比之偏差受到抑制。例如，可於記憶胞陣列之上下層間抑制寫入速度之偏差。又，可抑制讀出干擾或入干擾。藉此，寫入動作、及讀出動作之穩定性提高。 於第二實施形態中，亦可於各積層部(積層部100a、積層部100b)內改變電極層41之雜質濃度。藉此，雜質濃度越高之電極層41，電極層41之電阻率越低。例如，亦可設為與電極層41對應之隧道絕緣膜31之部分之徑越大，電阻率越低。例如，利用控制電極層41之電阻率，可修正因由在記憶胞陣列之上下層間記憶體孔徑不同引起之字線電阻之差異而產生之字線之信號傳遞延遲。 ＜製造方法＞ 圖16～圖21係顯示第二實施形態之半導體裝置之製造方法之模式剖視圖。圖16～圖21與圖14所示之剖面對應。 首先，與第一實施形態同樣地實施圖6～圖11所示之步驟。藉此，如圖15所示，形成具有記憶體孔MH1之積層部100b、電荷蓄積部32、及阻擋絕緣膜33。積層體100b與圖11所示之積層體100對應。於記憶體孔MH1內形成犧牲構件61。記憶體孔MH1由犧牲構件61填埋。 如圖17所示，於積層體100b上交替地積層作為第三層之記憶體40及作為第四層之電極層41。藉此，於積層部100b上形成積層部100a。 於積層部100b中，例如，電極層41由包含摻雜矽之材料形成。摻雜矽例如包含選自磷、砷、及硼所組成之群中之一種以上。例如，電極層41之雜質濃度亦可為距離積層體100b越遠之電極層41之雜質濃度越高。例如，電極層41亦可由包含鎢或鉬等金屬之材料形成。 如圖18所示，於犧牲構件61上形成記憶體孔MH2。記憶體孔MH2於Z方向貫通積層部100a。犧牲構件61之上表面露出於記憶體孔MH2之底部。 如圖19所示，於記憶體孔MH2內形成犧牲構件50b。例如，犧牲構件50b形成於記憶體孔MH1之下部。其後，對露出於記憶體孔MH2內之電極層41之端面實施蝕刻處理。例如，向記憶體孔MH2內供給蝕刻劑。藉此，露出於記憶體孔MH2內之電極層41之端面後退。此時，記憶體孔MH2之下部之電極層41之端部由犧牲構件50b覆蓋。因此，記憶體孔MH2之下部之電極層41之端部未被蝕刻。 如圖20所示，藉由化學乾式蝕刻等蝕刻處理將犧牲構件50b去除。其後，對露出之電極層41之端面實施蝕刻處理。例如，向記憶體孔MH2內供給蝕刻劑。藉此，露出於記憶體孔MH2內之電極層41之端面後退。 藉由實施圖19及圖20所示之步驟，積層部100a之電極層41之端面之後退量係距離積層部100b越遠者越多。另，若能以蝕刻處理之條件等控制電極層41之端面之後退量之情形時，亦可不形成犧牲構件50b。例如，於電極層41包含矽及雜質之情形時，亦可藉由對每一電極層41改變雜質濃度而控制蝕刻速率。 如圖21所示，於積層部100a之電極層41後退而產生之空間之內壁形成阻擋絕緣膜33。阻擋絕緣膜33例如由包含鋁氧化物之材料形成。阻擋絕緣膜33例如亦可由包含矽氧化物之材料形成。其後，於積層部100a之電極層41後退而產生之空間內形成電荷蓄積部32。電荷蓄積部32例如由包含多晶矽、或矽氮化物之材料形成。進而，將阻擋絕緣膜33與電荷蓄積部32藉由化學乾式蝕刻等蝕刻至與記憶體孔MH1、MH2不存在階差且與絕緣體40對齊之部位為止，而於各層中逐層分斷。藉此，於積層部100a內形成阻擋絕緣膜33及電荷蓄積部32。其後，藉由化學乾式蝕刻等蝕刻處理將犧牲構件50a去除。 如圖15所示，於記憶體孔MH1、及MH2之側壁形成隧道絕緣膜31。於記憶體孔MH1及MH2內形成柱狀部CL。 第二實施形態之半導體裝置例如可藉由此種製造方法製造。 ＜第三實施形態＞ ＜半導體裝置＞ 圖22係第三實施形態之半導體裝置之記憶胞陣列之模式剖視圖。圖22與相對於圖1中之X-Z平面平行之剖面之一部分對應。圖22係將柱狀部CL及其周圍之部分抽出之模式剖視圖。 如圖22所示，於第三實施形態之半導體裝置之記憶胞陣列3中，阻擋絕緣膜33係設置於電荷蓄積部32與電極層41之間、及電極層41與絕緣體40之間。阻擋絕緣膜33亦可不設置於電荷蓄積部32與絕緣體40之間。其他構成例如與第一實施形態之半導體裝置相同。於分離部ST之側壁與源極層SL之間設置絕緣體70。絕緣體70例如包含矽氧化物。 與第一實施形態同樣地，柱狀部CL與電極層41之間之各電荷蓄積部32之長度為距離基板10越近則越短。藉此，可於記憶胞陣列之上下層間抑制阻擋絕緣膜33之內徑與隧道絕緣膜31之內徑之差變大。藉此，於記憶胞陣列之上下層間耦合比之偏差受到抑制。例如，可於記憶胞陣列之上下層間抑制寫入速度之偏差。又，可抑制讀出干擾或寫入干擾。藉此，寫入動作、及讀出動作之穩定性提高。藉此，寫入動作、及讀出動作之穩定性提高。 與第一實施形態同樣地，於各電極層41包含摻雜矽之情形時，亦可設為距離基板10越遠之電極層41其雜質濃度越為提高。藉此，電極層41之電阻率係距離基板10越遠之電極層41之電阻率越低。例如，藉由控制電極層41之電阻率，可修正因由在記憶胞陣列之上下層間記憶體孔徑不同引起之字線電阻之差異而產生之字線之信號傳遞延遲。 ＜製造方法＞ 圖23～圖26係顯示第三實施形態之半導體裝置之製造方法之模式剖視圖。圖23～圖26與圖21所示之剖面對應。 首先，實施圖6所示之步驟。於第三實施形態中，於基板10上交替地積層作為第一層之絕緣體40及作為第二層之置換構件42。藉此，於基板10上形成積層體100。例如，置換構件42之密度亦可為距離基板10越遠之置換構件42越低。 置換構件42係之後被置換為電極層41之層。置換構件42之材料選自可與絕緣體40獲得蝕刻選擇比且與絕緣體40不同種類之材料。例如，於選擇矽氧化物作為絕緣體40時，對於置換構件42，選擇矽氮化物。 藉由實施圖7所示之步驟，於積層體100形成記憶體孔MH1。其後，藉由實施圖8～圖10所示之步驟，對露出於記憶體孔MH1內之置換構件42之端面進行蝕刻。藉此，置換構件42之端面後退。另，若能以蝕刻處理之條件等控制置換構件42之端面之後退量之情形時，亦可省略犧牲構件50a之形成。例如，亦可藉由控制置換構件42之密度而控制其蝕刻速率。 其後，如圖23所示，於置換構件42之端部後退而產生之空間之中形成電荷蓄積部32，電荷蓄積部32係藉由化學乾式蝕刻等，蝕刻至與記憶體孔MH1不存在階差且與絕緣體40對齊之部位為止，而於各層中逐層分斷。 如圖24所示，於記憶體孔MH1之側壁形成隧道絕緣膜31。其後，於記憶體孔MH1內形成柱狀部CL。 如圖25所示，於積層體100形成分離部ST。分離部ST例如藉由對積層體100實施各向異性蝕刻處理而形成。其後，去除置換構件42。置換構件42例如藉由介隔分離部ST進行之濕式蝕刻處理而去除。 如圖26所示，於去除置換構件42而產生之空間之內壁形成阻擋絕緣膜33。於去除置換構件42而產生之空間內形成電極層41。其後，如圖22所示，於分離部ST之側壁形成絕緣體70。於分離部ST內形成源極層SL。 第三實施形態之半導體裝置例如可藉由此種方法製造。 以上，根據實施形態，可獲得可抑制耦合比之偏差之半導體裝置。 雖已說明本發明之若干實施形態，但該等實施形態係作為例子提示者，並非意圖限定發明之範圍。該等新穎之實施形態係得以其他各種形態實施，在不脫離發明之要旨之範圍內，可進行各種省略、置換、變更。該等實施形態及其變化皆含於發明之範圍及要旨內，且含於申請專利範圍所記述之發明及其均等之範圍內。
1‧‧‧記憶胞陣列2‧‧‧記憶胞陣列3‧‧‧記憶胞陣列10‧‧‧基板10a‧‧‧主面11‧‧‧周邊電路12‧‧‧源極線電極(嵌入式源極線電極)13‧‧‧絕緣膜14‧‧‧半導體層31‧‧‧隧道絕緣膜32‧‧‧電荷蓄積部32a‧‧‧第一電荷蓄積部32b‧‧‧第二電荷蓄積部32c‧‧‧第三電荷蓄積部32d‧‧‧第四電荷蓄積部32e‧‧‧第五電荷蓄積部32f‧‧‧第六電荷蓄積部33‧‧‧阻擋絕緣膜33a‧‧‧第一阻擋絕緣膜33b‧‧‧第二阻擋絕緣膜33c‧‧‧第三阻擋絕緣膜33d‧‧‧第四阻擋絕緣膜33e‧‧‧第五阻擋絕緣膜33f‧‧‧第六阻擋絕緣膜40‧‧‧絕緣體41‧‧‧電極層41a‧‧‧第一電極層41b‧‧‧第二電極層41c‧‧‧第三電極層41d‧‧‧第四電極層41e‧‧‧第五電極層41f‧‧‧第六電極層42‧‧‧置換構件50a‧‧‧犧牲構件51‧‧‧芯部52‧‧‧半導體主體61‧‧‧犧牲構件70‧‧‧絕緣體80‧‧‧上層配線100‧‧‧積層體100a‧‧‧積層部100b‧‧‧積層體BL‧‧‧位元線Cb‧‧‧接觸部CL‧‧‧柱狀部CLa‧‧‧第一部分CLb‧‧‧第二部分D1‧‧‧內徑D2‧‧‧內徑D3‧‧‧內徑D4‧‧‧內徑D5‧‧‧內徑D6‧‧‧內徑D7‧‧‧內徑D8‧‧‧內徑D9‧‧‧內徑L1‧‧‧長度L2‧‧‧長度L3‧‧‧長度L4‧‧‧長度MC‧‧‧記憶胞MH1‧‧‧記憶體孔MH2‧‧‧記憶體孔SL‧‧‧源極層SGD‧‧‧汲極側選擇閘極電極SGS‧‧‧源極側選擇閘極電極ST‧‧‧分離部STD‧‧‧汲極側選擇電晶體STS‧‧‧源極側選擇電晶體Tr‧‧‧電晶體V1‧‧‧接觸部WL‧‧‧字線X‧‧‧方向Y‧‧‧方向Z‧‧‧方向III-III‧‧‧線IV-IV‧‧‧線
圖1係第一實施形態之半導體裝置之記憶胞陣列之模式立體圖。 圖2係第一實施形態之半導體裝置之記憶胞陣列之模式剖視圖。 圖3係沿圖2中之III-III線之模式剖視圖。 圖4係沿圖2中之IV-IV線之模式剖視圖。 圖5係例示柱狀部之徑與耦合比之關係之曲線圖。 圖6～圖13係顯示第一實施形態之半導體裝置之製造方法之模式剖視圖。 圖14係第一實施形態之半導體裝置之記憶胞陣列之模式立體圖。 圖15係第二實施形態之半導體裝置之記憶胞陣列之模式剖視圖。 圖16～圖21係顯示第二實施形態之半導體裝置之製造方法之模式剖視圖。 圖22係第三實施形態之半導體裝置之記憶胞陣列之模式剖視圖。 圖23～圖26係顯示第三實施形態之半導體裝置之製造方法之模式剖視圖。
1‧‧‧記憶胞陣列
10‧‧‧基板
31‧‧‧隧道絕緣膜
32‧‧‧電荷蓄積部
32a‧‧‧第一電荷蓄積部
32b‧‧‧第二電荷蓄積部
32c‧‧‧第三電荷蓄積部
33‧‧‧阻擋絕緣膜
33a‧‧‧第一阻擋絕緣膜
33b‧‧‧第二阻擋絕緣膜
33c‧‧‧第三阻擋絕緣膜
40‧‧‧絕緣體
41‧‧‧電極層
41a‧‧‧第一電極層
41b‧‧‧第二電極層
41c‧‧‧第三電極層
51‧‧‧芯部
52‧‧‧半導體主體
100‧‧‧積層體
CL‧‧‧柱狀部
D1‧‧‧內徑
D2‧‧‧內徑
D3‧‧‧內徑
L1‧‧‧長度
L2‧‧‧長度
L3‧‧‧長度
X‧‧‧方向
Y‧‧‧方向
Z‧‧‧方向
III-III‧‧‧線
IV-IV‧‧‧線

Claims (20)

  1. 一種半導體裝置，其包含：積層體，其配置於基板上，並包含第一電極層及設置在上述第一電極層與上述基板之間的第二電極層；柱狀部，其於上述積層體內沿第一方向延伸；第一電荷蓄積部，其設置於上述第一電極層與上述柱狀部之間；及第二電荷蓄積部，其設置於上述第二電極層與上述柱狀部之間；且上述第一電荷蓄積部在與上述第一方向正交之第二方向之第一長度，長於上述第二電荷蓄積部在上述第二方向之第二長度。
  2. 如請求項1之半導體裝置，其中進而包含第三電荷蓄積部；上述積層體進而包含設置於上述第一電極層與上述第二電極層之間之第三電極層，且上述第三電荷蓄積部設置於上述第三電極層與上述柱狀部之間，上述第三電荷蓄積部之上述第二方向之第三長度為上述第一長度以下之長度，且上述第三長度為上述第二長度以上之長度。
  3. 如請求項1之半導體裝置，其中在上述第一電極層之上述柱狀部之徑，大於在上述第二電極層之上述柱狀部之徑。
  4. 如請求項1之半導體裝置，其中上述第一電極層及上述第二電極層之各者包含矽及雜質。
  5. 如請求項4之半導體裝置，其中在上述第一電極層之上述雜質之濃度，高於在上述第二電極層之上述雜質之濃度。
  6. 如請求項1之半導體裝置，其中上述第一電極層及上述第二電極層之各者包含金屬。
  7. 如請求項1之半導體裝置，其進而包含：隧道絕緣膜，其設置於上述柱狀部與上述第一電荷蓄積部之間、及上述柱狀部與上述第二電荷蓄積部之間；第一阻擋絕緣膜，其設置於上述第一電極層與上述第一電荷蓄積部之間；及第二阻擋絕緣膜，其設置於上述第二電極層與上述第二電荷蓄積部之間。
  8. 如請求項7之半導體裝置，其中上述柱狀部與上述第一電荷蓄積部之間之上述隧道絕緣膜之第一內徑，大於上述柱狀部與上述第二電荷蓄積部之間之上述隧道絕緣膜之第二內徑。
  9. 如請求項2之半導體裝置，其進而包含：隧道絕緣膜，其設置於上述柱狀部與上述第一電荷蓄積部之間、上述柱狀部與上述第二電荷蓄積部之間、及上述柱狀部與上述第三電荷蓄積部之間；第一阻擋絕緣膜，其設置於上述第一電極層與上述第一電荷蓄積部之間；第二阻擋絕緣膜，其設置於上述第二電極層與上述第二電荷蓄積部之間；及第三阻擋絕緣膜，其設置於上述第三電極層與上述第三電荷蓄積部之間；且上述柱狀部與上述第一電荷蓄積部之間之上述隧道絕緣膜之第一內徑，大於上述柱狀部與上述第二電荷蓄積部之間之上述隧道絕緣膜之第二內徑，上述柱狀部與上述第三電荷蓄積部之間之上述隧道絕緣膜之第三內徑係第一內徑以下，且上述第三內徑係第二內徑以上。
  10. 如請求項1之半導體裝置，其進而包含：隧道絕緣膜，其設置於上述柱狀部與上述第一電荷蓄積部之間、及上述柱狀部與上述第二電荷蓄積部之間；及上述積層體進而包含：第一絕緣體，其設置於上述第一電極層與上述第二電極層之間；及第二絕緣體，其設置於上述第二電極層與上述基板之間；上述隧道絕緣膜設置於上述柱狀部與上述第一絕緣體之間、及上述柱狀部與上述第二絕緣體之間；且 上述柱狀部與上述第一絕緣體之間之上述隧道絕緣膜之第四內徑，大於上述柱狀部與上述第二絕緣體之間之上述隧道絕緣膜之第五內徑。
  11. 如請求項1之半導體裝置，其中上述第一電荷蓄積部及上述第二電荷蓄積部係浮閘。
  12. 一種半導體裝置，其包含：第一積層體，其配置於基板上，並包含第一電極層及設置在上述第一電極層與上述基板之間的第二電極層；第一柱狀部，其於上述第一積層體內沿第一方向延伸；第二積層體，其配置於上述第一積層體上，並包含第三電極層及設置在上述第三電極層與上述第一積層體之間的第四電極層；第二柱狀部，其與上述第一柱狀部相連接，並於上述第二積層體內沿第一方向延伸；第一電荷蓄積部，其設置於上述第一電極層與上述第一柱狀部之間；及第二電荷蓄積部，其設置於上述第四電極層與上述第二柱狀部之間；且上述第一電荷蓄積部在與上述第一方向正交之第二方向之第一長度，長於上述第二電荷蓄積部在上述第二方向之第二長度。
  13. 如請求項12之半導體裝置，其進而包含：第三電荷蓄積部；第四電荷蓄積部； 第五電極層，其設置於上述第一電極層與上述第二電極層之間；及第六電極層，其設置於上述第三電極層與上述第四電極層之間；上述第三電荷蓄積部設置於上述第五電極層與上述第一柱狀部之間，上述第三電荷蓄積部在上述第二方向之第三長度係上述第一長度以下；且上述第四電荷蓄積部係設置於上述第六電極層與上述第二柱狀部之間，上述第四電荷蓄積部在上述第二方向之第四長度係上述第一長度以上。
  14. 如請求項12之半導體裝置，其中在上述第一電極層之上述第一柱狀部之徑，大於在上述第二電極層之上述第一柱狀部之徑，且在上述第三電極層之上述第二柱狀部之徑，大於在上述第四電極層之上述第二柱狀部之徑。
  15. 如請求項12之半導體裝置，其中上述第一柱狀部之下端部之徑，小於上述第二柱狀部之上端部之徑。
  16. 如請求項12之半導體裝置，其中上述第一至第四電極層之各者包含矽及雜質。
  17. 如請求項16之半導體裝置，其中 在上述第一電極層之上述雜質之濃度，高於在上述第二電極層之上述雜質之濃度，且在上述第三電極層之上述雜質之濃度，高於在上述第四電極層之上述雜質之濃度。
  18. 如請求項12之半導體裝置，其中上述第一至第四電極層之各者包含金屬。
  19. 如請求項12之半導體裝置，其進而包含：隧道絕緣膜，其設置於上述第一柱狀部與上述第一電荷蓄積部之間、及上述第二柱狀部與上述第二電荷蓄積部之間；第一阻擋絕緣膜，其設置於上述第一電極層與上述第一電荷蓄積部之間；第二阻擋絕緣膜，其設置於上述第四電極層與上述第二電荷蓄積部之間。
  20. 如請求項19之半導體裝置，其中上述第一柱狀部與上述第一電荷蓄積部之間之上述隧道絕緣膜之第一內徑，大於上述第二柱狀部與上述第二電荷蓄積部之間之上述隧道絕緣膜之第二內徑。
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