TW202301649A - 半導體記憶裝置及其製造方法 - Google Patents

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Abstract

實施型態係提供可以抑制單元電流之劣化的半導體記憶裝置及其製造方法。 實施型態之半導體記憶裝置持有疊層體和柱狀體和第2導電層。疊層體包含複數第1導電層和複數絕緣層。疊層體係在第1方向一層一層地交替疊層複數第1導電層和複數絕緣層。第2導電層係被連接於柱狀體。柱狀體包含絕緣核心和記憶體膜和半導體通道。記憶體膜係被設置在複數第1導電層和絕緣核心之間。半導體通道係被設置在絕緣核心和記憶體膜之間。絕緣核心之上面係位於較柱狀體之上端更下方。第2導電層持有本體部和突出部。突出部係從本體部朝向絕緣核心之上面突出，在柱狀體之內部於第1方向延伸。突出部係在突出部之底面或側面，與半導體通道相接。

Description

半導體記憶裝置及其製造方法
本發明之實施型態係關於半導體記憶裝置及其製造方法。 [相關申請案] 本申請案享有作為基礎申請的日本專利申請案第2021-102403號(申請日：2021年6月21日)的優先權。本申請藉由參照該基礎申請而包含基礎申請的全部內容。
已知有三次元地疊層記憶體單元的NAND型快閃記憶體。
本發明之實施型態係提供可以抑制單元電流之劣化的半導體記憶裝置及其製造方法。 實施型態之半導體記憶裝置持有疊層體和柱狀體和第2導電層。疊層體包含複數第1導電層和複數絕緣層。疊層體係在第1方向一層一層地交替疊層複數第1導電層和複數絕緣層。柱狀體係在疊層體內於第1方向延伸。第2導電層係被連接於柱狀體。柱狀體包含絕緣核心和記憶體膜和半導體通道。記憶體膜係被設置在複數第1導電層和絕緣核心之間。半導體通道係被設置在絕緣核心和記憶體膜之間。絕緣核心之上面係位於較柱狀體之上端更下方。第2導電層持有本體部和突出部。突出部係從本體部朝向絕緣核心之上面突出，在柱狀體之內部於第1方向延伸。突出部係在突出部之底面或側面，與半導體通道相接。 另外，突出部和半導體通道之界面之中之至少一部分，即使在第1方向，位於疊層體所含的複數第1導電層之中位於最上部之第1導電層相同的位置亦可。 再者，即使半導體通道覆蓋絕緣核心之上述上面，半導體通道之上面與突出部之底面相接亦可。 再者，即使半導體通道朝突出部之底面更上方延伸，突出部之側面與半導體通道之內周面相接亦可。 再者，即使進一步具備被設置在第2導電層和疊層體之間的中間層，突出部之底面突出至較中間層之下面下方亦可。 再者，即使具備包含疊層體和柱狀體和第1焊墊的第1晶片，和具有電晶體和被設置在較電晶體更上方之第2焊墊的第2晶片，第1晶片和第2晶片藉由第1焊墊及第2焊墊而被貼合亦可。 再者，即使記憶體膜之一部分朝疊層體之上面更上方延伸亦可。 再者，即使柱狀體係在疊層體內，具有第1柱狀部，和在第1方向與第1柱狀部連接之第2柱狀部，第2柱狀部之外周長較第1柱狀部之外周長更短亦可。 再者，即使第2導電層之中與半導體通道相接之部分被矽化物化亦可。 再者，即使第2導電層包含從Ti、TiN、Ni、NiSi、P摻雜Si構成的群中選出的1種或2種以上亦可。
以下，參照圖面說明實施型態之半導體記憶裝置及其製造方法。在以下之說明中，對具有相同或類似之功能的構成標示相同符號。而且，有省略該些構成之重複說明之情況。圖面為示意性或概念性者，各部分之厚度和寬度之關係、部分間之大小的比率等不一定要與現實者相同。在本說明書中，「連接」不限定於物理性連接之情況，也包含電性連接之情況。在本申請中，有「平行」、「正交」或「相同」分別包含「略平行」、「略正交」或「略相同」之情形。 首先，針對X方向、Y方向及Z方向予以定義。X方向及Y方向係與後述基板50之表面略平行的方向。X方向和Y方向彼此正交。Z方向係與X方向及Y方向正交，從基板50分離的方向。但是，該些表現僅為了方便，並非用以規定重力方向。在本實施型態中，Z方向為「第1方向」之一例。 在以下參照的圖面中，例如，X方向係對應於字元線WL之延伸方向，Y方向係對應於位元線BL之延伸方向，Z方向係對應於相對於被使用於半導體裝置1之形成的基板50之表面的垂直方向。在俯視圖中，為了容易觀看圖示，對一部分的構成適當地標示影線。被標示於俯視圖的影線不一定要與被標示影線的構成要素之素材或特性關聯。在俯視圖及剖面圖之各者中，為了容易觀看圖示，適當地省略配線、接觸件、層間絕緣膜等之一部分的構成要素之圖示。 (第1實施型態) 圖1為表示半導體記憶裝置1及記憶體控制器2的方塊圖。半導體記裝置1係非揮發性之半導體記憶裝置，例如NAND型快閃記憶體。半導體記憶裝置1具備例如記憶體單元陣列10、形解碼器11、感測放大器12及序列器13。 記憶體陣列10包含複數區塊BLK0～BLKn(n為1以上的整數)。各區塊BLK係非揮發性之記憶體電晶體MT(參照圖2)之集合。在記憶體單元陣列10設置複數位元線及複數字元線。各記憶體單元電晶體MT係被連接於1條位元線和1條字元線。針對記憶體單元陣列10之詳細構成於後述。 行解碼器11係根據從外部之記憶體控制器2接收到的位址資訊ADD，選擇1個區塊BLK。行解碼器11係藉由對複數字元線之各者施加期望的電壓，控制相對於記憶體單元陣列10之資料的寫入動作及讀出動作。 感測放大器12係因應從記憶體控制器2接收到的寫入資料DAT，對各位元線施加期望的電壓。感測放大器12係根據位元線之電壓判定被記憶於記憶體單元電晶體MT之資料，將判定到的讀出資料DAT發送至記憶體控制器2。 序列器13係根據從記憶體控制器2接收到的指令CMD，控制半導體記憶體1全體的動作。 在上述說明的半導體記憶裝置1及記憶體控制器2，即使藉由該些的組合，構成1個半導體裝置亦可。半導體裝置可舉出例如SD(註冊商標)卡般的記憶卡或SSD(Solid State Drive)等。 接著，針對記憶體單元陣列10之電性構成予以說明。 圖2為記憶體單元陣列10之一部分的等效電路的圖。圖2係抽出記憶體單元陣列10所含的1個區塊BLK而予以表示。區塊BLK包含複數(例如4個)之字串單元STR0～STR3。 各字串STR0～STR3係複數NAND字串NS之集合體。各NAND字串NS之一端被連接於字元線BL0～BLm(m為1以上的整數)中之任一者。NAND字串NS之另一端被連接於源極線SL。各NAND字串NS包含複數記憶體單元電晶體MT0～MTn(n為1以上的整數)，第1選擇電晶體S1、及第2選擇電晶體S2。 複數記憶體單元電晶體MT0～MTn係電性地彼此串連連接。記憶體單元電晶體MT包含控制閘極及記憶體膜(例如電荷蓄積膜)，非揮發性地記憶資料。記憶體單元電晶體MT係因應被施加於控制閘極的電壓，使記憶體膜之狀態變化(例如，在電荷蓄積膜蓄積電荷)。記憶體單元電晶體MT之控制閘極係被連接於對應的字元線WL0～WLn中之任一者。記憶體單元電晶體MT係經由字元線WL而與行解碼器11電性連接。 在各NAND字串NS中的第1選擇電晶體S1係被連接於複數記憶體單元電晶體MT0～MTn，和任一的位元線BL0～BLm之間。第1選擇電晶體S1之汲極被連接於任一的位元線BL0～BLm。第1選擇電晶體S1之源極被連接於記憶體單元電晶體MTn。在各NAND字串NS中之第1選擇電晶體S1之控制閘極被連接於任一的選擇閘極線SGD0～SGD3。第1選擇電晶體S1係經由選擇閘極線SGD而與行解碼器11電性連接。第1選擇電晶體S1係在特定電壓被施加於選擇閘極線SGD0～SGD3中之任一者之情況，連接NAND字串NS和位元線BL。 在各NAND字串NS中的第2選擇電晶體S2係被連接於複數記憶體單元電晶體MT0～MTn，和源極線SL之間。第2選擇電晶體S2之汲極被連接於記憶體單元電晶體MT0。第2選擇電晶體S2之源極被連接於源極線SL。第2選擇電晶體S2之控制閘極被連接於選擇閘極線SGS。第2選擇電晶體S2係經由選擇閘極線SGS而與行解碼器11電性連接。第2選擇電晶體S2係在特定電壓被施加於選擇閘極線SGS之情況，連接NAND字串NS和源極線SL。 另外，即使記憶體單元陣列10為上述說明之外的其他電路構成亦可。例如，即使各區塊BLK包含的各字串STR之個數、各NAND字串NS包含的記憶體單元電晶體MT，以及選擇電晶體STD及STS之個數被變更亦可。再者，即使NAND字串NS包含1個以上的虛擬電晶體亦可。 接著，針對半導體記憶裝置1之構造之一例予以說明。圖3為表示第1實施型態之半導體記憶裝置1之一部分的俯視圖。圖4為表示第1實施型態之半導體記憶裝置1之一部分的剖面圖。 如圖4所示般，半導體記憶裝置1係記憶體晶片MC和電路晶片CC被貼合的三次元記憶體。記憶體晶片MC為「第1晶片」之一例。電路晶片CC為「第2晶片」之一例。記憶體晶片MC和電路晶片CC係隔著界面S而被貼合。即是，記憶體晶片MC之下面和電路晶片CC之上面被貼合。 記憶體晶片MC之區域係被區分為例如記憶體區域MR、拉出區域HR(無圖示)及焊墊區域PR(無圖示)。記憶體區域MR係三次元地配列記憶資料之複數的記憶體單元電晶體MT(參照圖2)的區域。記憶體區域MR係佔記憶體晶片MC之大部分，被使用於資料的記憶。 如圖3所示般，半導體記憶裝置1係在記憶體區域MR具有疊層體20、複數縫隙SLT、複數柱狀體CL及複數位元線BL(參照圖4)。在記憶體區域MR中之複數柱狀體CL之各者對應於上述NAND字串NS(參照圖2)。 記憶體區域MR係藉由縫隙SLT而被區分成複數區塊BLK。即是，藉由縫隙SLT被區隔的區域對應於1個區塊BLK。柱狀體CL係在記憶體區域MR內，在從Z方向的俯視觀看下呈散佈。複數柱狀體CL係例如在從Z方向的俯視觀看下，在Z方向配列成鋸齒狀。柱狀體CL係在從Z方向的俯視觀看下，呈例如圓狀或橢圓狀。 另外，即使半導體記憶裝置1之記憶體區域MR中之俯視配置不限定於圖3所示的配置，即使為其他的配置亦可。例如，在相鄰的縫隙SLT間中之柱狀體CL之個數及配置能被適當變更。 如圖4所示般，半導體記憶裝置1之記憶體晶片MC包含對應於記憶體單元陣列10對應的構造。即是，半導體記憶裝置1在記憶體晶片MC之記憶體區域MR內，具有疊層體20、柱狀體CL和第2導電層30。在疊層體20之下方，設置用以與電路晶片CC電性連接的第1焊墊36及接觸件V1、V2，藉由第1焊墊36與後述電路晶片CC貼合。 第2導電層30係被設置在疊層體20之上方，同時被連接於複數柱狀體CL。第2導電層30係被形成沿著例如X方向及Y方向而變寬的板狀，作為源極線SL而發揮功能。作為第2導電層30之材料，能使用金屬材料等，例如由鈦、氮化鈦、鎳、矽化鎳(NiSi)、P摻雜矽Si構成的群選出的1種或2種以上。另外，作為第2導電層30之材料，即使使用矽化物。在此情況，作為第2導電層30，使用矽化鎳和矽化鈦等。再者，即使在第2導電層30之上方，進一步設置導電體層(無圖示)亦可。作為此情況的導電體層，能使用鋁、鈦、氮化鈦、鎢、氮化鈦、鋁等。 疊層體20具有複數絕緣層21和複數第1導電層31。複數絕緣層21和複數第1導電層31係在Z方向一層一層地交替疊層。 複數絕緣層21分別在X方向及Y方向擴展。絕緣層21包含例如矽氧化物。絕緣層21係位於第1導電層31和第2導電層30之間，及在Z方向相鄰的第1導電層31之間。絕緣層21係絕緣在Z方向相鄰的兩個第1導電層31之間。絕緣層21之數量係藉由第1導電層31之數量而決定。 複數絕緣層31分別在X方向及Y方向擴展。即是，各第1導電體層31係被形成沿著X方向及Y方向而變寬的板狀。第1導電層31係例如鎢、被摻雜雜質的多晶矽。第1導電層31之層數為任意。 第1導電層31例如被機能性地分為3個。第1導電層31係作為源極側的選擇閘極線SGS、字元線WL、汲極側的選擇閘極線SGD中之任一者而發揮功能。 第1導電層31之中，從疊層體20之上起算至少1層的第1導電層31，作為源極側之選擇閘極線SGS而發揮功能。作為選擇閘極線SGS而發揮功能的第1導電層31即使為單層亦可即使為複數層亦可。即是，即使選擇閘極線SGS藉由1層之第1導電層體31而被構成亦可，即使藉由複數第1導電體層31而被構成亦可。再者，在選擇閘極線SGS以複數層被構成之情況，即使第1導電層31之各者藉由彼此不同的導電體而構成亦可。 第1導電層31之中，從疊層體20之下起算至少1層的第1導電層31，作為汲極側之選擇閘極線SGD而發揮功能。作為選擇閘極線SGD而發揮功能的第1導電層31即使為單層亦可即使為複數層亦可。即是，即使汲極側選擇閘極線SGD藉由1層之第1導電層體31而被構成亦可，即使藉由複數第1導電體層31而被構成亦可。再者，在汲極側選擇閘極線SGD以複數層被構成之情況，即使第1導電層31之各者藉由彼此不同的導電體而構成亦可。 第1導電層31之中選擇閘極線SGS、SGD以外的第1導電層31係做為字元線WL而發揮功能。作為字元線WL而發揮功能的第1導電層31包圍例如柱狀體CL之外周。 在最下層的第1導電體層31之下方設置絕緣層22。在絕緣層22之內部設置有導電層32。導電層32係被形成朝例如Y方向延伸的線狀，作為位元線BL而發揮功能。即是，在無圖示的區域，複數導電層32係被配列在X方向。 複數柱狀體CL係被設置在疊層體20內。複數柱狀體CL分別在Z方向延伸。複數柱狀體CL係例如分別在Z方向貫通疊層體20。各柱狀體CL包含例如絕緣核心40、半導體通道41及記憶體疊層體膜42。 柱狀體CL之下部與絕緣層22相接。柱狀體CL之上部與第2導電層30相接。針對柱狀體CL之上部之詳細構造於後述。 在各柱狀體CL之下方設置柱狀之接觸件CV。在圖示的區域，表示對應於1個柱狀體CL的接觸件CV。在該區域中，無連接接觸件CV的柱狀體CL，連接在無圖示的區域中連接接觸件CV。接觸件CV之下方，接觸1個導電層32(位元線BL)。 在導電層32之下方，設置柱狀的接觸件V1。接觸件V1之下方，設置導電層35。導電層32及導電層35之間，經由接觸件V1而電性連接。導電層35係被使用於半導體記憶裝置1內之電路的連接的配線。 在導電層35之下方，設置柱狀的接觸件V2。接觸件V2之下方，設置第1焊墊36。導電層35及第1焊墊36之間，經由接觸件V2而電性連接。第1焊墊36係與記憶體晶片MC和電路晶片CC之界面S相接，作為相對於電路晶片CC之貼合墊而發揮功能。第1焊墊36包含例如銅。 圖5為表示第1實施型態之半導體記憶裝置1之柱狀體CL的剖面圖。在記憶體區域MR內的複數柱狀體CL之各者具有絕緣核心40、半導體通道41及記憶體疊層體42。柱狀體CL係被形成在記憶體孔MH內，從內側依序由絕緣核心40、半導體通道41、記憶體疊層膜42構成。 絕緣核心40係在Z方向延伸，為柱狀。絕緣核心40包含例如矽氧化物。絕緣核心40係從Z方向觀看係被設置在包含記憶體孔MH之中心軸的中央部。 半導體通道41在Z方向延伸。半導體通道41係例如至少一部分被形成環狀，覆蓋絕緣核心40之外側面(外周面)。半導體通道41包含例如矽。矽係例如使例如非晶矽予以結晶化的多晶矽。半導體通道41係作為第1選擇電晶體S1、複數記憶體單元電晶體MT及第2選擇電晶體S2之各者的通道而發揮功能。在此，所指的「通道」係源極和汲極側之間的載體的流路。 記憶體疊層膜42在Z方向延伸。記憶體疊層膜42係覆蓋半導體通道41之外側面(外周面)。記憶體疊層膜42位於記憶體孔MH之內側面(內周面)和半導體通道41之外側面(外周面)之間。記憶體疊層膜42包含例如隧道絕緣膜43、電荷蓄積膜44及區塊絕緣膜45。該些複數的膜係從半導體通道41側起依照隧道絕緣膜43、電荷蓄積膜44、區塊絕緣膜45之順序而設置。 隧道絕緣膜43係覆蓋半導體通道41之外側面。即是，隧道絕緣膜43係位於電荷蓄積膜44和半導體通道41之間。隧道絕緣膜43為例如矽氧化物，或包含矽氧化物和矽氮化物。隧道絕緣膜43為半導體通道41和電荷蓄積膜44之間的電位障壁。 電荷蓄積膜44係覆蓋隧道絕緣膜43之外側面。即是，電荷蓄積膜44係位於各者的絕緣層21及第1導電層31和隧道絕緣膜43之間。電荷蓄積層44包含例如矽氮化物。電荷蓄積膜44和複數第1導電層31之各者交叉的部分分別作為電晶體而發揮功能。藉由電荷蓄積膜44與複數第1導電層31之各者交叉的部分(電荷蓄積部)內之有無電荷，或被蓄積的電荷量，記憶體單元電晶體MT保持資料。電荷蓄積部係位於各者的第1導電層31和半導體通道41之間，以絕緣材料包圍周圍。電荷蓄積膜44為「記憶體膜」之一例。 區塊絕緣膜45係抑制反向穿隧。反向穿隧係電荷從第1導電層31朝向記憶體疊層膜42返回的現象。區塊絕緣膜45若位於絕緣層21和第1導電層31之間，及第1導電層31和電荷蓄積膜44之間即可。區塊絕緣膜45係例如疊層矽氧化膜、金屬氧化物膜、複數絕緣膜的疊層構造膜。金屬氧化物之一例為鋁氧化物。 即使在區塊絕緣膜45和第1導電層31之間，設置阻障膜(無圖示)亦可。阻障膜係提升第1導電膜31和區塊絕緣膜45之間的密接性。阻障膜係例如氮化鈦、氮化鈦和鈦的疊層構造膜。 柱狀體CL，和作為選擇閘極線SGS而發揮功能的第1導電層31交叉之部分作為第2選擇電晶體S2而發揮功能。柱狀體CL和作為字元線WL而發揮功能的第1導電層31交叉的部分係作為記憶體單元電晶體MT而發揮功能。柱狀體CL和作為選擇閘極線SGD而發揮功能的第1導電層31交叉之部分，係作為第1選擇電晶體S1而發揮功能。 如圖4所示般，被設置在柱狀體CL之下方的第1焊墊36，和被設置在較電晶體Tr更上方的第2焊墊54，黏貼記憶體晶片MC和電路晶片CC。 電路晶片CC包含基板50、電晶體Tr、被設置在較電晶體Tr更上方的第2焊墊54。電路晶片CC係包含作為控制記憶體晶片MC之動作的控制電路(邏輯電路)而發揮功能，例如對應於行解碼器11、感測放大器12及序列器13的構造。 基板50係被使用於電路晶片CC之形成。基板50係包含例如P型雜質的半導體基板。在基板50上設置電晶體Tr。對應於電晶體Tr之源極及汲極，在基板50上設置複數接觸件及複數導電體層。複數導電體層係經由接觸件而被電性連接。複數導電體層之中，位於電路晶片CC之最上部的導電體層為第2焊墊54。第2焊墊54係與電路晶片CC和記憶體晶片MC之界面S相接，作為相對於記憶體晶片MC之貼合墊而發揮功能。第2焊墊包含例如銅。 電路晶片CC內之各導電體層(包含第2焊墊54)係與1條位元線BL電性連接。雖然省略圖示，但是在電路晶片CC內，設置具有與電晶體Tr相同之構造的複數電晶體。 另外，即使半導體記憶裝置1之記憶體晶片MC及電路晶片CC之剖面構造為其他構造亦可。被設置在電路晶片CC之配線層的數量能設計成任意的數量。再者，在電路晶片CC內被連接於導電體層之各者的接觸件，能因應電路的設計而適當省略。用以連接記憶體晶片MC內之電路和電路晶片CC內之電路的配線之配置能被適當變更。 接著，針對半導體記憶裝置1之柱狀體CL和第2導電層30(源極線SL)之連接部之構造予以說明。圖6及圖7為表示第1實施型態之半導體記憶裝置1之一部分的剖面圖。另外，圖6及圖7僅作為中間層70採用的材料(即是功能)，及中間層70和最上的第1導電層31之間之絕緣層21之有無不同，其他構成相同。因此，在圖6及圖7中，對具有相同或類似之功能的構成標示相同符號。 如圖6及圖7所示般，柱狀體CL之上部與第2導電層30(源極線SL)相接。柱狀體CL之中，絕緣核心40之上面位於較柱狀體CL之上端更下方。即是，絕緣核心40之上面位於較疊層體20之上面20A之高度更低的位置。即使絕緣核心40之上面位於複數第1導電層31中，較最上部之第1導電層31更下方亦可。再者，絕緣核心40之上面係以半導體通道41覆蓋。 半導體通道41之中，位於絕緣核心40之上的上端部，在記憶體疊層膜42之內側，在從Z方向觀看的俯視下，被形成圓柱狀。再者，半導體通道41之圓柱部分之X方向之寬度係在絕緣核心40之上面之高度，大於絕緣核心40之X方向的寬度。 半導體通道41之上面41a(前述圓柱部分的上面)與後述第2導電層30之突出部30A相接。即使半導體通道41之上面41a位於複數第1導電層31中，與最上部之第1導電層31相同的位置亦可。 第2導電層30具有被設置在較疊層體之上面20A更上方的本體部，和從本體部朝向絕緣核心40之上面突出，且在柱狀體CL之內部於Z方向延伸的突出部30A。即是，突出部30A係在從Z方向觀看的俯視下，在至少與絕緣核心40重疊的位置(例如與絕緣核心40及半導體通道41重疊的位置)，從本體部朝向半導體主體40之上面突出。 突出部30A係如上述般，朝向記憶體孔MH內突出。突出部30A之下面(底面)，和半導體通道41之上面41a以面相接。即是，突出部30A和半導體通道41之界面係位於疊層體20之上面20A更下方。半導體通道41和突出部30A之接觸部分形成蕭特基接合。 即使突出部30A和半導體通道41之界面之中至少一部分，在Z方向，位於與疊層體20之中位於最上部的第1導電層31相同的位置亦可。即是，在Z方向中，在與作為源極側的選擇閘極線SGS發揮功能的第1導電層31相同的位置，具有突出部30A和半導體通道41之界面之中至少一部分即可。另外，如圖6及圖7所示般，即使第2導電層30和半導體通道41之界面的全面，在Z方向，位於與疊層體20之中位於最上部之第1導電層31相同的位置亦可。 在柱狀體CL之上部，即使記憶體疊層膜42之一部分突出至疊層體20之上面20A更上方亦可。即是，隧道絕緣膜43、電荷蓄積膜44及區塊絕緣膜45之中至少一個突出至疊層體20之上面20A更上方亦可。即使記憶體膜42之上端為疊層體20之上面20A之位置亦可。 再者，如圖6及圖7所示般，即使柱狀體CL具有位於疊層體20內之第1柱狀部CL1，和位於第1柱狀部CL1上的第2柱狀部CL2亦可。第2柱狀部CL2係由記憶體疊層體42之一部分構成。第2柱狀部CL2係例如被設置在較位於最上部之第1導電層31更上方。再者，第2柱狀部CL2之外周長較第1柱狀部CL1之外周長更短。即使第2柱狀部CL2之外周長隨著從第1柱狀部CL1朝向疊層體20之上面逐漸變短亦可。即使第2柱狀部CL2之一部分突出至疊層體20之上面20A更上方亦可。 再者，如圖6及圖7所示般，即使在第2導電層30和疊層體20之間具有中間層70亦可。中間層70係在後述的製造方法中，被成膜在基板60上，作為記憶體孔MH作成時之阻擋膜而發揮功能。在製造過程之中，即使中間層70之全部被除去亦可，即使殘留一部分亦可。殘留中間層70之一部分之情況，如圖6及圖7所示般，被設置在第2導電層30和疊層體20之間。 中間層70係例如多晶矽、氮碳化矽物、碳化矽物、High-k材料(高介電常數材料)、氧化鋁。 中間層70為多晶矽之情況，使中間層70作為上述阻擋膜而發揮功能之後，即使除去中間層70之全部亦可，即使殘留一部分亦可。在殘留多晶矽之中間層70之一部分之情況，中間層70係作為第2導電層30之一部分而發揮功能(參照圖6)。 中間層70為氮碳化矽、碳化矽物或High-k材料(高介電常數材料)之情況，使中間層70作為上述阻擋膜而發揮功能之後，使中間層70之至少一部分殘存為佳。殘存的中間層70之後作為第2導電層30和第1導電層31(選擇閘極線SGS)之間的絕緣膜而發揮功能(參照圖7)。 接著，針對第1實施型態之半導體記憶裝置1之製造方法予以說明。圖8～圖11為用以說明第1實施型態之半導體記憶裝置1之製造方法的剖面圖。 首先，形成記憶體晶片MC。記憶體晶片MC係使用基板60而被形成。基板60為例如矽基板等的半導體基板。而且，如圖8所示般，在基板60上成膜中間層70，進一步在中間層70上，一層一層地交替疊層複數絕緣層21和複數犧牲層71，而作成疊層體。另外，圖8係表示採用多晶矽作為中間層之材料之情況，在中間層70上作成疊層體之時，在中間層70上依照絕緣層21、犧牲層71之順序而疊層。另一方面，作為中間層70，在使用氮碳化矽物(SiCN)、碳化矽物(SiC)、High-k材料(高介電常數材料)之情況，在中間層70上依照犧牲層71、絕緣層21之順序疊層。此係因為使中間層70作為在半導體記憶裝置1中位於第1導電層31之上的絕緣膜而發揮功能之故。 中間層70係被成膜在基板60上，在X方向及Y方向擴展。中間層70係例如多晶矽、氮碳化矽物、碳化矽物、High-k材料(高介電常數材料)、氧化鋁。中間層70係作為在後工程中形成記憶體孔MH之時，作為控制記憶體孔MH之內周長的層而發揮功能。即是，藉由中間層70，在形成貫通複數絕緣層21和複數犧牲層71之記憶體孔MH之時，對應於中間層70之位置的記憶體孔MH之內周長，隨著從疊層體朝向基板60，逐漸變短。換言之，記憶體孔MH之基板60側之端部在對應於中間層70之位置收縮。 即使在中間層70和基板60之間，設置絕緣層72亦可，即使此情況的絕緣層72設為與絕緣層21相同的材料亦可。 另外，作為中間層70，在使用氮碳化矽物(SiCN)、碳化矽物(SiC)、High-k材料(高介電常數材料)之情況，如上述般，即使在基板60上依照中間層70、犧牲層71、絕緣層21之順序疊層亦可。在此情況，以中間層70在後工程中殘留至少一部分為佳。殘留的中間層70係作為位於第1導電層31(選擇閘極線SGS)之上方的絕緣膜而發揮功能。 複數絕緣層21包含例如矽氧化物。複數犧牲層71包含例如矽氮化物。犧牲層71係在之後的工程中被置換處理成第1導電層31(置換工程)。 接著，形成貫通由複數絕緣層21和複數犧牲層71構成的疊層體之記憶體孔MH。記憶體孔MH係被構成直至中間層70之內部。再者，絕緣層21和犧牲層70係由蝕刻速度不同的材料形成。因此，對應於犧牲層70之位置的記憶體孔MH之內周長度係隨著從疊層體朝向基板60，而逐漸變短。即使記憶體孔MH之基板60側之下端貫通中間層70，到達至基板60亦可。 接著，如圖9所示般，在由複數絕緣層21和複數犧牲層71構成的疊層體內，形成在Z方向延伸的複數柱狀體CL。具體而言，在記憶體孔MH之內部，依照記憶體疊層膜42、半導體通道41、絕緣核心40之順序成膜而形成柱狀體CL。記憶體孔MH之下端部係如圖9所示般，在對應於中間層70之位置收縮，故柱狀體CL也隨著朝向基板60收縮。再者，因記憶體孔MH之下端部收縮，故半導體通道41之中，對應於記憶體孔MH之下端部之位置的部分亦即厚壁部41b之X方向之厚度，大於沿著記憶體孔MH之內側面而延伸之部分(在Z方向延伸的部分)之X方向之厚度。即是，半導體通道41係被形成基板60側之下端的厚度變大。記憶體孔MH之基板60側之下端係在貫通中間層70而到達至基板60之情況，半導體通道41之下端的厚度進一步變大。 犧牲層71係於柱狀體CL形成後，藉由置換處置而被置換成第1導電層31(置換工程)。置換處理具體而言係於犧牲層71被除去之後，在犧牲層71被除去後的空間(空洞)埋入第1導電層31。 另外，即使第1導電層31不進行置換工程，在基板60上交替疊層複數絕緣層21和複數第1導電層31，製作疊層體20亦可。 於形成柱狀體CL之後，在柱狀體CL之上方，形成絕緣層22、柱狀的接觸件CV、V1、V2、導電層32(位元線BL)、第1焊墊36(參照圖4)，製作記憶體晶片MC。 接著，準備電路晶片CC，貼合記憶體晶片MC和電路晶片CC。具體而言，在記憶體晶片MC上露出的第1焊墊36，和在電路晶片CC上露出的第2焊墊54在Z方向相向的狀態下，使記憶體晶片MC和電路晶片CC接觸。之後，藉由實行熱處理，相向的第1焊墊36及第2焊墊54彼此被接合。依此，記憶體晶片MC和電路晶片CC被電性連接。 接著，如圖10所示般，記憶體晶片MC之基板60，和中間層70之至少一部分被除去直至半導體通道41露出。基板60及中間層70係藉由例如蝕刻或CMP(Chemical Mechanical Polishing)被除去。藉由除去基板60和中間層70之至少一部分，構成柱狀體CL之各層之表面露出。 中間層70即使如圖10所示般，以殘留一部分之方式被除去亦可，即使中間層70之全部被除去亦可。再者，作為中間層70，在使用氮碳化矽物(SiCN)、碳化矽物(SiC)、High-k材料(高介電常數材料)之情況，使中間層70之至少一部分殘留。殘留的中間層70係作為位於第1導電層31(選擇閘極線SGS)之上方的絕緣膜而發揮功能。 接著，以半導體通道41之露出面來到較疊層體20上面20A更下方的位置之方式，蝕刻柱狀體CL之上面。具體而言，半導體通道41之中，藉由蝕刻除去位於疊層體20之上端的厚壁部41b之一部分，依此半導體通道41之上面41a位於較疊層體20之上面20A更下方。柱狀體CL之上面的蝕刻係使用例如半導體通道41之蝕刻速度比電荷蓄積膜44更快得蝕刻劑來進行。另外，半導體通道41之上面41a即使在Z方向被形成在與疊層體20之中位於最上部的第1導電層31相同的位置亦可。 接著，如圖11所示般，在蝕刻後的柱狀體CL之上面及疊層體20之上面20A，形成第2導電層30。第2導電層30作為源極線SL之一部分而發揮功能。再者，即使在第2導電層30之上方，進一步設置導電體層37亦可。 第2導電層30係例從Ti、TiN、Ni、NiSi、p摻雜Si構成的群被選出之1種或2種以上。導電體層37係例如鋁、鈦、氮化鈦、鎢、氮化鈦及鋁等。作為源極線SL使用的該些金屬係在例如400度以下的低溫被形成。第2導電層30及導電體層37之組係作為源極線SL之一部分而發揮功能，在疊層體20內與各柱狀體CL之半導體通道41之上面41a連接。 如上述說明般，形成第2導電層30之突出部30A，和半導體通道41之上面41a之間被電性連接的構造。另外，上述說明的製造工程僅為一例。即使在各製造工程之間插入其他工程亦可。 第1實施型態所涉及之半導體記憶裝置1係第2導電層30和半導體通道41之上面41a的界面位於較疊層體20之上面更下方。依此，因可以對成為流入至半導體通道層41之電子的障壁的部分(金屬及半導體之界面)適當地施加電壓，故可以抑制單元電流的劣化。 再者，在第1實施型態所涉及的半導體記憶裝置1中，即使突出部30A和半導體通道41之界面中之至少一部分，係在Z方向，位於與疊層體20之中位於最上部的第1導電層31重疊的位置亦可。依此，變成容易藉由第2導電層30和半導體通道41之上面41a的界面施加電壓，也可以使消除動作穩定。 再者，在第1實施型態所涉及之半導體記憶裝置1中，即使第2導電層30之突出部30A之下面，和半導體通道41之上面41a以面相接亦可。依此，因可以充分地確保第2導電層30和半導體通道41之接面(接觸面)之面積，故可以迴避接觸不良。 (第1變形例) 針對第1實施型態之半導體記憶裝置1之第1變形例予以說明。 圖12為表示第1變形例之半導體記憶裝置1之一部分的剖面圖。第1變形例之半導體記憶裝置1除了以下說明外的構成與第1實施型態之半導體記憶裝置1相同。 在第1變形例之半導體記憶裝置1中，柱狀體CLa之外周長係如圖12所示般，即使疊層體20之內部和端部相同亦可。即是，雖然在第1實施型態中之柱狀體CL在疊層體20之上部具有收縮部(參照圖6及圖7)，但是即使在第1變型例之半導體記憶裝置1中之柱狀體Cla無該收縮亦可。 第1變形例的半導體記憶裝置1之製造方法除了不形成第1犧牲層70之外，其他與第1實施型態之半導體記憶裝置1之製造方法相同。即是，在第1變形例之半導體記憶裝置1之製造方法中，在基板60上不形成第1犧牲層70，交替疊層複數絕緣層21和複數第1導電層31。 即使藉由第1變形例所涉及的構成，亦與第1實施型態相同，可以抑制半導體記憶裝置1之單元電流的劣化。 (第2變形例) 針對第1實施型態之半導體記憶裝置1之第2變形例予以說明。 圖13為表示第2變形例之半導體記憶裝置1之一部分的剖面圖。第2變形例之半導體記憶裝置1除了以下說明外的構成與第1實施型態之半導體記憶裝置1相同。 第2變形例之半導體記憶裝置1係省略在第1實施型態之半導體記憶裝置1中之中間層70。即是，在第2變形例之半導體記憶裝置1中，於疊層體20之上方設置第2導電層30。 圖14及圖15為用以說明第1實施型態之第2變形例之半導體記憶裝置1之製造方法的剖面圖。 在第2變形例之半導體記憶裝置1之製造方法中，使用氧化鋁，作為中間層70A。具體而言，如圖14所示般，在基板60上，成膜絕緣層72，並且在絕緣層72上成膜包含氧化鋁的中間層70A。接著，在中間層70A上，交替疊層複數絕緣層21和複數犧牲層71而作成疊層體。 接著，與第1實施型態相同，如圖15所示般，在記憶體孔MH內製作柱狀體CLb，藉由置換工程，犧牲層71係被置換處理成第1導電層31。此時，包含Al 2O 3的中間層70A也配合犧牲層71而藉由置換工程，被置換處理成第1導電層31。另外，因包含Al 2O 3的中間層70A也配合犧牲層71而被置換，故在圖14中，即使省略中間層70A之正上方的犧牲層71亦可。 藉由第2變形例之製造方法而製造的半導體記憶裝置1係如圖13所示般，成為在疊層體20和第2導電層30之間不形成任何的犧牲層的構成。 即使藉由第2變形例所涉及的構成，亦與第1實施型態相同，可以抑制半導體記憶裝置1之單元電流的劣化。 (第3變形例) 針對第1實施型態之半導體記憶裝置1之第3變形例予以說明。 圖16為表示第3變形例之半導體記憶裝置1之柱狀體CLc一部分的剖面圖。第3變形例之半導體記憶裝置1除了以下說明外的構成與第1實施型態之半導體記憶裝置1相同。 即使第3變形例之半導體記憶裝置具有半導體通道41和第2導電層30之連接部分，及在疊層體20和第2導電層30之界面，形成矽化物層80之構造亦可。位於半導體通道41和第2導電層30之連接部分的矽化物層80，係半導體通道41之上部被矽化的部分。即是，位於半導體通道41之上部的矽化物層80從Z方向觀看，位於與半導體通道41重疊的位置。另一方面，位於疊層體20和第2導電層30之界面的矽化物層80係在製造過程中殘存之情況的由多晶矽構成的中間層70被矽化的部分。即是，在製造過程中，中間層70被全部除去之情況，如圖16所示的位於疊層體20和第2導電層30之界面的矽化物層80被省略。再者，作為中間層70，使用氮碳化矽(SiCN)、碳化矽(SiC)、High-k材料(高介電常數材料)之情況(參照圖7)，矽化物層80僅被形成在半導體通道41之上部。作為使用於矽化物層80的金屬可以使用鎳等。 在第3變形例之半導體記憶裝置1之製造方法中，首先，除去基板60和中間層70之一部分，而使半導體通道41之上面露出(參照圖10)。之後，在半導體通道41之上面及中間層70之上面成膜使用於矽化物之金屬，並且藉由加熱，形成矽化物層80。 另外，如同第1變形例，在不使用中間層70之製造方法之情況，在半導體通道41之上面及疊層體20之上面成膜使用於矽化物的金屬。在此情況，矽化物層80僅被形成在半導體通道41之上面，在疊層體20上不形成矽化物，以金屬之原樣的狀態殘存。該殘存的疊層體20上之矽化物用的金屬膜即使除去亦可，即使作為第2導電層30之一部分而殘存亦可。 再者，圖13所示的第2變形例之半導體記憶裝置1之情況也如第3變形例般，即使在半導體通道41和第2導電層30之連接部分，及疊層體20和第2導電層30之界面，具有形成矽化物的構造亦可。 即使藉由第3變形例所涉及的構成，亦與第1實施型態相同，可以抑制半導體記憶裝置1之單元電流的劣化。 (第4變形例) 針對第1實施型態之半導體記憶裝置1之第4變形例予以說明。 圖17為表示第4變形例之半導體記憶裝置1之一部分的剖面圖。第4變形例之半導體記憶裝置1除了以下說明外的構成與第1實施型態之半導體記憶裝置1相同。 第4變形例之半導體記憶裝置1具有在第2導電層30和中間層70之界面，及第2導電層30和半導體通道41之界面，形成摻雜n型雜質的多晶矽層81的構造。在多晶矽摻雜n型雜質之情況，施予用以使被摻雜的雜質活性化的熱處理(退火處理)。n型雜質為例如P(磷)等。 在第4變形例之半導體記憶裝置1之製造方法中，首先，除去基板60和中間層70之一部分，而使半導體通道41之上面露出(參照圖10)。之後，在半導體通道41之上面及中間層70之上面成膜摻雜n型雜質的多晶矽層81。 另外，如同第1變形例，在不使用中間層70之製造方法之情況，在半導體通道41之上面及疊層體20之上面20A成膜多晶矽層81。 即使藉由第4變形例所涉及的構成，亦與第1實施型態相同，可以抑制半導體記憶裝置1之單元電流的劣化。 (第2實施型態) 第2實施型態之半導體記憶裝置1A具有第2導電層30之突出部30B之側面30Ba與半導體通道41A之內周面相接的構造。以下，針對第2實施型態所涉及之半導體記憶裝置1A，說明與第1實施型態不同的點。以下說明之外的構成與第1實施型態之半導體記憶裝置1之構成相同。 圖18為表示第2實施型態之半導體記憶裝置1A之一部分的俯視圖。如圖18所示般，在第2實施型態之半導體記憶裝置1A中，對圖6及圖7所示的第1實施型態之半導體記憶裝置1，僅有柱狀體之上部的構造不同。具體而言，在第2實施型態中，半導體通道41A係沿著X方向及Y方向的剖面之形狀為環狀。並且，第2導電層30之突出部30B之側面30Ba與半導體通道41A之上部的內周面相接。 半導體通道41A係在Z方向延伸的圓筒狀，具有較絕緣核心40更朝第2導電層30側延伸的上部。該半導體通道41A之上部係從Z方向觀看為環狀。即使半導體通道41A之上面之位置為例如與位於最上部之絕緣層21相同的位置亦可，即使為較位於最上部之絕緣層21之上面(疊層體20之上面20A)更上方亦可。 絕緣核心40之上面位於較疊層體20之上面20A更下方。即使絕緣核心40之上面為位於最上部之第1導電層31相同的位置亦可。 第2導電層30之突出部30B係從第2導電層30側朝向絕緣核心40之上面延伸，同時突出部30B和絕緣核心40係在較疊層體20之上面20A更下方相接。即是，第2導電層30之突出部30B被設置在圓筒狀之半導體通道41A之內部。依此，第2導電層30之突出部30B之側面30Ba與半導體通道41A之上部的內周面相接。 如圖18所示般，在第2實施型態中，絕緣核心40之上面被第2導電層30之突出部30B覆蓋。即是，突出部30B係從Z方向俯視觀看，位於與絕緣核心40重疊的位置。 突出部30B係在記憶體孔MH內，從疊層體20之上面20A朝向絕緣核心40之上面突出。即是，突出部30B和半導體通道41Ａ之界面係位於疊層體20之上面20A更下方。再者，在第2實施型態中，突出部30B之下面和絕緣核心40之上面以面相接即可。再者，即使第2導電層30之突出部30B之側面與半導體通道41A之內周面相接亦可。半導體通道41A和突出部30B之接觸部分形成蕭特基接合。 即使突出部30B和半導體通道41之界面之中至少一部分，在Z方向，位於與疊層體20之中位於最上部的第1導電層31相同的位置亦可。即是，在Z方向中，在與作為源極側的選擇閘極線SGS發揮功能的第1導電層31相同的位置，具有突出部30B和半導體通道41A之界面之中至少一部分即可。 在柱狀體CLe之上部，即使記憶體疊層膜42之一部分突出至疊層體20之上面20A更上方亦可。即是，隧道絕緣膜43、電荷蓄積膜44及區塊絕緣膜45之中至少一個突出至疊層體20之上面20A更上方亦可。即使記憶體膜42之上端的位置為疊層體20之上面20A之位置亦可。 另外，在第2實施型態中，即使採用圖19所示的半導體記憶裝置1A亦可。圖18及圖19與第1實施型態相同，作為中間層70採用的材料(即是功能)，及中間層70和最上的第1導電層31之間之絕緣層21之有無不同，其他構成相同。因此，在圖18及圖19中，對具有相同或類似之功能的構成標示相同符號。 再者，在第2實施型態中，與第1實施型態相同，即使省略中間層70亦可。即是，在後述的製造方法中，中間層70全部被除去亦可。 接著，針對第2實施型態之半導體記憶裝置1A之製造方法予以說明。圖20～圖26為用以說明第2實施型態之半導體記憶裝置1A之製造方法的剖面圖。 首先，與第1實施型態相同，如圖20所示般，在基板60上成膜中間層70，進一步在中間層70上，交替疊層複數絕緣層21和複數犧牲層71，而製作疊層體。另外，圖20係表示採用多晶矽作為中間層之材料之情況，在中間層70上作成疊層體之時，在中間層70上依照絕緣層21、犧牲層71之順序而疊層。另一方面，作為中間層70，在使用氮碳化矽物(SiCN)、碳化矽物(SiC)、High-k材料(高介電常數材料)之情況，在中間層70上依照犧牲層71、絕緣層21之順序疊層。此係因為使中間層70作為在半導體記憶裝置1中位於第1導電層31之上的絕緣膜而發揮功能之故。 接著，形成貫通由複數絕緣層21和複數犧牲層71構成的疊層體之記憶體孔MH。記憶體孔MH係被構成直至中間層70之內部。再者，絕緣層21和中間層70係由蝕刻速度不同的材料形成。因此，對應於第1犧牲層70之位置的記憶體孔MH之內周長度係隨著從疊層體朝向基板60，而逐漸變短。 接著，如圖21所示般，進一步除去記憶體孔MH之中對應於中間層70之部分，使記憶體孔MH之底部MHa之空間擴張。記憶體孔MH之底部MHa之內周長度大於疊層體20內之記憶體孔MH之內周長度。 接著，如圖22所示般，在記憶體孔MH之內部，依照記憶體疊層膜42、半導體通道41、絕緣核心40之順序成膜而形成柱狀體CLe。因記憶體孔MH之底部MHa之內周長度大於疊層體20內之記憶體孔MH之內周長度，故半導體通道41A在底部Mha內充滿，沿著底部MHa之內壁而成膜。 犧牲層71係與第1實施型態相同，於柱狀體CLe形成後，藉由置換處置而被置換成第1導電層31(置換工程)。另外，即使第1導電層31不進行置換工程，在基板60上交替疊層複數絕緣層21和複數第1導電層31，製作疊層體20亦可。 於形成柱狀體CLe之後，在柱狀體CLe之上方，形成絕緣層22、柱狀的接觸件CV、V1、V2、導電層32(位元線BL)、第1焊墊36(參照圖4)，製作記憶體晶片MC。被製作出的記憶體晶片MC係如圖23所示般，被反轉，與第1實施型態相同，與電路晶片CC貼合。 接著，如圖24所示般，基板60，和中間層70之一部分被除去直至半導體通道41A露出。藉由除去基板60和中間層70之一部分，構成柱狀體CLe之各層之表面露出。 接著，如圖25所示般，以絕緣核心40之露出面來到較疊層體20上面20A更下方的位置之方式，蝕刻柱狀體CLe之上面。具體而言，將中間層70作為遮罩，選擇性地蝕刻作為氧化矽的絕緣核心40。柱狀體CLe之上面的蝕刻係使用例如半導體通道40之蝕刻速度比電荷蓄積膜44更快的蝕刻劑來進行。另外，絕緣核心40之上面40a即使在Z方向被形成在與疊層體20之中位於最上部的第1導電層31重疊的位置亦可。 作為遮罩發揮功能的中間層70係於上述蝕刻後，與第1實施型態相同，即使以使一部分殘留之方式被除去亦可，即使中間層70之全部被除去亦可。 接著，在蝕刻後之柱狀體CLe之上面及疊層體20之上面20A，形成第2導電層30，依此製造圖26所示的半導體記憶裝置1A。配線層30係作為源極線SL之一部分而發揮功能。再者，在第2導電層30之上方，與第1實施型態相同，即使進一步設置導電體層37亦可。 如上述說明般，被形成第2導電層30和半導體通道41A之界面之至少一部分位於較疊層體20之上面20A更下方的構造。另外，上述說明的製造工程僅為一例。即使在各製造工程之間插入其他工程亦可。 第2實施型態之半導體記憶裝置1A係第2導電層30之突出部30B，和半導體通道41A的界面位於較疊層體20之上面更下方。依此，因可以對成為流入至半導體通道層41之電子的障壁的部分(金屬及半導體之界面)適當地施加電壓，故可以抑制單元電流的劣化。 再者，在第2實施型態的半導體記憶裝置1A中，即使突出部30B和半導體通道41A之界面中之至少一部分，係在Z方向，位於與疊層體20之中位於最上部的第1導電層31重疊的位置亦可。依此，變成容易藉由第2導電層30和半導體通道41A的界面施加電壓，也可以使消除動作穩定。 再者，第2實施型態之半導體記憶裝置1A中，即使第2導電層30之突出部30B之側面30Ba與半導體通道41A之內周面相接亦可。即是，即使形成第2導電層30之突出部30B，和半導體通道41A之內周面之間被電性連接的構造亦可。依此，因可以充分地確保第2導電層30和半導體通道41A之接面(接觸面)之面積，故可以迴避接觸不良。 再者，即使在第2實施型態中，可以適用在第1實施型態中之第1變形例～第4變形例的各型態。即使在此情況，可以享受與第2實施型態相同的效果。 例如，在第2實施型態中，亦與第1實施型態中之第3變形例相同，即使具有在半導體通道和第2導電層之連接部分，及疊層體20和第2導電層30之界面，形成矽化物層的構造亦可。以下，使用圖27，針對在第2實施型態中形成矽化物層的例(變形例)予以說明。 圖27為表示第2實施型態之變形例的半導體記憶裝置1A之柱狀體CLf之一部分的剖面圖。第3變形例之半導體記憶裝置1A除了以下說明外的構成與第1實施型態之半導體記憶裝置1相同。 本變形例之半導體記憶裝置1A即使具有在第2導電層30之突出部30B之外周面和隧道絕緣膜43之間，及疊層體20和第2導電層30之界面，形成有矽化物層80A的構造亦可。突出部30B之外周面和穿隧絕緣膜43之間的矽化物層80A係半導體通道41A之上部為被矽化的部分。即是，位於半導體通道41A之上部的矽化物層80A從Z方向觀看，位於與半導體通道41重疊的位置。另一方面，位於疊層體20和第2導電層30之界面的矽化物層80A係在製造過程中殘存之情況的由多晶矽構成的中間層70被矽化的部分。即是，在製造過程中，中間層70被全部除去之情況，如圖27所示的位於疊層體20和第2導電層30之界面的矽化物層80A被省略。再者，作為中間層70，使用氮碳化矽(SiCN)、碳化矽(SiC)、High-k材料(高介電常數材料)之情況(參照圖7)，矽化物層80A僅被形成在半導體通道41A之上部。作為使用於矽化物層80A的金屬可以使用鎳等。 即使在本變形例之製造方法中，採用與第1實施型態之第3變形例相同的方法亦可。 即使藉由本變形例所涉及的構成，亦與第1實施型態相同，可以抑制半導體記憶裝置1之單元電流的劣化。 以上，雖然針對幾個實施型態予以說明，但是實施型態不限定於上述例。例如，記憶體膜即使為藉由分極之方向記憶資料的FeFET(Ferroelectric FET)記憶體所含的強介電體膜亦可。強介電體膜係由例如氧化鉿物形成。 若藉由上述說明之至少一個實施型態時，配線層從Z方向觀看在與半導體主體重疊的位置，具有從疊層體之上面朝向柱狀體之上面突出的突出部，突出部和半導體通道之界面，位於較疊層體之上面更下方，依此可以抑制半導體記憶裝置之單元電流的劣化。 雖然說明本發明之幾個實施型態，但是該些實施型態僅為例示，並無限定發明之範圍的意圖。該些實施型態可以其他各種型態來實施，可以在不脫離發明之主旨的範圍下，進行各種省略、置換、變更。該些實施型態或其變形包含在發明之範圍或主旨時，同樣也包含在申請專利範圍所記載之發明和其均等之範圍內。
1,1A:半導體記憶裝置 2:記憶體控制器 10:記憶體單元陣列 11:行解碼器 12:感測放大器 13:序列器 20:疊層體 20A:上面 21,22:絕緣層 30:第2導電層 30A,30B:突出部 30Ba:側面 31:第1導電層 32:導電層(位元線) 35:導電層 36:第1焊墊 40:半導體主體 41,41A:半導體通道 41a:上面 41b:厚壁部 42:記憶體膜 43:隧道絕緣膜 44:電荷蓄積膜 45:區塊絕緣膜 50,60:基板 54:第2焊墊 70,70A:中間層 71:犧牲層 72:絕緣層 80:矽化物層 81:多晶矽層 BL:位元線 BLK:區塊 CC:電路晶片 CL,CLa,CLb,CLc,CLe:柱狀體 CL1:第1柱狀部 CL2:第2柱狀部 CV,V1,V2:接觸件 MC:記憶體晶片 MH:記憶體孔 MHa:底部 WL:字元線 MR:記憶體區域 MT:記憶體單元電晶體 S:界面 SGS:選擇閘極線(源極側) SGD:選擇閘極線(汲極側) SL:源極線 SLT:縫隙 STR:字串 Tr:電晶體
[圖1]為表示第1實施型態之半導體記憶裝置及記憶體控制器的方塊圖。 [圖2]為表示第1實施型態之半導體記憶裝置之記憶體單元陣列之一部分的等效電路的圖。 [圖3]為表示第1實施型態之半導體記憶裝置之一部分的俯視圖。 [圖4]為表示第1實施型態之半導體記憶裝置之一部分的剖面圖。 [圖5]為表示第1實施型態之半導體記憶裝置之柱狀部的剖面圖。 [圖6、圖7]為表示第1實施型態之半導體記憶裝置之一部分的剖面圖。 [圖8～圖11]為用以說明第1實施型態之半導體記憶裝置之製造方法的剖面圖。 [圖12]為表示第1實施型態之第1變形例之半導體記憶裝置之一部分的剖面圖。 [圖13]為表示第1實施型態之第2變形例之半導體記憶裝置之一部分的剖面圖。 [圖14、圖15]為用以說明第1實施型態之第2變形例之半導體記憶裝置之製造方法的剖面圖。 [圖16]為表示第1實施型態之第3變形例之半導體記憶裝置之一部分的剖面圖。 [圖17]為表示第1實施型態之第4變形例之半導體記憶裝置之一部分的剖面圖。 [圖18、圖19]為表示第2實施型態之半導體記憶裝置之一部分的剖面圖。 [圖20～圖26]為用以說明第2實施型態之半導體記憶裝置之製造方法的剖面圖。 [圖27]為表示第2實施型態之變形例之半導體記憶裝置之一部分的剖面圖。
20:疊層體
20A:上面
21:絕緣層
30:第2導電層
30A:突出部
31:第1導電層
40:半導體主體
41:半導體通道
41a:上面
42:記憶體膜
43:隧道絕緣膜
44:電荷蓄積膜
45:區塊絕緣膜
70:中間層
CL:柱狀體
CL1:第1柱狀部
CL2:第2柱狀部
MH:記憶體孔

Claims (14)

  1. 一種半導體記憶裝置，具備:疊層體，其包含複數第1導電層和複數絕緣層，上述複數第1導電層和上述複數絕緣層在第1方向一層一層地被交替疊層； 柱狀體，其係在上述疊層體內於上述第1方向延伸；及 第2導電層，其係被連接於上述柱狀體， 上述柱狀體包含絕緣核心，和被設置在上述複數第1導電層和上述絕緣核心之間的記憶體膜，和被設置在上述絕緣核心和上述記憶體膜之間的半導體通道， 上述絕緣核心之上面係位於較上述柱狀體之上端更下方， 上述第2導電層具有本體部，和從上述本體部朝向上述絕緣核心之上面突出，在上述柱狀體之內部於上述第1方向延伸的突出部， 上述突出部係在上述突出部之底面或側面，與上述半導體通道相接。
  2. 如請求項1之半導體記憶裝置，其中 上述突出部和上述半導體通道之上述界面之中之至少一部分，係在上述第1方向，位於與上述疊層體包含的上述複數第1導電層之中位於最上部的第1導電層相同的位置。
  3. 如請求項1或2之半導體記憶裝置，其中 上述半導體通道係覆蓋上述絕緣核心之上述上面， 上述半導體通道之上面係與上述突出部之上述底面相接。
  4. 如請求項1或2之半導體記憶裝置，其中 上述半導體通道係朝較上述突出部之上述底面更上方延伸， 上述突出部之上述側面係與上述半導體通道之內周面相接。
  5. 如請求項1或2之半導體記憶裝置，其中 進一步具備被設置在上述第2導電層和上述疊層體之間的中間層， 上述突出部之上述底面突出至較上述中間層之下面更下方。
  6. 如請求項1或2之半導體記憶裝置，其中 具備: 第1晶片，其包含上述疊層體和上述柱狀體和第1焊墊，和 第2晶片，其具有電晶體，和被設置在較上述電晶體更上方的第2焊墊， 上述第1晶片和上述第2晶片係藉由上述第1焊墊及上述第2焊墊而被貼合。
  7. 如請求項1或2之半導體記憶裝置，其中 上述記憶體膜之一部分係朝較上述疊層體之上述上面更上方延伸。
  8. 如請求項1或2之半導體記憶裝置，其中 上述柱狀體係在上述疊層體內具有第1柱狀部，和在上述第1方向與上述第1柱狀部連接的第2柱狀部， 上述第2柱狀部之外周長較上述第1柱狀部之外周長短。
  9. 如請求項1或2之半導體記憶裝置，其中 上述第2導電層之中與上述半導體通道相接的部分被矽化。
  10. 如請求項1或2之半導體記憶裝置，其中 上述第2導電層包含從Ti、TiN、Ni、NiSi、P摻雜Si構成的群中選出的1種或2種以上。
  11. 一種半導體記憶裝置之製造方法，係在基板上成膜中間層， 在上述中間層上，一層一層地交替疊層複數第1導電層或複數犧牲層，和複數絕緣層而形成疊層體， 貫通上述疊層體，形成直至上述中間層之內部的記憶體孔， 在上述記憶體孔之內部，依照記憶體膜、半導體通道及絕緣核心之順序形成柱狀體， 除去上述基板，和上述中間層之至少一部分直至上述半導體通道露出為止， 以上述半導體通道之露出面來到較上述疊層體之上面更下方之位置之方式，蝕刻上述柱狀體之上面， 在上述蝕刻後的上述柱狀體之上面及上述疊層體之上面形成第2導電層。
  12. 如請求項11之半導體記憶裝置之製造方法，其中 上述柱狀體之上面的蝕刻係使用上述半導體通道之蝕刻速度較上述記憶體膜更快的蝕刻劑而進行。
  13. 如請求項11之半導體記憶裝置之製造方法，其中 上述柱狀體之上面的蝕刻劑係使用上述絕緣核心之蝕刻速度較上述記憶體膜更快的蝕刻劑而進行。
  14. 如請求項11至13中之任一項之半導體記憶裝置之製造方法，其中 於形成上述第2導電層之後， 製作包含上述疊層體和第1焊墊的第1晶片， 製作具有電晶體，和被設置在較上述電晶體更上方之第2焊墊的第2晶片， 藉由上述第1焊墊及上述第2焊墊貼合上述第1晶片和上述第2晶片。
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