JP2007305710A - 半導体記憶装置およびその製造方法 - Google Patents
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Abstract
【解決手段】グローバルデータ線となる配線12とp型ウェル領域3内に形成されるローカルデータ線とを選択トランジスタST1を介して接続する。選択トランジスタST1のゲート電極13a上に2本の選択線16および選択線17を形成する。一方の選択線16は、選択トランジスタST1のゲート電極13aと電気的に接続されるが、もう一方の選択線17は、選択トランジスタST1とは接続されない。すなわち、選択線17とゲート電極13aの間には絶縁膜14が形成されている。このように1つの選択トランジスタST1上にゲート長よりも短い2本の選択線16、17を設ける。選択線17は、別の選択トランジスタと接続されるようになっている。
【選択図】図3
Description
本発明の実施の形態1である不揮発性半導体記憶装置のメモリ領域を構成するメモリセル(記憶素子)を説明する。
本発明の実施の形態2である不揮発性半導体記憶装置のメモリセルアレイを図28、図29を用いて説明する。本実施の形態2のメモリセル構造および動作原理は、前記実施の形態1のメモリセルと同一であるが、前記実施の形態1と相違する点は、ローカルデータ線とグローバルデータ線の接続関係にある。
本発明の実施の形態3である不揮発性半導体記憶装置のメモリ領域のデータ線断面方向における断面図を図30に示す。本実施の形態3と前記実施の形態1との違いは素子分離領域の構造のみであり、等価回路、動作等他の部分は同様である。
2 n型ウェル領域
3 p型ウェル領域
4 ゲート絶縁膜
5 電荷蓄積膜
6 積層膜
7 多結晶シリコン膜
8 タングステン膜
9 素子分離領域
10 キャップ膜
11 層間絶縁膜
12 配線
13a ゲート電極
13b ゲート電極
13c ゲート電極
13d ゲート電極
14 絶縁膜
15a プラグ
15b プラグ
16 選択線
17 選択線
18 不純物領域
19 不純物領域
20 プラグ
22 選択線
23 絶縁領域
23a 不純物領域
24 不純物領域
24a 基板表面
26 シリコン窒化膜
27 多結晶シリコン膜
28 側壁
29 多結晶シリコン膜
29a 多結晶シリコン膜
30 側壁
30a レジストパターン
31 レジスト膜
31a ゲート電極
31b ゲート電極
31c ゲート電極
31d ゲート電極
32 プラグ
33 プラグ
34 選択線
35 選択線
36 プラグ
38 ローカルデータ線
39 素子分離領域
40 メモリセル
DL ローカルデータ線
GBL グローバルデータ線
ST1〜ST6 選択トランジスタ
WL ワード線
Claims (14)
- (a)第1方向に沿って形成されたローカルデータ線と、
(b)前記ローカルデータ線の上層に形成され、前記第1方向に沿って形成されたグローバルデータ線と、
(c)前記第1方向と垂直な第2方向に形成されたワード線と、
(d)前記ローカルデータ線と前記ワード線が平面的に交差する交差領域に形成された電荷蓄積部とを有し、
前記電荷蓄積部に蓄積された電荷に応じて、前記ローカルデータ線を流れる電流が変化することにより情報を記憶する半導体記憶装置であって、
1本の前記グローバルデータ線に複数の前記ローカルデータ線が電気的に接続されていることを特徴とする半導体記憶装置。 - 1本の前記グローバルデータ線に2本の前記ローカルデータ線が電気的に接続されていることを特徴とする請求項1記載の半導体記憶装置。
- 1本の前記グローバルデータ線に4本の前記ローカルデータ線が電気的に接続されていることを特徴とする請求項1記載の半導体記憶装置。
- 第1グローバルデータ線と第1ローカルデータ線が第1選択トランジスタを介して接続され、前記第1グローバルデータ線と第2ローカルデータ線が第2選択トランジスタを介して接続されており、
前記第1選択トランジスタは、
(e1)前記第1ローカルデータ線の上層に形成された第1ゲート電極と、
(e2)前記第2方向に沿って形成され、前記第1ゲート電極の上層に形成された第1選択線と、
(e3)前記第2方向に沿って形成され、前記第1ゲート電極の上層に形成された第2選択線とを有し、
前記第2選択トランジスタは、
(f1)前記第2ローカルデータ線の上層に形成された第2ゲート電極と、
(f2)前記第2方向に沿って形成され、前記第2ゲート電極の上層に形成された前記第1選択線と、
(f3)前記第2方向に沿って形成され、前記第2ゲート電極の上層に形成された前記第2選択線とを有し、
前記第1ローカルデータ線を選択する前記第1選択線と前記第1ゲート電極が接続されており、
前記第2ローカルデータ線を選択する前記第2選択線と前記第2ゲート電極が接続されていることを特徴とする請求項2記載の半導体記憶装置。 - 第1グローバルデータ線と第1ローカルデータ線が第1選択トランジスタを介して接続され、前記第1グローバルデータ線と第2ローカルデータ線が第2選択トランジスタを介して接続され、前記第1グローバルデータ線と隣接する第2グローバルデータ線と第3ローカルデータ線が第3選択トランジスタを介して接続され、前記第2グローバルデータ線と第4ローカルデータ線が第4選択トランジスタを介して接続されており、
前記第1選択トランジスタは、
(g1)前記第1ローカルデータ線の上層に形成された第1ゲート電極と、
(g2)前記第2方向に沿って形成され、前記第1ゲート電極の上層に形成された第1選択線と、
(g3)前記第2方向に沿って形成され、前記第1ゲート電極の上層に形成された第2選択線とを有し、
前記第2選択トランジスタは、
(h1)前記第2ローカルデータ線の上層に形成された第2ゲート電極と、
(h2)前記第2方向に沿って形成され、前記第2ゲート電極の上層に形成された前記第1選択線と、
(h3)前記第2方向に沿って形成され、前記第2ゲート電極の上層に形成された前記第2選択線とを有し、
前記第3選択トランジスタは、
(i1)前記第3ローカルデータ線の上層に形成された第3ゲート電極と、
(i2)前記第2方向に沿って形成され、前記第3ゲート電極の上層に形成された前記第1選択線と、
(i3)前記第2方向に沿って形成され、前記第3ゲート電極の上層に形成された前記第2選択線とを有し、
前記第4選択トランジスタは、
(j1)前記第4ローカルデータ線の上層に形成された第4ゲート電極と、
(j2)前記第2方向に沿って形成され、前記第4ゲート電極の上層に形成された前記第1選択線と、
(j3)前記第2方向に沿って形成され、前記第4ゲート電極の上層に形成された前記第2選択線とを有し、
前記第1選択線と前記第1ゲート電極が接続され、かつ、前記第1選択線と前記4ゲート電極が接続され、
前記第2選択線と前記第2ゲート電極が接続され、かつ、前記第2選択線と前記第3ゲート電極が接続されていることを特徴とする請求項2記載の半導体記憶装置。 - 前記第1ゲート電極の前記第2方向の幅が前記第1ローカルデータ線の前記第2方向の幅と同じ幅であり、前記第2ゲート電極の前記第2方向の幅が前記第2ローカルデータ線の前記第2方向の幅と同じ幅であることを特徴とする請求項4記載の半導体記憶装置。
- 前記第1ゲート電極および前記第2ゲート電極の前記第1方向の幅が前記第1選択線の前記第1方向の幅と前記第2選択線の前記第1方向の幅とを合わせた長さよりも長いことを特徴とする請求項4記載の半導体記憶装置。
- 前記ローカルデータ線のピッチ幅が前記ローカルデータ線と前記グローバルデータ線を接続するプラグの径よりも小さいことを特徴とする請求項1記載の半導体記憶装置。
- 前記ワード線のピッチ幅が前記ローカルデータ線と前記グローバルデータ線を接続するプラグの径よりも小さいことを特徴とする請求項1記載の半導体記憶装置。
- 前記第2選択線と前記第2ゲート電極を接続するプラグと前記第2選択線と前記第3ゲート電極を接続するプラグが一体に形成されていることを特徴とする請求項5記載の半導体記憶装置。
- 複数の前記グローバルデータ線に対し、1本置きに動作させることで書き込み動作を行なうことを特徴とする請求項1記載の半導体記憶装置。
- 複数の前記グローバルデータ線に対し、1本置きに動作させることで読み出し動作を行なうことを特徴とする請求項1記載の半導体記憶装置。
- 前記ローカルデータ線と前記ワード線が平面的に交差する交差領域において、
前記ローカルデータ線の下部が半導体基板から絶縁されていることを特徴とする請求項1記載の半導体記憶装置。 - (a)半導体基板上のメモリセル形成領域および選択トランジスタ形成領域にゲート絶縁膜を形成する工程と、
(b)前記ゲート絶縁膜上に第1導体膜を形成する工程と、
(c)前記第1導体膜上に絶縁膜を形成する工程と、
(d)前記絶縁膜上に第2導体膜を形成する工程と、
(e)前記第2導体膜をパターニングすることにより、前記メモリセル形成領域に制御電極を形成し、かつ、前記選択トランジスタ形成領域に第1選択線および第2選択線を形成する工程と、
(f)前記選択トランジスタ形成領域を覆うマスクを形成した後、前記メモリセル形成領域において、前記絶縁膜および前記第1導体膜をパターニングする工程と、
(g)前記(f)工程により、前記メモリセル形成領域に形成されている前記制御電極下に前記絶縁膜を介して前記第1導体膜よりなる電荷蓄積膜を形成し、前記選択トランジスタ形成領域に前記第1導体膜よりなるゲート電極を形成する工程とを備えることを特徴とする半導体記憶装置の製造方法。
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