KR20080012055A - 마스크 패턴 형성 방법 - Google Patents

마스크 패턴 형성 방법 Download PDF

Info

Publication number
KR20080012055A
KR20080012055A KR1020060073041A KR20060073041A KR20080012055A KR 20080012055 A KR20080012055 A KR 20080012055A KR 1020060073041 A KR1020060073041 A KR 1020060073041A KR 20060073041 A KR20060073041 A KR 20060073041A KR 20080012055 A KR20080012055 A KR 20080012055A
Authority
KR
South Korea
Prior art keywords
silicon film
mask pattern
pattern
oxide film
film
Prior art date
Application number
KR1020060073041A
Other languages
English (en)
Inventor
이성훈
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020060073041A priority Critical patent/KR20080012055A/ko
Priority to US11/751,734 priority patent/US7655573B2/en
Priority to JP2007153559A priority patent/JP2008042174A/ja
Publication of KR20080012055A publication Critical patent/KR20080012055A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0337—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0338—Process specially adapted to improve the resolution of the mask

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Inorganic Chemistry (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Chemical & Material Sciences (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
  • Drying Of Semiconductors (AREA)
  • Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)

Abstract

본 발명은 마스크 패턴 형성 방법에 관한 것으로, 보다 자세하게는 기판 상에 실리콘막을 형성하고, 감광막 노광 장비에 의해 형성된 감광막 패턴을 이용하여 실리콘막을 패터닝하고, 패터닝된 실리콘막을 산화시켜 실리콘막의 전체 표면을 소정의 두께만큼 산화막으로 형성하고, 실리콘막의 상부 표면이 노출되도록 산화막을 제거하고, 실리콘막을 제거하여 잔류하는 산화막으로 마스크 패턴을 형성하며, 상기 마스크 패턴을 이용하여 실제 형성하고자하는 미세 패턴을 형성함으로써 기존의 노광 장비의 해상도를 극복하여 해상도 이하의 미세 패턴을 형성할 수 있다.
마스크 패턴, 노광 장비, 해상도, 산화 공정

Description

마스크 패턴 형성 방법{Method for forming mask pattern}
도 1a 내지 도 1e는 본 발명의 실시예에 따른 마스크 패턴 형성 방법을 도시한 공정단면도.
<도면의 주요 부분에 대한 부호의 설명>
100 : 기판 110 : 실리콘막
110a : 실리콘막 패턴 110b: 산화된 실리콘막 패턴
120 : 감광막 패턴 130 : 산화막
130a : 마스크 패턴
본 발명은 마스크 패턴 형성 방법에 관한 것으로, 특히 노광 장비의 해상도를 극복하여 해상도 이하의 미세 패턴을 형성할 수 있는 마스크 패턴 형성 방법에 관한 것이다.
반도체 제품들이 소형화, 고집적화됨에 따라 소자의 새로운 기능을 향상시키 기 위해 패턴(Pattern)을 형성하는 패터닝(Patterning) 기술에 대한 관심이 높아지고 있다.
현재의 높은 집적도를 갖는 패터닝 기술은 반도체 제조의 핵심 기술로 발전해 왔으며, 주로 포토리소그래피(Photolithography) 공정이 이용되고 있다.
이러한 포토리소그래피 공정은 빛의 조사 여부에 따라 감응하는 화학 물질인 포토레지스트(Photoresist)를 도포하여 감광막을 형성하고, 이를 노광(exposure) 및 현상(develop)하여 마스크 패턴(mask pattern)을 형성한 후 형성된 마스크 패턴을 이용하여 하부막을 선택적으로 식각함으로써 패터닝한다.
일반적으로 패터닝 형성시 사용되는 감광막 노광 장비의 공정 능력 한계(해상도)는 아래의 수학식 1에서와 같이 광원의 파장과 노광 장비의 렌즈 구경(NA;Numerical Aperture)에 의해 결정된다.
Figure 112006055695134-PAT00001
여기서, R은 해상도, k는 공정 변수, λ는 광원의 파장, NA는 렌즈 구경으로 정의한다.
현재까지 개발된 노광 장비의 해상도는 하프 피치(Half Pitch)를 기준으로 55nm로서, 기존의 노광 장비의 공정 능력 한계를 벗어나는 해상도가 필요한 패턴, 즉 50nm 이하의 패턴 형성을 위해서는 새로운 노광 장비의 개발 및 고가의 노광 장비의 구매가 필요한 실정이다.
본 발명은 신규 노광 장비의 투자 없이 기존의 감광막 노광 장비의 해상도를 극복하여 해상도 이하의 미세 패턴을 형성할 수 있는 마스크 패턴 형성 방법을 제공하는데 그 목적이 있다.
상기한 목적을 달성하기 위하여 본 발명에 따른 마스크 패턴 형성 방법은, 기판 상에 실리콘막을 형성하는 단계, 상기 실리콘막을 패터닝하는 단계, 패터닝된 상기 실리콘막을 산화시켜 상기 실리콘막의 전체 표면을 소정의 두께만큼 산화막으로 형성하는 단계, 상기 실리콘막의 상부 표면이 노출되도록 상기 산화막을 제거하는 단계, 및 상기 실리콘막을 제거하여 잔류하는 산화막으로 마스크 패턴을 형성하는 단계를 포함한다.
이하, 첨부된 도면들을 참조하여 본 발명의 실시예를 보다 상세히 설명한다.
도 1a를 참조하면, 기판(100) 상에는 패터닝될 막(도시되지 않음)이 형성되고, 그 상부에는 실리콘막(110)을 형성한다. 실리콘막(110)은 비정질실리콘이나 폴리실리콘으로 형성한다. 실리콘막(110)은 화학기상증착(CVD;Chemical Vapor Deposition) 방법으로 형성할 수 있으며, 바람직하게 저압화학기상증착(LPCVD;Low Pressure CVD) 방법으로 형성한다.
실리콘막(110) 상에는 감광막 패턴(120)을 형성한다. 감광막 패턴(120)은 실 리콘막(110) 상에 포토레지스트(PR)를 도포하여 감광막을 형성하고, 이를 노광 및 현상하여 형성한다.
이때, 감광막 패턴(120)은 해상도가 50nm 내지 200nm인 노광 장비에서 패터닝한다.
도 1b를 참조하면, 감광막 패턴(120)을 마스크로 하여 실리콘막(110)을 패터닝하여 실리콘막 패턴(110a)을 형성한다.
즉, 실리콘막(110)은 해상도가 50nm 내지 200nm인 노광 장비에서 패터닝된다.
여기서, 실리콘막(110)은 후속한 산화 공정에서 전체 표면에 산화막이 성장함에 따라 간격이 좁아지는 것을 고려하여 산화막이 형성된 후의 간격이 목표 간격이 될 수 있을 정도로 패터닝한다.
도 1c를 참조하면, 실리콘막 패턴(110a)을 산화(Oxidation)시켜 실리콘막 패턴(110a)의 전체 표면을 소정 두께만큼 산화막(130)으로 형성한다.
이때, 실리콘막 패턴(110a)은 산화 공정에 의해 실리콘막 패턴(110a)의 내, 외부로 각각 소정 두께만큼 산화막(130)이 성장하므로 산화된 실리콘막 패턴(110b)은 실리콘막 패턴(110a)에 비해 높이와 폭이 감소된다. 그리고 산화막(130) 사이의 간격은 산화되기 전의 실리콘막 패턴(110a) 간격보다 좁아진다.
특히, 열적 산화(Thermal Oxidation) 공정의 특성상 산화막(130)의 성장 두께와 실리콘막 패턴(110a)의 산화된 두께가 일정하며, 실리콘막 패턴(110a)의 측벽에 형성된 산화막(130)의 두께가 실제 형성하고자 하는 패턴의 폭(width)이 되므로 산화막(130)의 두께를 조절하여 실제 패턴 폭을 조절할 수 있다. 그리고 산화막(130)의 간격과 잔류하는 실리콘막 패턴(110b)의 폭이 실제 형성하고자 하는 패턴의 간격이 된다.
산화막(130)은 하부층의 써멀 버짓(Thermal Budget)을 최소화하여 반도체 소자의 특성에 최대한 영향을 끼치지 않도록 650℃ 내지 750℃의 산화 공정으로 형성하는 것이 바람직하다.
도 1d를 참조하면, 산화된 실리콘막 패턴(110b)의 상부 표면이 노출되도록 산화막(130)을 제거한다.
산화막(130) 제거 공정은 블랭킷 에치(Blanket Etch) 공정 또는 화학적기계적연마(CMP;Chemical Mechanical Polishing) 공정에 의해 실시할 수 있다.
그 결과로, 산화된 실리콘막 패턴(110b)의 양측면에만 산화막(130)이 남게 된다.
도 1e를 참조하면, 산화된 실리콘막 패턴(110b)만을 선택적으로 제거하여 잔류하는 산화막(130)으로 마스크 패턴(130a)을 형성한다.
여기서, 마스크 패턴(130a)의 폭은 도 1b에 도시된 실리콘막 패턴(110a)의 폭보다 좁게 형성된다.
즉, 산화막(130)을 통해 하프 피치가 20nm 내지 50nm인 마스크 패턴(130a)을 형성할 수 있으며, 이와 같이 형성된 마스크 패턴(130a)은 반도체 소자 공정에서 실제 패턴을 형성하기 위한 하드 마스크(hard mask)로 사용된다.
상기한 바와 같이 본 발명은 해상도가 50nm 내지 200nm인 기존의 노광 장비 를 이용하여 실제 50nm 이하인 미세 패턴을 형성할 수 있다.
본 발명은 기존의 노광 장비의 해상도를 극복하여 신규 노광 장비의 투자없이 50nm 이하인 미세 패턴을 형성하므로 노광 장비의 투자 비용을 절감할 수 있다.
본 발명은 이상에서 살펴본 바와 같이 바람직한 실시예에 대하여 설명하였지만, 본 발명은 이에 한정되는 것은 아니며, 본 발명이 속하는 기술분야의 통상의 지식을 가진 자라면 특허청구범위와 발명의 상세한 설명 및 첨부한 도면의 범위 안에서 여러 가지로 변형하여 실시하는 것이 가능하고 이 또한 본 발명의 범위에 속하는 것은 당연하다.
본 발명은 기존의 노광 장비에서 패터닝된 실리콘막의 산화 공정에 의해 형성된 산화막을 이용하여 해상도 이하의 마스크 패턴을 형성함으로써, 마스크 패턴을 이용하여 노광 장비의 해상도 이하의 실제 형성하고자 하는 미세 패턴을 형성할 수 있다.
본 발명은 기존 노광 장비의 해상도를 극복하여 해상도 이하의 미세 패턴을 형성하므로 신규 노광 장비의 투자 비용을 절감할 수 있다.

Claims (7)

  1. 기판 상에 실리콘막을 형성하는 단계;
    상기 실리콘막을 패터닝하는 단계;
    패터닝된 상기 실리콘막을 산화시켜 상기 실리콘막의 전체 표면을 소정의 두께만큼 산화막으로 형성하는 단계;
    상기 실리콘막의 상부 표면이 노출되도록 상기 산화막을 제거하는 단계; 및
    상기 실리콘막을 제거하여 잔류하는 산화막으로 마스크 패턴을 형성하는 단계를 포함하는 마스크 패턴 형성 방법.
  2. 제 1 항에 있어서,
    상기 산화막은 하프 피치가 20nm 내지 50nm인 마스크 패턴 형성 방법.
  3. 제 1 항에 있어서,
    상기 마스크 패턴의 폭이 패터닝된 상기 실리콘막의 폭보다 좁은 마스크 패턴 형성 방법.
  4. 제 1 항에 있어서,
    상기 실리콘막은 해상도가 50nm 내지 200nm인 노광 장비에서 패터닝되는 마스크 패턴 형성 방법.
  5. 제 1 항에 있어서,
    상기 실리콘막은 비정질실리콘 또는 폴리실리콘으로 형성하는 마스크 패턴 형성 방법.
  6. 제 1 항에 있어서,
    상기 산화막이 성장함에 따라 간격이 좁아지는 것을 고려하여 상기 산화막이 형성된 후의 간격이 목표 간격이 될 수 있을 정도로 상기 실리콘막을 패터닝하는 마스크 패턴 형성 방법.
  7. 제 1 항에 있어서,
    상기 산화막은 650℃ 내지 750℃의 산화 공정으로 형성되는 마스크 패턴 형성 방법.
KR1020060073041A 2006-08-02 2006-08-02 마스크 패턴 형성 방법 KR20080012055A (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020060073041A KR20080012055A (ko) 2006-08-02 2006-08-02 마스크 패턴 형성 방법
US11/751,734 US7655573B2 (en) 2006-08-02 2007-05-22 Method of forming a mask pattern
JP2007153559A JP2008042174A (ja) 2006-08-02 2007-06-11 マスクパターン形成方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020060073041A KR20080012055A (ko) 2006-08-02 2006-08-02 마스크 패턴 형성 방법

Publications (1)

Publication Number Publication Date
KR20080012055A true KR20080012055A (ko) 2008-02-11

Family

ID=39029734

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020060073041A KR20080012055A (ko) 2006-08-02 2006-08-02 마스크 패턴 형성 방법

Country Status (3)

Country Link
US (1) US7655573B2 (ko)
JP (1) JP2008042174A (ko)
KR (1) KR20080012055A (ko)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8324036B2 (en) * 2009-11-09 2012-12-04 International Business Machines Corporation Device having and method for forming fins with multiple widths for an integrated circuit
US8765563B2 (en) * 2012-09-28 2014-07-01 Intel Corporation Trench confined epitaxially grown device layer(s)
US9443731B1 (en) * 2015-02-20 2016-09-13 Tokyo Electron Limited Material processing to achieve sub-10nm patterning
US9748110B2 (en) 2015-09-03 2017-08-29 Tokyo Electron Limited Method and system for selective spacer etch for multi-patterning schemes
US9852917B2 (en) * 2016-03-22 2017-12-26 International Business Machines Corporation Methods of fabricating semiconductor fins by double sidewall image transfer patterning through localized oxidation enhancement of sacrificial mandrel sidewalls

Family Cites Families (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5328810A (en) * 1990-05-07 1994-07-12 Micron Technology, Inc. Method for reducing, by a factor or 2-N, the minimum masking pitch of a photolithographic process
US5795830A (en) * 1995-06-06 1998-08-18 International Business Machines Corporation Reducing pitch with continuously adjustable line and space dimensions
US5739049A (en) * 1995-08-21 1998-04-14 Hyundai Electronics Industries Co., Ltd. Method for fabricating semiconductor device having a capacitor and a method of forming metal wiring on a semiconductor substrate
US6110837A (en) * 1999-04-28 2000-08-29 Worldwide Semiconductor Manufacturing Corp. Method for forming a hard mask of half critical dimension
US6239008B1 (en) * 1999-09-29 2001-05-29 Advanced Micro Devices, Inc. Method of making a density multiplier for semiconductor device manufacturing
US6632741B1 (en) * 2000-07-19 2003-10-14 International Business Machines Corporation Self-trimming method on looped patterns
US6622373B1 (en) * 2000-08-28 2003-09-23 Xiang Zheng Tu High efficiency monolithic thermal ink jet print head
US6638441B2 (en) * 2002-01-07 2003-10-28 Macronix International Co., Ltd. Method for pitch reduction
US6875703B1 (en) * 2004-01-20 2005-04-05 International Business Machines Corporation Method for forming quadruple density sidewall image transfer (SIT) structures
US7183205B2 (en) * 2004-06-08 2007-02-27 Macronix International Co., Ltd. Method of pitch dimension shrinkage
KR100669552B1 (ko) 2004-06-29 2007-01-15 주식회사 하이닉스반도체 반도체 소자의 패터닝 방법
JP2006024811A (ja) * 2004-07-09 2006-01-26 Sony Corp 半導体装置の製造方法
US7115525B2 (en) * 2004-09-02 2006-10-03 Micron Technology, Inc. Method for integrated circuit fabrication using pitch multiplication
US7655387B2 (en) * 2004-09-02 2010-02-02 Micron Technology, Inc. Method to align mask patterns
US7087532B2 (en) * 2004-09-30 2006-08-08 International Business Machines Corporation Formation of controlled sublithographic structures
US7183142B2 (en) * 2005-01-13 2007-02-27 International Business Machines Corporation FinFETs with long gate length at high density
US7271107B2 (en) * 2005-02-03 2007-09-18 Lam Research Corporation Reduction of feature critical dimensions using multiple masks
US20060249784A1 (en) * 2005-05-06 2006-11-09 International Business Machines Corporation Field effect transistor device including an array of channel elements and methods for forming
US7291560B2 (en) * 2005-08-01 2007-11-06 Infineon Technologies Ag Method of production pitch fractionizations in semiconductor technology
US7575992B2 (en) * 2005-09-14 2009-08-18 Hynix Semiconductor Inc. Method of forming micro patterns in semiconductor devices
US7381655B2 (en) * 2005-09-14 2008-06-03 International Business Machines Corporation Mandrel/trim alignment in SIT processing
US7696101B2 (en) * 2005-11-01 2010-04-13 Micron Technology, Inc. Process for increasing feature density during the manufacture of a semiconductor device
US7439144B2 (en) * 2006-02-16 2008-10-21 International Business Machines Corporation CMOS gate structures fabricated by selective oxidation
US7429533B2 (en) * 2006-05-10 2008-09-30 Lam Research Corporation Pitch reduction
JP4866652B2 (ja) * 2006-05-10 2012-02-01 ルネサスエレクトロニクス株式会社 半導体記憶装置
US20080085600A1 (en) * 2006-10-10 2008-04-10 Toshiharu Furukawa Method of forming lithographic and sub-lithographic dimensioned structures
US7790611B2 (en) * 2007-05-17 2010-09-07 International Business Machines Corporation Method for FEOL and BEOL wiring

Also Published As

Publication number Publication date
JP2008042174A (ja) 2008-02-21
US20080032506A1 (en) 2008-02-07
US7655573B2 (en) 2010-02-02

Similar Documents

Publication Publication Date Title
KR100761857B1 (ko) 반도체 소자의 미세패턴 형성방법 및 이를 이용한 반도체소자의 제조방법
KR100866723B1 (ko) 반도체 소자 및 그의 미세 패턴 형성 방법
KR101150639B1 (ko) 반도체 소자의 패턴 형성 방법
KR101764945B1 (ko) 리소그래픽 도포에서 감방사선성 재료 라인을 슬림화하는 방법
JP2006013216A (ja) 近接場露光によるレジストパターンの形成方法、及び該レジストパターンの形成方法を用いた基板の加工方法、デバイスの作製方法
KR100823847B1 (ko) 반도체 소자의 패턴 형성방법
KR20080012055A (ko) 마스크 패턴 형성 방법
KR0127662B1 (ko) 반도체 소자의 위상반전 마스크 제조방법
JP4194612B2 (ja) 近接場露光用マスク、該マスクの製造方法、該マスクを備えた近接場露光装置及びレジストパターンの形成方法
KR20010011143A (ko) 반도체소자의 미세패턴 형성방법
KR100843948B1 (ko) 반도체 소자의 미세 패턴 형성방법
US6548384B2 (en) Method for performing lithographic process to a multi-layered photoresist layer
KR100816210B1 (ko) 반도체 장치 형성 방법
KR20020051109A (ko) 하프톤 마스크의 제조 방법
KR20080004211A (ko) 반도체 소자의 미세 패턴 형성방법
KR100818387B1 (ko) 반도체 소자의 금속 배선 형성 방법
KR100818389B1 (ko) 반도체 소자의 미세 패턴 형성 방법
JP2010118501A (ja) 半導体装置の製造方法
KR19990000089A (ko) 반도체소자의 미세패턴 형성방법
KR100632040B1 (ko) 반도체 소자의 트랜지스터 제작방법
KR100443525B1 (ko) 레지스트패턴형성방법
KR100823844B1 (ko) 반도체 소자의 패턴 형성방법
KR100379514B1 (ko) Ｘ-레이 마스크 제조방법
KR101095041B1 (ko) 반도체소자의 미세패턴 형성방법
KR20000027619A (ko) 반도체소자의 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E601 Decision to refuse application