KR100818387B1 - 반도체 소자의 금속 배선 형성 방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 금속 배선을 형성한다는 것으로, 이를 위하여 본 발명은, 포토레지스트 패턴에 따라 금속 물질을 식각하여 금속 배선을 형성하는 종래 방법과는 달리, 실리콘 기판을 제 1 포토레지스트 패턴에 따라 제 1 깊이까지 식각하여 패터닝한 후에, 제 1 포토레지스트 패턴을 제거하고, 패터닝된 실리콘 기판 상에 제 1 산화막을 형성한 후에 이를 실리콘 기판의 상부가 노출되도록 평탄화하며, 노출된 영역의 실리콘 기판을 제 1 깊이까지 식각한 후에 제 1 산화막의 특정 영역을 제 1 깊이까지 식각하고, 식각된 제 1 산화막에 따라 실리콘 기판을 제 2 깊이까지 식각하여 패터닝한 후에 제 1 산화막을 제거하며, 제 2 단계 내지 제 4 단계의 패터닝 과정까지 제 2 깊이 및 제 2 산화막에 따라 재수행하고, 제 2 산화막이 포함된 실리콘 기판 상에 금속 물질을 증착한 후에, 제 2 산화막 및 제 2 산화막 상부에 증착된 금속 물질을 제거하여 금속 배선을 형성함으로써, 반도체 소자의 형성 과정에서 산화막을 증착 및 패터닝하여 이에 따라 미세한 패턴의 금속 배선을 형성할 수 있는 것이다.
포토리소그래피 공정, 산화막, 금속 배선
Description
도 1a 내지 도 1n은 본 발명의 일 실시 예에 따라 산화막을 이용하여 금속 배선을 형성하는 과정을 나타내는 공정 순서도.
본 발명은 반도체 소자의 금속 배선을 형성하는 방법에 관한 것으로, 더욱 상세하게는 반도체 소자의 형성 과정에서 포토리소그래피 공정을 이용하여 최소 선폭의 금속 배선을 형성하는데 적합한 반도체 소자의 금속 배선 형성 방법에 관한 것이다.
잘 알려진 바와 같이, 반도체 소자의 제조 과정은 증착 공정, 식각 공정 및 이온 주입 공정 등의 공정들을 포함한다.
즉, 반도체 소자는 웨이퍼 상에 다결정막, 산화막, 질화막 및 금속막 등과 같은 여러 층의 박막을 증착한 후에 사진 공정, 식각 공정 및 이온 주입 공정 등을 통해 패턴을 형성하는데, 포토리소그래피(Photo-lithography) 공정은 포토마스크를 이용하여 원하는 반도체 소자의 패턴을 웨이퍼 상에 형성시키는 반도체 제조 과정 의 핵심 기술이다.
특히, 반도체 소자의 제조 공정에서 금속층을 형성하기 위해 알루미늄(Al), 텅스텐(W) 등의 금속 물질이 사용되고, 이베포레이션(evaporation), 스퍼터링 등의 방법으로 주입되며, 금속 배선을 형성하기 위한 포토레지스트의 코팅 공정, 현상 공정 등이 수행된다. 이 후에 포토레지스트 패턴에 따른 식각 공정을 통해 금속층을 선택적으로 제거하게 된다. 여기에서, 금속 배선은 라인과 스페이스로 구성되어 있고, 웨이퍼 상에 고립된 패턴, 조밀한 패턴 등이 다양하게 분포된다.
하지만, 종래에 수행되는 포토리소그래피 공정은 ArF, KrF, F2 등의 광원 및 포토레지스트 패턴을 이용하여 수행되는데, 게이트 전극 등을 포함하는 미세 패턴을 구현하는데 있어 광학계 한계 문제, 포토레지스트 폴리머 자체이 해상력 한계 문제 등으로 인해 수 nm 단위의 선폭을 갖는 패턴을 형성하는데 어려움이 있는 실정이다.
따라서, 본 발명은 상기한 종래 기술의 문제점을 해결하기 위한 것으로, 패터닝된 실리콘 기판 상에 열 산화 공정을 이용한 산화막을 형성하여 미세한 선폭의 금속 배선을 형성할 수 있는 반도체 소자의 금속 배선 형성 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위하여 본 발명은, 포토리소그래피 공정을 이용하여 금속 배선을 형성하는 반도체 소자의 금속 배선을 형성하는 방법으로서, 실리콘 기 판을 제 1 포토레지스트 패턴에 따라 제 1 깊이까지 식각하여 패터닝한 후에, 상기 제 1 포토레지스트 패턴을 제거하는 제 1 단계와, 상기 패터닝된 실리콘 기판 상에 제 1 산화막을 형성한 후에 이를 상기 실리콘 기판의 상부가 노출되도록 평탄화하는 제 2 단계와, 상기 노출된 영역의 실리콘 기판을 상기 제 1 깊이까지 식각한 후에 상기 제 1 산화막의 특정 영역을 상기 제 1 깊이까지 식각하여 제 1 산화막 패턴을 형성하는 제 3 단계와, 상기 제 1 산화막 패턴에 따라 상기 실리콘 기판을 제 2 깊이까지 식각하여 패터닝한 후에 상기 제 1 산화막 패턴을 제거하는 제 4 단계와, 상기 제 2 단계 내지 제 4 단계의 패터닝 과정까지 상기 제 2 깊이 및 제 2 산화막에 따라 재수행하여 상기 실리콘 기판 상에 제 2 산화막 패턴을 형성하는 제 5 단계와, 상기 제 2 산화막 패턴이 포함된 상기 실리콘 기판 상에 금속 물질을 증착하는 제 6 단계와, 상기 제 2 산화막 및 제 2 산화막 상부에 증착된 상기 금속 물질을 제거하여 금속 배선을 형성하는 제 7 단계를 포함하는 반도체 소자의 금속 배선 형성 방법을 제공한다.
본 발명의 상기 및 기타 목적과 여러 가지 장점은 이 기술분야에 숙련된 사람들에 의해 첨부된 도면을 참조하여 하기에 기술되는 본 발명의 바람직한 실시 예로부터 더욱 명확하게 될 것이다.
이하 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예에 대하여 상세하게 설명한다.
본 발명의 핵심 기술요지는, 실리콘 기판을 포토레지스트 패턴에 따라 패터닝한 후에 그 상부에 제 1 산화막을 형성하고, 이러한 제 1 산화막 및 실리콘 기판 의 상부를 선택 식각하며, 이에 따라 형성된 제 1 산화막 패턴에 따라 실리콘 기판을 패터닝한 후에 제 1 산화막 패턴을 제거하며, 패터닝된 실리콘 기판 상부에 제 2 산화막을 형성하고, 이러한 제 2 산화막 및 실리콘 기판의 상부를 선택 식각하여, 이에 따라 형성된 제 2 산화막 패턴에 따라 금속 물질을 증착한 후, 이를 제거하여 금속 배선을 형성한다는 것으로, 이러한 기술적 수단을 통해 본 발명에서 목적으로 하는 바를 쉽게 달성할 수 있다.
도 1a 내지 도 1n은 본 발명의 일 실시 예에 따라 산화막을 이용하여 금속 배선을 형성하는 과정을 나타내는 공정 순서도이다.
도 1a를 참조하면, 실리콘 기판(102) 상에 포토레지스트를 도포한 후 특정 패턴을 갖도록 패터닝하여 포토레지스트 패턴(104)을 형성한다.
그리고, 도 1b에 도시한 바와 같이 실리콘 기판(102)의 특정 깊이(이하 '제 1 깊이'라 함)까지 형성된 포토레지스트 패턴(104)에 따라 실리콘 기판(102)을 반응성 이온 식각(RIE) 또는 DRIE(Deep silicon etcher using a RIE)를 통해 선택 식각하여 제 1 실리콘 라인(line, 102a)을 형성한다. 이 후, 애싱 공정을 통해 포토레지스트 패턴을 제거한다.
다음에, 선택 식각된 실리콘 기판(102) 상부 전면에 열산화 공정을 통해 도 1c에 도시한 바와 같이 제 1 산화막(106)을 형성하고, 도 1d에 도시한 바와 같이 실리콘 기판(102)의 제 1 실리콘 라인(102a)이 노출되도록 제 1 산화막(106)을 화학적 기계적 연마(CMP)하여 평탄화한다.
그리고, 도 1e에 도시한 바와 같이 실리콘 기판(102) 상에 형성된 제 1 산화 막(106)을 마스크로 하여 FEP 딥(deep) 방식으로 제 1 실리콘 라인(102a)을 제 1 깊이까지 식각하며, 제 1 산화막(106)이 형성된 영역 중 실리콘 기판(102)이 노출되지 않은 특정 영역을 예를 들어 반응성 이온 식각(RIE) 방식으로 선택 식각하여 그 특정 영역에서 실리콘 기판(102)이 노출되도록 도 1f에 도시한 바와 같이 제 1 산화막 패턴(106a)을 형성한다.
또한, 패터닝된 제 1 산화막(106)에 따라 실리콘 기판(102)을 특정 깊이(이하 '제 2 깊이'라 함)까지 반응성 이온 식각(RIE) 등의 방식으로 선택 식각하여 도 1g에 도시한 바와 같이 제 2 실리콘 라인(102b)을 형성하고, 도 1h에 도시한 바와 같이 그 상부에 형성되어 있는 패터닝된 제 1 산화막(106)을 제거한다. 이 때, 제 2 실리콘 라인(102b)이 포함된 실리콘 기판(102)은 제 1 실리콘 라인(102a)이 포함된 실리콘 기판(102)보다 패턴 밀도가 대략 50% 정도 감소될 수 있다.
다음에, 선택 식각된 실리콘 기판(102) 상부 전면에 열산화 공정을 통해 도 1i에 도시한 바와 같이 제 2 산화막(108)을 형성하고, 도 1j에 도시한 바와 같이 실리콘 기판(102)의 제 1 실리콘 라인(102a)이 노출되도록 제 2 산화막(108)을 화학적 기계적 연마(CMP)하여 평탄화한다.
그리고, 형성된 제 2 산화막(108)에 따라 실리콘 기판(102)의 제 2 실리콘 라인을 제 2 깊이까지 FEP 딥(deep) 등의 방식으로 선택 식각하여 도 1k에 도시한 바와 같이 그 특정 영역(제 2 산화막이 형성되지 않은 영역)에서의 실리콘 기판(102)을 노출시킨다.
그리고, 형성된 제 2 산화막(108)에 따라 실리콘 기판(102)의 제 2 실리콘 라인을 제 2 깊이까지 FEP 딥(deep) 등의 방식으로 선택 식각하여 도 1k에 도시한 바와 같이 그 특정 영역(제 2 산화막이 형성되지 않은 영역)에서의 실리콘 기판(102)을 노출시킨다.
또한, 제 2 산화막(108)이 형성된 영역 중 실리콘 기판(102)이 노출되지 않은 일부 영역(∪자 형상의 홈 내부 영역)을 반응성 이온 식각(RIE) 등의 방식으로 선택 식각하여 도 1l에 도시한 바와 같이 제 2 산화막 패턴(108a)을 형성한다.
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이어서, 도 1m에 도시한 바와 같이 제 2 산화막(108)이 패터닝된 상부 전면에 전자빔(E-Beam) 이베포레이션 등의 방식으로 금속 물질(110)을 증착한 후에, 그 제 2 산화막(108) 및 제 2 산화막(108) 상부에 증착된 금속 물질(110)을 제거하여 도 1n에 도시한 바와 같이 금속 배선(110a)을 형성한다. 이러한 금속 배선(110a)은 제 2 실리콘 라인(102b)이 포함된 실리콘 기판(102)보다 패턴 밀도가 대략 50% 정도 감소되고, 제 1 실리콘 라인(102a)이 포함된 실리콘 기판(102)보다 패턴 밀도가 대략 75% 정도 감소되며, 이에 따라, 금속 배선(110a)의 선폭을 감소시킬 수 있다.
따라서, 실리콘 기판 상에 제 1 실리콘 라인을 형성한 후 그 상부에 제 1 산화막을 형성하고, 제 1 실리콘 라인 및 제 1 산화막에 따라 패터닝하여 제 2 실리콘 라인을 형성하며, 그 상부에 형성된 제 2 산화막 및 제 2 실리콘 라인에 따라 패터닝하여 선폭이 감소한 금속 배선을 형성할 수 있다.
이상의 설명에서는 본 발명의 바람직한 실시 예들을 제시하여 설명하였으나 본 발명이 반드시 이에 한정되는 것은 아니며, 본 발명이 속하는 기술분야에서 통 상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능함을 쉽게 알 수 있을 것이다.
이상 설명한 바와 같이 본 발명은, 포토레지스트 패턴에 따라 금속 물질을 식각하여 금속 배선을 형성하는 종래 방법과는 달리, 실리콘 기판을 포토레지스트 패턴에 따라 패터닝한 후에 그 상부에 제 1 산화막을 형성하고, 이러한 제 1 산화막 및 실리콘 기판의 상부를 선택 식각하며, 이에 따라 형성된 제 1 산화막 패턴에 따라 실리콘 기판을 패터닝한 후에 제 1 산화막 패턴을 제거하며, 패터닝된 실리콘 기판 상부에 제 2 산화막을 형성하고, 이러한 제 2 산화막 및 실리콘 기판의 상부를 선택 식각하여, 이에 따라 형성된 제 2 산화막 패턴에 따라 금속 물질을 증착한 후, 이를 제거하여 금속 배선을 형성함으로써, 반도체 소자의 형성 과정에서 패터닝된 산화막에 따라 미세 선폭의 금속 배선을 형성할 수 있다.
Claims (4)
- 포토리소그래피 공정을 이용하여 금속 배선을 형성하는 반도체 소자의 금속 배선을 형성하는 방법으로서,실리콘 기판을 제 1 포토레지스트 패턴에 따라 제 1 깊이까지 식각하여 패터닝한 후에, 상기 제 1 포토레지스트 패턴을 제거하는 제 1 단계와,상기 패터닝된 실리콘 기판 상에 제 1 산화막을 형성한 후에 이를 상기 실리콘 기판의 상부가 노출되도록 평탄화하는 제 2 단계와,상기 노출된 영역의 실리콘 기판을 상기 제 1 깊이까지 식각한 후에 상기 제 1 산화막의 특정 영역을 상기 제 1 깊이까지 식각하여 제 1 산화막 패턴을 형성하는 제 3 단계와,상기 제 1 산화막 패턴에 따라 상기 실리콘 기판을 제 2 깊이까지 식각하여 패터닝한 후에 상기 제 1 산화막 패턴을 제거하는 제 4 단계와,상기 제 2 단계 내지 제 4 단계의 패터닝 과정까지 상기 제 2 깊이 및 제 2 산화막에 따라 재수행하여 상기 실리콘 기판 상에 제 2 산화막 패턴을 형성하는 제 5 단계와,상기 제 2 산화막 패턴이 포함된 상기 실리콘 기판 상에 금속 물질을 증착하는 제 6 단계와,상기 제 2 산화막 및 제 2 산화막 상부에 증착된 상기 금속 물질을 제거하여 금속 배선을 형성하는 제 7 단계를 포함하는 반도체 소자의 금속 배선 형성 방법.
- 제 1 항에 있어서,상기 제 1 산화막 또는 제 2 산화막은, 열산화 공정을 이용하여 형성되는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
- 제 1 항에 있어서,상기 제 3 단계에서 상기 실리콘 기판의 식각은, FEP 딥(deep) 방식으로 수행되는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
- 제 1 항에 있어서,상기 제 5 단계에서 상기 제 3 단계를 재수행할 때, 상기 제 2 산화막에 따라 상기 실리콘 기판의 특정 영역을 상기 제 2 깊이까지 식각하여 노출시킨 후에, 상기 실리콘 기판의 노출 영역 이외의 상기 제 2 산화막의 일부 영역을 상기 제 2 깊이까지 식각하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
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