KR100807074B1 - 반도체 소자의 제조 방법 - Google Patents
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Abstract
본 발명은 반도체기판 상부에 패드산화막 및 제 1 절연막을 순차적으로 형성하는 단계; 상기 제 1 절연막이 소정의 폭을 갖도록 식각하여 반도체 기판의 소정영역을 노출시키는 단계; 전체구조상부에 제 2 절연막을 형성한 후, 제 1 전면식각 공정을 실시하여 상기 제 1 절연막 측벽에 제 2 절연막을 잔류시키는 단계; 상기 제 1 절연막 및 제 2 절연막을 마스크로, 노출된 반도체 기판을 식각하여 제 1 깊이의 제 1 트랜치를 형성하는 단계; 상기 제 1 절연막을 제거하여 반도체 기판을 노출시키는 단계; 상기 잔류된 제 2 절연막을 마스크로 제 2 전면식각 공정을 실시하여 상기 제 1 트렌치가 제 2 깊이가 되도록 하고, 상기 반도체 기판의 소정 영역에 제 1 트렌치 보다 얕은 깊이의 제 2 트렌치를 형성하는 단계; 및 상기 잔류된 제 2 절연막을 제거하는 단계를 포함하는 반도체 소자의 제조 방법을 개시한다.
에스오지(Silicon On Glass ;SOG), 고밀도 플라즈마(High Density Plasma ;HDP), 어닐공정, 챔버
Description
도 1a 내지 도 1e는 본 발명의 실시예에 따른 반도체 소자의 제조 공정을 나타낸 단면도 이다.
< 도면의 주요 부분에 대한 부호의 설명 >
100 : 반도체 기판 102 : 패드 산화막
104 : 제 1 절연막 106 : 포토 마스크
108 : 제 2 절연막 108a : 일부 제 2 절연막
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 단한번의 마스크 공정으로 깊이가 서로 다르거나 같은 소자분리막(Differential Shallow Trench Isolation)을 형성함으로써, 후속공정시 각 층의 중첩도(OverLayer)를 정밀하게 제어할 수 있는 반도체 소자의 제조 방법에 관한 것이다.
일반적인 반도체의 소자분리막 형성 공정에서는 셀(Cell) 영역과 주변회로 영역의 단차가 동일하게 적용되어 왔으나, 플래시 메모리 디바이스에서는 반도체의 특성을 향상시키기 위해 셀 영역과 주변회로 영역의 단차가 각기 다른 소자분리막 형성 공정이 요구되며, 이는 포토마스크 공정과 식각 공정의 비중이 높아지는 문제점이 있다.
통상적으로, 깊이가 서로 다른 소자분리막 형성을 위해서는 반도체기판 상부에 패드산화막 및 질화막을 순차적으로 형성한 후, 질화막 상부에 제 1 하드 마스크를 형성한다. 상기 제 1 하드 마스크 상부에 감광막을 도포한 후 노광 및 현상하여 제 1 감광막 패턴을 형성한다.
제 1 감광막 패턴에 의해 노출된 질화막, 패드 산화막 및 반도체기판의 일부를 식각하여 제 1 깊이의 소자분리막을 형성한 후, 제 1 감광막 패턴을 제거한다.
다음, 제 2 하드 마스크를 제거되지 않고 남아있는 질화막 상부에 형성한 후, 제 2 하드 마스크 상부에 제 2 감광막을 도포한 다음 노광 및 현상하여 제 2 감광막 패턴을 형성한다.
제 2 감광막 패턴에 의해 노출된 질화막, 패드 산화막 및 반도체기판의 일부를 식각하여 제 2 깊이의 소자분리막을 형성한 후, 제 2 감광막 패턴을 제거한다.
즉, 깊이가 서로 다른 소자분리막 형성을 위해서는 두 번의 마스크 공정이 필요하게 되어 공정의 난이도가 높아지며, 공정 진행 원가도 많이 들게되는 문제점이 있다.
본 발명은 단한번의 마스크 공정으로, 깊이가 서로 다르거나 같은 소자분리막(Differential Shallow Trench Isolation)을 형성함으로써, 후속공정시 각 층(Layer)의 중첩도(OverLayer)를 정밀하게 제어할 수 있어, 미세패턴의 형성에 용이 하고 공정 난이도를 감소시키며 공정 진행 원가 절감 등의 부대 이익을 얻을 수 있는 반도체 소자의 제조 방법을 제공함에 그 목적이 있다.
본 발명의 실시예에 따른 반도체 소자의 제조방법은, 반도체기판 상부에 패드산화막 및 제 1 절연막을 순차적으로 형성하는 단계, 제 1 절연막이 소정의 폭을 갖도록 식각하여 반도체 기판의 소정영역을 노출시키는 단계, 전체구조상부에 제 2 절연막을 형성한 후, 제 1 전면식각 공정을 실시하여 제 1 절연막 측벽에 제 2 절연막의 일부를 잔류시키는 단계, 제 1 절연막 및 제 2 절연막의 일부를 마스크로 하고, 노출된 반도체 기판을 식각하여 제 1 깊이의 제 1 트랜치를 형성하는 단계, 제 1 절연막을 제거하여 반도체 기판을 노출시키는 단계, 제 2 절연막의 일부를 마스크로 제 2 전면식각 공정을 실시하여 제 1 트렌치가 제 2 깊이가 되도록 하고, 반도체 기판의 소정 영역에 제 1 트렌치 보다 얕은 깊이의 제 2 트렌치를 형성하는 단계, 잔류된 제 2 절연막의 일부를 제거하는 단계를 포함한다.
상기 제 1 절연막은 나이트라이드로 형성하며, 상기 제 2 절연막을 산화막 또는 아모포스카본으로 형성하는 것을 특징으로 한다.
상기 제 1 절연막은 100 내지 8000 Å 의 두께로 형성하는 것을 특징으로 한다. 상기 제 1 절연막 폭은 상기 제 2 트랜치의 폭이 되도록 한다.
상기 제 1 트렌치의 폭이 확보되도록 상기 제 2 절연막의 증착 두께를 조절하고, 상기 제 1 전면식각 공정을 진행한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명하기로 한다.
도 1a 내지 도 1e는 본 발명의 실시예에 따른 반도체 소자의 제조 공정을 나타낸 단면도 이다.
도 1a를 참조하면, 반도체기판(100) 상부에 소정두께를 갖는 패드산화막(PAD Oxide)(102)을 성장시킨 후, 상기 패드 산화막(102)의 상부에 제 1 절연막(104)을 형성한다.
이때, 제 1 절연막은 나이트라이드(Nitride)로 형성하여, 100 내지 8000 Å 정도로 두텁게 형성한다.
제 1 절연막(104) 상부에 마스크 공정(Non-Critical Mask)을 실시하기 위한 포토 마스크(106)를 형성하고, 포토 마스크(106)에 의해 노출된 제 1 절연막(104) 및 패드 산화막(102)을 광원으로 식각한다. 광원은 KrF 를 포함하여 일반적인 반도체 물질의 노광에 사용되는 광원을 이용하여 실시한다.
이때, 식각되지 않고 남아있는 패드 산화막(102) 및 제 1 절연막(104)의 적층구조 간의 간격은 일정하되 조밀하지 않으며, 제 1 절연막(104) 폭은 후공정에서 제 2 트랜치의 폭이 된다.
도 1b는 도 1a의 다음 공정을 진행한 반도체 소자의 단면도 이다. 도 1b를 참조하면, 전체구조상부에 아모포스카본(a-C)을 증착하면 요철형태의 제 2 절연막(108)이 형성된다. 상기 제 2 절연막(108)의 폭은 후공정에서 제 1 트랜치의 폭이 되며, 제 2 절연막(108)의 증착두께를 조절하여 상기 제 1 트랜치 폭을 조절할 수 있다.
본 발명에서는 일실시예로 제 1 절연막(104)의 물질을 나이트라이드, 제 2 절연막(106)의 물질을 산화막 또는 아모포스카본으로 설명하고 있을 뿐, 상기 제 1 절연막(104)과 제 2 절연막(106)의 구성물질은 서로 바뀔 수 있다.
도 1c는 도 1b의 다음 공정을 진행한 반도체 소자의 단면도 이다. 도 1c를 참조하면, 제 1 절연막(104)을 식각타겟으로 제 1 전면식각공정을 실시한다. 그로인해, 제 1 절연막(104)의 상부가 노출되는 동시에 제 1 절연막(104) 및 패드산화막(102) 적층구조 사이의 반도체 기판(100)이 노출되어, 일부 제 2 절연막(108a)이 남게 된다.
다음, 상기 반도체 기판(100)이 노출된 영역에 다시 식각공정을 실시하여 A' 깊이의 제 1 트랜치를 형성한다.
도 1d는 도 1c의 다음 공정을 진행한 반도체 소자의 단면도 이다. 도 1d를 참조하면, 식각되지 않고 남아있는 제 1 절연막(104) 및 패드 산화막(102) 적층구조를 제거한 후, 일부 제 2 절연막(108a)을 베리어(Barrier)로 제 2 전면식각 공정을 실시한다.
따라서, A' 깊이의 제 1 트랜치는 더욱 식각되어 A 깊이로 식각되는 동시에 B 깊이의 제 2 트랜치가 형성되어, 단한번의 마스크 공정으로, 깊이가 서로 다른 소자분리막(Differential Shallow Trench Isolation)을 형성할 수 있게 된다.
도 1e는 도 1d의 다음 공정을 진행한 반도체 소자의 단면도 이다. 도 1e를 참조하면, 제 2 전면식각 공정시 베리어로 사용된 일부 제 2 절연막(108a)을 제거한다.
본 발명은 도면에 도시된 실시 예를 참고로 설명되었으나, 이는 예시적인 것에 불과하며, 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다.
따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
본 발명은 단한번의 마스크 공정으로, 깊이가 서로 다르거나 같은 소자분리막(Differential Shallow Trench Isolation)을 형성함으로써, 후속공정시 각 층(Layer)의 중첩도(OverLayer)를 정밀하게 제어할 수 있어, 미세패턴의 형성에 용이하고 공정 난이도를 감소시키며 공정 진행 원가 절감 등의 부대 이익을 얻을 수 있다.
Claims (5)
- 반도체기판 상부에 패드산화막 및 제 1 절연막을 순차적으로 형성하는 단계;상기 제 1 절연막이 소정의 폭을 갖도록 식각하여 반도체 기판의 소정영역을 노출시키는 단계;전체구조상부에 제 2 절연막을 형성한 후, 제 1 전면식각 공정을 실시하여 상기 제 1 절연막 측벽에 상기 제 2 절연막의 일부를 잔류시키는 단계;상기 제 1 절연막 및 제 2 절연막의 일부를 마스크로 하고, 노출된 반도체 기판을 식각하여 제 1 깊이의 제 1 트랜치를 형성하는 단계;상기 제 1 절연막을 제거하여 반도체 기판을 노출시키는 단계;상기 제 2 절연막의 일부를 마스크로 제 2 전면식각 공정을 실시하여 상기 제 1 트렌치가 제 2 깊이가 되도록 하고, 상기 반도체 기판의 소정 영역에 제 1 트렌치 보다 얕은 깊이의 제 2 트렌치를 형성하는 단계; 및상기 잔류된 제 2 절연막의 일부를 제거하는 단계;를 포함하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 제 1 절연막은 나이트라이드로 형성하며, 상기 제 2 절연막을 산화막 또는 아모포스카본으로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 제 1 절연막은 100 내지 8000 Å 의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 제 1 절연막 폭은 상기 제 2 트랜치의 폭이 되도록 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 제 1 트렌치의 폭이 확보되도록 상기 제 2 절연막의 증착 두께를 조절하고, 상기 제 1 전면식각 공정을 진행하는 것을 특징으로 하는 반도체 소자의 제조 방법.
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