KR20070023170A - 반도체 소자의 트렌치 형성방법 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 76
- 239000004065 semiconductor Substances 0.000 title claims abstract description 50
- 238000005530 etching Methods 0.000 claims abstract description 44
- 125000006850 spacer group Chemical group 0.000 claims abstract description 38
- 238000005468 ion implantation Methods 0.000 claims abstract description 37
- 239000000758 substrate Substances 0.000 claims abstract description 31
- 238000001312 dry etching Methods 0.000 claims abstract description 10
- 150000004767 nitrides Chemical class 0.000 claims description 6
- 230000015572 biosynthetic process Effects 0.000 claims description 5
- 125000005843 halogen group Chemical group 0.000 claims description 5
- 229910052731 fluorine Inorganic materials 0.000 claims description 4
- 230000000737 periodic effect Effects 0.000 claims description 4
- 238000001039 wet etching Methods 0.000 claims description 4
- 229910052794 bromium Inorganic materials 0.000 claims description 3
- 229910052801 chlorine Inorganic materials 0.000 claims description 3
- 229910052740 iodine Inorganic materials 0.000 claims description 3
- 230000000694 effects Effects 0.000 abstract description 9
- 239000007789 gas Substances 0.000 description 14
- 230000007547 defect Effects 0.000 description 6
- 238000002955 isolation Methods 0.000 description 5
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 239000000654 additive Substances 0.000 description 3
- 230000000996 additive effect Effects 0.000 description 3
- 229910000042 hydrogen bromide Inorganic materials 0.000 description 3
- 239000008239 natural water Substances 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 230000010354 integration Effects 0.000 description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 2
- PXGOKWXKJXAPGV-UHFFFAOYSA-N Fluorine Chemical compound FF PXGOKWXKJXAPGV-UHFFFAOYSA-N 0.000 description 1
- 239000006227 byproduct Substances 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 239000011737 fluorine Substances 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/26—Bombardment with radiation
- H01L21/263—Bombardment with radiation with high-energy radiation
- H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
- H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
- H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
- H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
- H01L21/3083—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
- H01L21/3086—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
- H01L21/76237—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials introducing impurities in trench side or bottom walls, e.g. for forming channel stoppers or alter isolation behavior
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- Power Engineering (AREA)
- High Energy & Nuclear Physics (AREA)
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Abstract
본 발명은 반도체 소자의 트렌치 형성방법에 관한 것으로서, 트렌치 건식 식각시 발생하는 마이크로 트렌치(micro trench)를 억제하고, 동시에 패턴 사이즈별로 발생하는 마이크로 로딩 효과(micro loading effect)를 제어할 수 있는 효과가 있다.
이를 위한 본 발명에 의한 반도체 소자의 트렌치 형성방법은, 반도체 기판 상에, 측벽에 스페이서가 형성된 패드 패턴을 형성하는 단계; 상기 스페이서를 포함한 상기 패드 패턴을 이온주입 마스크로 이용하여 상기 반도체 기판에 이온주입 공정을 수행하여 상기 반도체 기판 내에 이온주입층을 형성하는 단계; 상기 스페이서의 폭이 감소되도록 식각 공정을 수행하는 단계; 및 상기 폭이 감소된 스페이서를 포함한 상기 패드 패턴을 식각 마스크로 이용하여 상기 이온주입층이 형성된 반도체 기판을 식각하여 트렌치를 형성하는 단계를 포함한다.
트렌치, 스페이서, 이온주입
Description
도 1a 내지 도 1e는 본 발명의 실시예에 따른 반도체 소자의 트렌치 형성방법을 설명하기 위한 공정별 단면도.
< 도면의 주요 부분에 대한 부호의 설명 >
101: 반도체 기판 102: 제 1 패드막
103: 제 2 패드막 104: 캡핑층
105: 감광막 패턴 106: 스페이서
107: 이온주입 공정 108: 이온주입층
109: 트렌치
본 발명은 반도체 소자의 트렌치 형성방법에 관한 것으로서, 특히 트렌치를 형성하기 위한 식각 공정에서 발생되는 마이크로 트렌치 및 마이크로 로딩 효과를 제어할 수 있는 반도체 소자의 트렌치 형성방법에 관한 것이다.
현재의 반도체 제조 기술은 고집적화와 고성능화를 요구한다. 따라서, MOSFET(Metal Oxide Semiconductor Field Effect Transistor)의 게이트 선폭 축소기술과 더불어 소자의 격리 기술이 반도체 소자의 고집적화에 가장 밀접하게 연관되어 있고, 이를 향상시키기 위해 각 분야에서 많은 노력을 기울이고 있다.
이에 부응하기 위해 소자 격리 기술에서는 주로 R-LOCOS(Recessed LOCal Oxidation of Silicon) 기술로 어느 정도 효과를 나타내었으나, 0.25 ㎛ 이하급부터는 거의 모든 소자에 트렌치 형성 기술을 이용하고 있다.
그러나, 현재의 트렌치 형성기술을 이용한 소자 격리는 실리콘 기판을 건식 식각할 때, 트렌치 패턴의 가장자리에서 마이크로 트렌치(micro trench)가 예기치 않게 자주 발생되고, 이러한 마이크로 트렌치 주변의 격자 결함에 의한 응력장으로 인하여 소자에 전압을 인가하고 전류를 흘릴 경우, 누설전류(leakage current) 등이 발생됨으로 인해 소자의 신뢰성에 치명적인 손상을 준다는 문제점이 있다.
또한, 실리콘 기판 상에 30 내지 200 Å 두께의 패드 산화막과 500 내지 2,000 Å 두께의 패드 질화막을 증착한 후, 5,000 내지 12,000 Å 두께의 감광막을 코팅하여 트렌치 건식 식각을 진행할 때, 마이크로 로딩 효과(micro loading effect)에 의해 패턴의 밀도에 따른 트렌치 식각 속도의 차이가 유발되고, 이로 인하여 트렌치 패턴이 조밀하게 형성된 지역과 조밀하지 않고 넓게 형성된 지역 간에 있어서 트렌치 깊이가 달라지게 된다. 예컨대, 트렌치 깊이가 2,000 Å일 경우, 식각 장치의 성능 및 상태에 따라 식각 깊이가 1,700 내지 2,300 Å 정도로 변동을 일으킬 수 있으며, 이러한 현상은 웨이퍼 부위별 또는 웨이퍼별로 소자 분리 특성의 차이를 유발하는 원인이 될 수 있다.
여기서, 상기 트렌치 깊이의 차이는 식각 공정시 생성되는 식각 부산물이 빠져 나가야 할 높이가 너무 높고, 이온과 래디칼(radical)이 식각 표면까지 이르는데 방해를 받기 때문에 발생하는 것이며, 이는 패턴이 조밀한 부분과 넓은 부분 간의 식각 속도의 차이를 유발하는 주된 원인이 되고 있다. 이러한 패턴간의 식각 속도 차이로 인한 트렌치 깊이의 차이는, 향후의 0.13 ㎛ 이하급의 고성능 반도체 소자일 경우에는 그 영향이 매우 심각하게 되고, 결국 패턴이 조밀한 부분과 넓은 부분의 펀치 스루(punch through), 문턱전압(threshold voltage), 채널 전압(channel voltage) 등 소자 분리시의 산화막의 전기적인 특성에 차이를 가져오게 된다.
따라서, 본 발명은 상기 문제점을 해결하기 위하여 이루어진 것으로, 본 발명의 목적은, 트렌치를 형성하기 위한 식각 공정에서 발생되는 마이크로 트렌치 및 마이크로 로딩 효과를 제어하여, 소자의 신뢰성을 향상시킬 수 있는 반도체 소자의 트렌치 형성방법을 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명에 의한 반도체 소자의 트렌치 형성방법 은,
반도체 기판 상에, 측벽에 스페이서가 형성된 패드 패턴을 형성하는 단계;
상기 스페이서를 포함한 상기 패드 패턴을 이온주입 마스크로 이용하여 상기 반도체 기판에 이온주입 공정을 수행하여 상기 반도체 기판 내에 이온주입층을 형성하는 단계;
상기 스페이서의 폭이 감소되도록 식각 공정을 수행하는 단계; 및
상기 폭이 감소된 스페이서를 포함한 상기 패드 패턴을 식각 마스크로 이용하여 상기 이온주입층이 형성된 반도체 기판을 식각하여 트렌치를 형성하는 단계를 포함한다.
여기서, 상기 이온주입 공정은, 주기율표상 할로겐족의 원소를 이용하여 수행하는 것을 특징으로 한다.
그리고, 상기 할로겐족의 원소는 F, Cl, Br 및 I로 구성된 군으로부터 선택되는 어느 하나인 것을 특징으로 한다.
또한, 상기 이온주입 공정은, 1E10 내지 1E18 범위의 도즈량과 3 내지 60 KeV 범위의 에너지로 수행하는 것을 특징으로 한다.
또한, 상기 이온주입층은, 상기 반도체 기판 내에서 1,000 내지 4,000 Å의 비정거리로 분포되는 것을 특징으로 한다.
또한, 상기 측벽에 스페이서가 형성된 패드 패턴을 형성하는 단계는,
반도체 기판 상에 제 1 패드막 및 제 2 패드막을 차례로 형성하는 단계;
상기 제 1 및 제 2 패드막을 선택적으로 식각하여 상기 반도체 기판의 일부 분을 노출시키는 패드 패턴을 형성하는 단계;
상기 패드 패턴을 포함한 전체 구조 상에 절연막을 형성하는 단계; 및
상기 절연막을 식각하여 상기 패드 패턴의 측벽에 스페이서를 형성하는 단계;를 포함한다.
또한, 상기 제 1 패드막은 산화막으로 형성하는 것을 특징으로 한다.
또한, 상기 제 2 패드막은, 질화막 또는 질산화막으로 형성하는 것을 특징으로 한다.
또한, 상기 제 2 패드막을 형성한 다음,
상기 제 2 패드막 상에 캡핑층을 형성하는 단계를 더 포함하는 것을 특징으로 한다.
또한, 상기 측벽에 스페이서가 형성된 패드 패턴을 형성하는 단계는,
반도체 기판 상에 제 1 패드막 및 제 2 패드막을 차례로 형성하는 단계;
상기 제 2 패드막의 일부분을 선택적으로 식각하여 패드 패턴을 형성하는 단계;
상기 패드 패턴을 포함한 전체 구조 상에 절연막을 형성하는 단계; 및
상기 절연막 및 상기 제 1 패드막을 식각하여 상기 패드 패턴의 측벽에 스페이서를 형성하는 단계;를 포함하는 것을 특징으로 한다.
또한, 상기 절연막 및 상기 제 1 패드막의 식각 공정에서, 상기 제 1 패드막이 일정 두께로 잔류되도록 하여 이온주입 버퍼막으로 이용하는 것을 특징으로 한다.
또한, 상기 스페이서는 50 내지 1,000 Å의 두께로 형성되는 것을 특징으로 한다.
또한, 상기 스페이서의 폭이 감소되도록 식각 공정을 수행하는 단계에서,
상기 스페이서의 폭이 50 내지 950 Å만큼 감소되도록 하는 것을 특징으로 한다.
또한, 상기 스페이서의 폭이 감소되도록 식각 공정을 수행하는 단계는,
습식 또는 건식 식각 공정으로 수행하는 것을 특징으로 한다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하기로 한다.
도 1a 내지 도 1e는 본 발명의 실시예에 따른 반도체 소자의 트렌치 형성방법을 설명하기 위한 공정별 단면도이다.
도 1a에 도시한 바와 같이, 반도체 기판(101) 상에 제 1 패드막(102), 제 2 패드막(103) 및 캡핑층(104)을 차례로 형성한다. 상기 제 1 패드막(102)은 산화막을 이용하여 30 내지 500 Å의 두께로 형성하고, 상기 제 2 패드막(103)은 질화막 또는 질산화막을 이용하여 500 내지 3,000 Å의 두께로 형성하는 것이 바람직하다. 또한, 캡핑층(104)은 산화막을 이용하여 300 내지 2,000 Å의 두께로 형성하는 것이 바람직하다. 다음으로, 상기 캡핑층(104) 상에 감광막(도시안함)을 도포한 후, 포토 마스크(photo mask)를 이용한 노광 및 현상공정을 수행하여 감광막 패턴(105)을 형성한다.
그런 다음, 도 1b에 도시한 바와 같이, 상기 감광막 패턴(105)을 식각 마스크로 이용하여 상기 캡핑층(104), 제 2 패드막(103) 및 제 1 패드막(102)을 건식 식각하여 상기 반도체 기판(101)의 일부분을 노출시키는 패드 패턴(도시안함)을 형성한다. 여기서, 상기 제 2 패드막(103) 및 제 1 패드막(102)을 모두 건식 식각하지 않고, 상기 제 2 패드막(103)만을 건식 식각할 수도 있으며, 이때 잔류되는 상기 제 1 패드막(102)은, 후속의 스페이서 형성 공정 시에 식각되거나, 일정 두께로 잔류되어 후속의 이온주입 공정에서 이온주입 버퍼막으로 이용될 수 있다. 상기 건식 식각 공정에서는 CxHyFz(x,y,z는 0 또는 자연수) 가스가 주 식각가스로 이용되고, SF6, Cl2, N2, O2, HBr, Ar 및 He 중 어느 하나의 가스가 첨가 가스로 이용된다.
그 다음에, 상기 감광막 패턴(105)을 스트립(strip) 공정으로 제거한다. 이어서, 상기 패드 패턴을 포함한 전체 구조 상에 스페이서 형성용 절연막(도시안함)을 형성한 다음, 상기 절연막을 식각하여 패드 패턴의 측벽에 스페이서(106)를 형성한다. 상기 스페이서(106)는 50 내지 1,000 Å의 두께로 형성되는 것이 바람직하다. 한편, 상기 절연막의 식각 공정에서는 상술한 바와 같은 CxHyFz(x,y,z는 0 또는 자연수) 가스가 주 식각가스로 이용되고, SF6, Cl2, N2, O2, HBr, Ar 및 He 중 어느 하나의 가스가 첨가 가스로 이용될 수 있다.
다음으로, 도 1c에 도시한 바와 같이, 상기 스페이서(106)를 포함한 상기 패드 패턴을 이온주입 마스크로 이용하여 상기 반도체 기판(101)에 이온주입 공정 (107)을 수행하고, 이를 통해 상기 반도체 기판(101) 내에 이온주입층(108)을 형성한다. 상기 이온주입 공정(107)은 F, Cl, Br 및 I 등과 같은 주기율표상 할로겐족의 원소를 이용하여 수행한다. 또한, 상기 이온주입 공정(107)은, 1E10 내지 1E18 범위의 도즈량(dose)과 3 내지 60 KeV 범위의 에너지로 수행하며, 상기 이온주입층(108)이 반도체 기판(101) 내에서 1,000 내지 4,000 Å의 비정거리로 분포되도록 한다. 이와 같이 상기 이온주입 공정(107)을 통해 후속적으로 형성되는 트렌치 중앙 부분에 이온주입층(108)을 형성함으로써, 이온주입층(108)이 형성된 기판(101) 부분에 격자 결함을 유발하여, 트렌치 식각 시에 그 중앙 부분의 식각 속도를 높일 수 있게 된다.
그런 다음, 도 1d에 도시한 바와 같이, 상기 스페이서(106)의 폭이 50 내지 950 Å만큼 감소되도록 식각 공정을 수행한다. 상기 식각 공정은 선폭을 넓혀주기 위해 수행되는 것이며, 습식 또는 건식 식각 공정으로 수행될 수 있다. 이때 상기 스페이서(106)의 식각 공정이 습식 식각 공정으로 수행될 경우, HF 또는 BOE(buffered oxide etchant)와 같은 불소를 포함한 습식 용액이 이용되고, 건식 식각 공정으로 수행될 경우에는, 상술한 바와 같은 CxHyFz(x,y,z는 0 또는 자연수) 가스가 주 식각가스로 이용되고, SF6, Cl2, N2, O2, HBr, Ar 및 He 중 어느 하나의 가스가 첨가가스로 이용될 수 있다.
그 다음에, 도 1e에 도시한 바와 같이, 상기 폭이 감소된 스페이서(106)를 포함한 상기 패드 패턴을 식각 마스크로 이용하여 상기 이온주입층(108)이 형성된 반도체 기판(101)을 식각하여 트렌치(109)를 형성한다. 여기서, 상기 트렌치(109)의 식각은, Cl2, BCl3 및 SF6 등 주기율표상 래디칼족의 원소가 포함된 가스를 주 식각가스로 이용하고, Ar, O2, N2 및 He 등의 가스를 첨가 가스로 이용하는 건식 식각 공정으로 수행한다. 이때, 상기에서 설명한 바와 같이, 상기 이온주입 공정(107)을 통해 상기 트렌치(109)의 중앙 부분에 격자 결함을 유발함으로써, 격자 결함이 유발되지 않은 트렌치(109) 가장자리 부분에 비해 트렌치(109) 중앙 부분에서의 식각 속도를 높일 수 있다. 따라서, 트렌치(109) 패턴의 가장자리에서 발생되는 마이크로 트렌치를 억제하며, 동시에 트렌치(109) 패턴 사이즈별로 발생되는 마이크로 로딩효과도 제어할 수 있다.
이상의 본 발명은 상기에 기술된 실시예들에 의해 한정되지 않고, 당업자들에 의해 다양한 변형 및 변경을 가져올 수 있으며, 이는 첨부된 특허청구범위에서 정의되는 본 발명의 취지와 범위에 포함되는 것으로 보아야 할 것이다.
앞에서 설명한 바와 같이, 본 발명에 따른 반도체 소자의 트렌치 형성방법에 의하면, 이온주입 공정을 수행하여 트렌치가 형성될 기판의 중앙 부분에 격자 결함을 유발함으로써, 후속의 트렌치 형성 공정시 상기 트렌치 중앙 부분에서의 식각 속도를 증가시켜, 트렌치 패턴의 가장자리에서 발생되는 마이크로 트렌치를 억제할 수 있다. 따라서, 마이크로 트렌치 주변의 격자 결함으로 인한 누설전류 등의 발생을 방지할 수 있다.
또한, 본 발명은 트렌치 패턴 사이즈별로 발생되는 마이크로 로딩효과를 억제하여, 패턴 밀도에 무관하게 트렌치의 깊이를 균일하게 함으로써, 웨이퍼 부위별 또는 웨이퍼별로 소자 분리 특성의 차이가 나타나는 것을 막을 수 있다. 결국, 본 발명은 소자의 신뢰성을 향상시킬 수 있다.
Claims (14)
- 반도체 기판 상에, 측벽에 스페이서가 형성된 패드 패턴을 형성하는 단계;상기 스페이서를 포함한 상기 패드 패턴을 이온주입 마스크로 이용하여 상기 반도체 기판에 이온주입 공정을 수행하여 상기 반도체 기판 내에 이온주입층을 형성하는 단계;상기 스페이서의 폭이 감소되도록 식각 공정을 수행하는 단계; 및상기 폭이 감소된 스페이서를 포함한 상기 패드 패턴을 식각 마스크로 이용하여 상기 이온주입층이 형성된 반도체 기판을 식각하여 트렌치를 형성하는 단계를 포함하는 반도체 소자의 트렌치 형성방법.
- 제 1 항에 있어서,상기 이온주입 공정은, 주기율표상 할로겐족의 원소를 이용하여 수행하는 것을 특징으로 하는 반도체 소자의 트렌치 형성방법.
- 제 2 항에 있어서,상기 할로겐족의 원소는 F, Cl, Br 및 I로 구성된 군으로부터 선택되는 어느 하나인 것을 특징으로 하는 반도체 소자의 트렌치 형성방법.
- 제 1 항에 있어서,상기 이온주입 공정은, 1E10 내지 1E18 범위의 도즈량과 3 내지 60 KeV 범위의 에너지로 수행하는 것을 특징으로 하는 반도체 소자의 트렌치 형성방법.
- 제 1 항에 있어서,상기 이온주입층은, 상기 반도체 기판 내에서 1,000 내지 4,000 Å의 비정거리로 분포되는 것을 특징으로 하는 반도체 소자의 트렌치 형성방법.
- 제 1 항에 있어서,상기 측벽에 스페이서가 형성된 패드 패턴을 형성하는 단계는,반도체 기판 상에 제 1 패드막 및 제 2 패드막을 차례로 형성하는 단계;상기 제 1 및 제 2 패드막을 선택적으로 식각하여 상기 반도체 기판의 일부분을 노출시키는 패드 패턴을 형성하는 단계;상기 패드 패턴을 포함한 전체 구조 상에 절연막을 형성하는 단계; 및상기 절연막을 식각하여 상기 패드 패턴의 측벽에 스페이서를 형성하는 단계;를 포함하는 것을 특징으로 하는 반도체 소자의 트렌치 형성방법.
- 제 6 항에 있어서,상기 제 1 패드막은 산화막으로 형성하는 것을 특징으로 하는 반도체 소자의 트렌치 형성방법
- 제 6 항에 있어서,상기 제 2 패드막은, 질화막 또는 질산화막으로 형성하는 것을 특징으로 하는 반도체 소자의 트렌치 형성방법.
- 제 6 항에 있어서,상기 제 2 패드막을 형성한 다음,상기 제 2 패드막 상에 캡핑층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 트렌치 형성방법.
- 제 1 항에 있어서,상기 측벽에 스페이서가 형성된 패드 패턴을 형성하는 단계는,반도체 기판 상에 제 1 패드막 및 제 2 패드막을 차례로 형성하는 단계;상기 제 2 패드막의 일부분을 선택적으로 식각하여 패드 패턴을 형성하는 단계;상기 패드 패턴을 포함한 전체 구조 상에 절연막을 형성하는 단계; 및상기 절연막 및 상기 제 1 패드막을 식각하여 상기 패드 패턴의 측벽에 스페이서를 형성하는 단계;를 포함하는 것을 특징으로 하는 반도체 소자의 트렌치 형성방법.
- 제 10 항에 있어서,상기 절연막 및 상기 제 1 패드막의 식각 공정에서, 상기 제 1 패드막이 일정 두께로 잔류되도록 하여 이온주입 버퍼막으로 이용하는 것을 특징으로 하는 반도체 소자의 트렌치 형성방법.
- 제 1 항에 있어서,상기 스페이서는 50 내지 1,000 Å의 두께로 형성되는 것을 특징으로 하는 반도체 소자의 트렌치 형성방법.
- 제 1 항에 있어서,상기 스페이서의 폭이 감소되도록 식각 공정을 수행하는 단계에서,상기 스페이서의 폭이 50 내지 950 Å만큼 감소되도록 하는 것을 특징으로 하는 반도체 소자의 트렌치 형성방법.
- 제 1 항에 있어서,상기 스페이서의 폭이 감소되도록 식각 공정을 수행하는 단계는,습식 또는 건식 식각 공정으로 수행하는 것을 특징으로 하는 반도체 소자의 트렌치 형성방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020050077468A KR20070023170A (ko) | 2005-08-23 | 2005-08-23 | 반도체 소자의 트렌치 형성방법 |
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| KR1020050077468A KR20070023170A (ko) | 2005-08-23 | 2005-08-23 | 반도체 소자의 트렌치 형성방법 |
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|---|---|
| KR20070023170A true KR20070023170A (ko) | 2007-02-28 |
Family
ID=43654626
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| KR1020050077468A KR20070023170A (ko) | 2005-08-23 | 2005-08-23 | 반도체 소자의 트렌치 형성방법 |
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| KR (1) | KR20070023170A (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100854928B1 (ko) * | 2007-06-22 | 2008-08-27 | 주식회사 동부하이텍 | 반도체 소자의 제조 방법 |
-
2005
- 2005-08-23 KR KR1020050077468A patent/KR20070023170A/ko not_active Application Discontinuation
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