KR101026472B1 - 반도체 소자의 게이트 형성방법 - Google Patents

반도체 소자의 게이트 형성방법 Download PDF

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Abstract

본 발명은 반도체 소자의 게이트 형성방법을 개시한다. 개시된 본 발명은, 실리콘 기판 상에 게이트 산화막과 게이트 도전막 및 하드마스크 산화막을 차례로 형성하는 단계; 상기 하드마스크 산화막 상에 게이트 형성 영역을 한정하는 감광막 패턴을 형성하는 단계; 상기 감광막 패턴을 이용해서 하드마스크 산화막을 식각하는 단계; 상기 감광막 패턴을 제거하는 단계; 상기 식각된 하드마스크 산화막의 소정 두께 및 폭이 제거되도록 HF:H2O가 1:500 이하로 묽게 희석된 HF 또는 BOE 용액을 이용해서 상기 하드마스크 산화막을 습식 식각하는 단계; 및 상기 습식 식각된 하드마스크 산화막을 이용해서 게이트 도전막 및 게이트 산화막을 식각하는 단계를 포함하는 것을 특징으로 한다. 본 발명에 따르면, 포토 레지스트 트리밍 공정을 사용하여 게이트를 형성하는 종래 공정과 달리, 묽게 희석된 HF 또는 BOE 용액을 사용하여 습식 식각 공정을 진행하게 되면, 하드마스크 산화막의 식각 선택비가 낮기 때문에 게이트 라인 간의 크기 및 스페이스에 따른 로딩 이펙트에 대한 영향을 받지 않게 되어 원하는 폭 및 스페이스를 가지는 게이트 라인을 실리콘 기판 상에 형성할 수 있다.

Description

반도체 소자의 게이트 형성방법{METHOD FOR FORMING GATE OF SEMICONDUCTOR DEVICE}
도 1a 내지 도 1e는 종래 반도체 소자의 게이트 형성방법을 설명하기 위한 공정별 단면도.
도 2a 내지 도 2d는 본 발명의 실시예에 따른 반도체 소자의 게이트 형성방법을 설명하기 위한 공정별 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
21 : 실리콘 기판 23 : 게이트 산화막
25 : 폴리실리콘막 27 : 텅스텐질화막/텅스텐막
29 : 하드마스크 산화막 33 : 게이트
본 발명은 반도체 소자의 게이트 형성방법에 관한 것으로, 보다 상세하게는,반도체 소자의 게이트를 형성하기 위해 묽게 희석된 HF 또는 BOE 용액을 사용하여 습식 식각 공정을 진행함으로써 게이트 간의 크기 및 스페이스에 따른 로딩 이펙트(Loading Effect)에 대한 영향을 받지 않게 되어 원하는 폭 및 스페이스를 가지는 게이트를 실리콘 기판 상에 형성할 수 있는 반도체 소자의 게이트 형성방법에 관한 것이다.
최근, 디바이스에서 요구되는 게이트 라인폭이 감소되고 있으며, 기존 KrF 노광장비로 구현하는데 어려움이 있다. 그리고, ArF 노광 공정은 아직 완성도가 부족하고 많은 비용을 필요로 한다. 따라서, 기존 KrF 노광 기술을 이용하면서 0.13㎛의 게이트 라인폭을 형성하기 위해 포토 레지스트(Photo Resist) 트리밍(Trimming) 공정을 적용하기 위해 노력하고 있다.
포토 레지스트 트리밍 공정은 기존 KrF 노광장비로 게리트 라인폭을 정의한 후에 O2/N2/CF4/Cl2와 같이 구성된 플라즈마 가스로 포토 레지스트를 식각하여 게이트 라인폭을 감소시켜 원하는 미세 게이트 라인폭을 결정하는 기술이다.
도 1a 내지 도 1e는 종래 반도체 소자의 게이트 형성방법을 설명하기 위한 공정별 단면도이다.
도 1a에 도시된 바와 같이, 반도체 기판(1) 상에 게이트 산화막(3)과, 폴리실리콘막(5)과 텅스텐질화막/텅스텐막(7)의 적층 구조로 이루어진 게이트 도전막, 및 하드마스크 산화막(9)을 차례로 형성한다. 그 다음, 상기 하드마스크 산화막(9) 상에 게이트 형성 영역을 한정하는 감광막 패턴(11)을 형성한다.
이어서, 도 1b에 도시된 바와 같이, 원하는 게이트 라인 폭을 얻기 위하여 상기 감광막 패턴(11)에 대해 O2/N2/CF4/Cl2와 같이 구성된 플라즈마 가스를 사용하여 포토 레지스트 트리밍 공정을 진행한다. 이때, 상기 감광막 패턴(11)의 좌,우 폭 및 상부 두께가 동일하게 제거되지 않는다.
다음으로, 도 1c에 도시된 바와 같이, 포토 레지스트 트리밍 공정이 수행된 감광막 패턴(11)을 사용하여 게이트 도전막이 노출되도록 하드마스크 산화막(9)을 식각한다.
그 다음, 도 1d에 도시된 바와 같이, 감광막 패턴을 제거한 후, 상기 식각된 하드마스크 산화막(9) 상에 남아 있는 잔여물을 제거하기 위해 세정 공정을 진행한다.
이어서, 도 1e에 도시된 바와 같이, 텅스텐질화막/텅스텐막(7) 및 폴리실리콘막(5)으로 이루어진 게이트 도전막과 상기 게이트 산화막(3)의 일부 두께를 차례로 식각하여 게이트(13)를 형성한다.
그러나, 상기한 바와 같이 포토 레지스트 트리밍 공정을 적용함에 있어서, O2/N2/CF4/Cl2와 같이 구성된 플라즈마 소스는 게이트 간의 거리에 따라 에치 로딩 이펙트(Etch Loading Effecr)에 의해 임계치수(Critical Dimension) 바이어스(Bias) 및 프로파일(Profile)을 다르게 가지므로, 하나의 칩에 다양한 게이트 라인 폭(Width) 및 스페이스(Space)를 가지는 마스크(Mask)의 경우에는 모든 라인을 원하는 게이트 라인폭으로 정의할 수 없게 되는 문제점이 있다.
따라서, 본 발명은 상기와 같은 문제점을 해결하기 위해 안출된 것으로서, 반도체 소자의 게이트를 형성하기 위해 묽게 희석된 HF 또는 BOE 용액을 사용하여 습식 식각 공정을 진행함으로써 게이트 간의 크기 및 스페이스에 따른 로딩 이펙트에 대한 영향을 받지 않게 되어 원하는 폭 및 스페이스를 가지는 게이트를 실리콘 기판 상에 형성할 수 있는 반도체 소자의 게이트 형성방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 게이트 형성방법은, 실리콘 기판 상에 게이트 산화막과 게이트 도전막 및 하드마스크 산화막을 차례로 형성하는 단계; 상기 하드마스크 산화막 상에 게이트 형성 영역을 한정하는 감광막 패턴을 형성하는 단계; 상기 감광막 패턴을 이용해서 하드마스크 산화막을 식각하는 단계; 상기 감광막 패턴을 제거하는 단계; 상기 식각된 하드마스크 산화막의 좌,우 및 상부에서 동일한 두께 및 폭이 제거되게 상기 식각된 하드마스크 산화막을 습식 식각하는 단계; 및 상기 습식 식각된 하드마스크 산화막을 이용해서 게이트 도전막과 게이트 산화막을 식각하는 단계;를 포함하는 것을 특징으로 한다.
여기서, 상기 게이트 도전막은 폴리실리콘막과 텅스텐질화막 및 텅스텐막의 적층 구조로 이루어지며, 상기 하드마스크 산화막은 PECVD 또는 LPCVD 공정으로 형성한다.
상기 식각된 하드마스크 산화막을 습식 식각하는 단계는, HF:H2O가 1:500 이하로 묽게 희석된 HF 용액, 또는, BOE 용액을 이용해서 수행한다.
(실시예)
이하, 본 발명의 바람직한 실시예에 대해 첨부된 도면을 참조하여 상세하게 설명한다.
도 2a 내지 도 2d는 본 발명의 실시예에 따른 반도체 소자의 게이트 라인 형성방법을 설명하기 위한 공정별 단면도이다.
도 2a에 도시된 바와 같이, 반도체 기판(21) 상에 게이트 산화막(23)과, 폴리실리콘막(25) 및 텅스텐질화막/텅스텐막(27)의 적층 구조로 이루어진 게이트 도전막, 그리고, 하드마스크 산화막(29)을 차례로 형성한다. 그 다음, 상기 하드마스크 산화막(29) 상에 게이트 형성 영역을 한정하는 감광막 패턴(31)을 형성한다. 여기서, 상기 하드마스크 산화막(29)은 PE CVD 또는 LP CVD 공정을 사용하여 형성할 수 있다. 이어서, 상기 감광막 패턴(31)을 사용하여 하드마스크 산화막(29)을 식각한다.
그 다음, 도 2b에 도시된 바와 같이, 상기 감광막 패턴을 제거한 후, 상기 식각된 하드마스크 산화막(29) 상에 남아 있는 잔여물을 제거하기 위해 세정 공정을 진행한다.
이어서, 도 2c에 도시된 바와 같이, 상기 하드마스크 산화막(29)의 소정 두께 및 폭이 제거되도록 HF:H20가 1:500 이하로 묽게 희석된 HF 또는 HF:NH4F:H2 0로 조성된 BOE 용액을 사용하여 상기 하드마스크 산화막(29)을 습식 식각한다. 이때, 습식 식각 공정은 F를 함유하고 있는 모든 용액을 포함한다. 그리고, 매우 묽게 희석된 HF 용액을 습식 식각 공정에 사용하는 경우에는 배스(Bath) 타입의 식각 공정을 진행할 수 있으며, 하부 텅스텐막이 거의 식각되지 않는 장점을 가지고 있다.
또한, 하드마스크 산화막의 식각 선택비가 아주 낮기 때문에 장시간의 습식 식각 공정을 진행할 수 있으며, 습식 식각량의 조절이 용이하여 게이트의 바이어스(Bias) 임계치수를 조절할 수 있다. 그리고, 종래의 포토 레지스트 트리밍 공정과 달리, 하드마스크 산화막의 식각 선택비가 낮기 때문에 상기 식각된 하드마스크 산화막(29)의 좌,우 및 상부에서 동일한 두께 및 폭이 제거되어, 최종적으로 얻게 되는 게이트 라인간의 폭 및 스페이스에 따른 로딩 이펙트(Loading Effect)를 방지할 수 있다.
그 다음, 도 2d에 도시된 바와 같이, 상기 습식 식각된 하드마스크 산화막(29)을 이용하여 폴리실리콘(25)과 텅스텐질화막/텅스텐막(27)으로 이루어진 게이트 도전막 및 게이트 산화막(23)을 차례로 식각하여 게이트(33)을 형성한다.
상기와 같이, 본 발명은 포토 레지스트 트리밍 공정을 사용하여 게이트 라인을 형성하는 종래 공정과 달리, 묽게 희석된 습식 HF 또는 BOE 용액을 사용하여 습식 식각 공정을 진행하게 되면, 하드마스크 산화막의 식각 선택비가 낮기 때문에 게이트 라인 간의 크기 및 스페이스에 따른 로딩 이펙트에 대한 영향을 받지 않게 되어 원하는 폭 및 스페이스를 가지는 게이트 라인을 실리콘 기판 상에 형성할 수 있다.
이상, 본 발명을 몇 가지 예를 들어 설명하였으나, 본 발명은 이에 한정되는 것은 아니며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자라면 본 발명의 사상에서 벗어나지 않으면서 많은 수정과 변형을 가할 수 있음을 이해할 것이다.
이상에서와 같이, 본 발명은 묽게 희석된 HF 또는 BOE 용액을 사용하여 습식 식각 공정을 진행함으로써 게이트 라인 간의 크기 및 스페이스에 따른 로딩 이펙트에 대한 영향을 받지 않게 되어 원하는 폭 및 스페이스를 가지는 게이트 라인을 실리콘 기판 상에 형성할 수 있다.
또한, 본 발명은 하드마스크 산화막의 식각 선택비가 낮기 때문에 게이트 라인 간의 폭 및 스페이스에 따른 로딩 이펙트를 방지할 수 있어 0.13㎛ 이하의 디자인룰에서 게이트 라인을 구현할 수 있다.

Claims (5)

  1. 실리콘 기판 상에 게이트 산화막과 게이트 도전막 및 하드마스크 산화막을 차례로 형성하는 단계;
    상기 하드마스크 산화막 상에 게이트 형성 영역을 한정하는 감광막 패턴을 형성하는 단계;
    상기 감광막 패턴을 이용해서 하드마스크 산화막을 식각하는 단계;
    상기 감광막 패턴을 제거하는 단계;
    상기 식각된 하드마스크 산화막의 소정 두께 및 폭이 제거되도록 습식 식각하는 단계; 및
    상기 습식 식각된 하드마스크 산화막을 이용해서 상기 게이트 도전막과 게이트 산화막을 식각하는 단계;
    를 포함하는 것을 특징으로 하는 반도체 소자의 게이트 형성방법.
  2. 제 1 항에 있어서, 상기 게이트 도전막은 폴리실리콘막과 텅스텐질화막 및 텅스텐막의 적층 구조로 이루어진 것을 특징으로 하는 반도체 소자의 게이트 형성방법.
  3. 제 1 항에 있어서, 상기 하드마스크 산화막은 PECVD 또는 LPCVD 공정으로 형 성하는 것을 특징으로 하는 반도체 소자의 게이트 형성방법.
  4. 제 1 항에 있어서, 상기 식각된 하드마스크 산화막을 습식 식각하는 단계는, HF:H2O가 1:500 이하로 묽게 희석된 HF 용액을 이용해서 수행하는 것을 특징으로 하는 반도체 소자의 게이트 형성방법.
  5. 제 1 항에 있어서, 상기 식각된 하드마스크 산화막을 습식 식각하는 단계는, BOE 용액을 이용해서 수행하는 것을 특징으로 하는 반도체 소자의 게이트 형성방법.
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