KR20090098133A - 반도체 소자의 패턴 형성 방법 - Google Patents
반도체 소자의 패턴 형성 방법 Download PDFInfo
- Publication number
- KR20090098133A KR20090098133A KR1020080023333A KR20080023333A KR20090098133A KR 20090098133 A KR20090098133 A KR 20090098133A KR 1020080023333 A KR1020080023333 A KR 1020080023333A KR 20080023333 A KR20080023333 A KR 20080023333A KR 20090098133 A KR20090098133 A KR 20090098133A
- Authority
- KR
- South Korea
- Prior art keywords
- gate
- pattern
- forming
- layer
- nitride film
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 24
- 239000004065 semiconductor Substances 0.000 title claims abstract description 17
- 150000004767 nitrides Chemical class 0.000 claims abstract description 46
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 38
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 38
- 239000010703 silicon Substances 0.000 claims abstract description 38
- 238000005530 etching Methods 0.000 claims abstract description 17
- 125000006850 spacer group Chemical group 0.000 claims abstract description 12
- 239000000758 substrate Substances 0.000 claims abstract description 10
- 238000001039 wet etching Methods 0.000 claims abstract description 4
- 229920002120 photoresistant polymer Polymers 0.000 claims description 18
- 239000006117 anti-reflective coating Substances 0.000 claims description 15
- 238000001312 dry etching Methods 0.000 claims description 8
- 230000002265 prevention Effects 0.000 claims description 6
- 238000000151 deposition Methods 0.000 claims description 5
- 238000000206 photolithography Methods 0.000 claims description 4
- 239000011248 coating agent Substances 0.000 claims description 3
- 238000000576 coating method Methods 0.000 claims description 3
- 230000003667 anti-reflective effect Effects 0.000 claims description 2
- 239000010410 layer Substances 0.000 description 30
- 238000005229 chemical vapour deposition Methods 0.000 description 5
- 238000010438 heat treatment Methods 0.000 description 5
- 230000004888 barrier function Effects 0.000 description 4
- 238000004519 manufacturing process Methods 0.000 description 3
- 230000007423 decrease Effects 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 239000002356 single layer Substances 0.000 description 2
- 238000009966 trimming Methods 0.000 description 2
- 229910018072 Al 2 O 3 Inorganic materials 0.000 description 1
- 229910015844 BCl3 Inorganic materials 0.000 description 1
- 229910004140 HfO Inorganic materials 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 1
- 239000000654 additive Substances 0.000 description 1
- 230000000996 additive effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 239000011368 organic material Substances 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
- FAQYAMRNWDIXMY-UHFFFAOYSA-N trichloroborane Chemical compound ClB(Cl)Cl FAQYAMRNWDIXMY-UHFFFAOYSA-N 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
- H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
- H01L21/0273—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
- H01L21/0274—Photolithographic processes
- H01L21/0276—Photolithographic processes using an anti-reflective coating
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31105—Etching inorganic layers
- H01L21/31111—Etching inorganic layers by chemical means
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Power Engineering (AREA)
- Chemical & Material Sciences (AREA)
- Chemical Kinetics & Catalysis (AREA)
- General Chemical & Material Sciences (AREA)
- Inorganic Chemistry (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
- Materials For Photolithography (AREA)
Abstract
반도체 소자의 패턴 형성 방법이 제공된다. 상기 반도체 소자의 패턴 형성 방법은 실리콘 기판 상에 게이트 산화막, 게이트 실리콘층, 제1 희생 질화막, 및 제1 유기 난반사 방지막을 순차적으로 형성하는 단계, 상기 제1 유기 난반사 방지막 상에 포토리쏘그라피 공정을 수행하여 감광막 패턴을 형성하는 단계, 상기 감광막 패턴을 식각 마스크로 이용하여 상기 제1 유기 난반사 방지막, 상기 제1 희생 질화막을 식각하여 상기 게이트 실리콘층의 일부 영역을 노출시키는 홈을 상기 제1 희생 질화막에 형성한 후 상기 감광막 패턴 및 상기 제1 유기 난반사 방지막을 제거하는 단계, 상기 홈의 양 측벽 및 상기 노출된 게이트 실리콘층의 일부 영역 중 상기 홈의 측벽에 인접한 영역에 질화막 스페이서를 형성하는 단계, 상기 실리콘 기판 전면에 제2 유기 난반사 방지막을 코팅하고, 상기 제1 희생 질화막이 노출될 때까지 상기 코팅된 제2 유기 난반사 방지막을 건식 식각하는 단계, 및 상기 제1 희생 질화막 및 상기 질화막 스페이서를 습식 식각으로 제거하여 게이트 마스크 패턴을 형성하는 단계, 및 상기 게이트 마스크 패턴을 식각 마스크로 이용하여 상기 게이트 실리콘층을 식각하여 실리콘 게이트를 형성하는 단계를 포함한다.
BARC(Bottom AntiReflective coatings), 스페이서(spacer)
Description
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 보다 상세하게는 반도체 소자의 미세 패턴 형성 방법에 관한 것이다.
현재의 반도체 소자의 제조 기술은 고집적화가 요구된다. 예컨대, MOSFET의 게이트의 선폭 축소 기술은 반도체 소자의 고집적화와 밀접하게 연관되어 있어 MOSFET의 게이트의 선폭을 축소하기 위한 많은 노력이 기울여지고 있다.
이와 같은 MOSFET의 게이트의 선폭을 축소시키기 위한 방안으로 반도체 소자의 패턴을 형성하기 위한 포토리쏘그라피(photolithography) 공정 중 노광 공정에서는 248nm의 파장을 갖는 KrF 광원 또는 193nm의 파장을 갖는 ArF 광원 등을 이용하고 있다.
그러나 KrF 광원 또는 ArF 광원을 이용한 노광 장치는 그 비용이 많이 들어 반도체 소자의 제조 원가를 높이는 원인이 될 수 있으며, 짧은 파장에 의한 DOF(depth of focus) 마진이 감소함에 따라 게이트 실리콘층의 건식 식각시 포토레지스트 패턴이 식각 배리어(etching barrier)로서 충분한 두께를 확보하기 어려운 문제점이 있다.
또한 포토레지스트 트리밍(photoresist trimming) 기술이나 Organic BARC(Bottom AntiReflective coatings) 등의 Side Recess를 통하여 반도체 소자의 미세 패턴을 형성할 수 있으나, 포토레지스트의 두께 감소가 유발되어 게이트 실리콘층을 건식 식각하는데, 식각 공정 마진이 감소될 수 있다.
본 발명이 이루고자 하는 기술적 과제는 반도체 소자, 예컨대 미세 패턴의 MOSFET 실리콘 게이트를 형성하기 위한 식각 배리어인 미세 게이트 마스크 패턴을 형성하는 반도체 소자의 패턴 형성 방법을 제공하는데 있다.
상기와 같은 과제를 달성하기 위한 본 발명의 실시 예에 따른 반도체 소자의 패턴 형성 방법은 실리콘 기판 상에 게이트 산화막, 게이트 실리콘층, 제1 희생 질화막, 및 제1 유기 난반사 방지막을 순차적으로 형성하는 단계, 상기 제1 유기 난반사 방지막 상에 포토리쏘그라피 공정을 수행하여 감광막 패턴을 형성하는 단계, 상기 감광막 패턴을 식각 마스크로 이용하여 상기 제1 유기 난반사 방지막, 상기 제1 희생 질화막을 식각하여 상기 게이트 실리콘층의 일부 영역을 노출시키는 홈을 상기 제1 희생 질화막에 형성한 후 상기 감광막 패턴 및 상기 제1 유기 난반사 방지막을 제거하는 단계, 상기 홈의 양 측벽 및 상기 노출된 게이트 실리콘층의 일부 영역 중 상기 홈의 측벽에 인접한 영역에 질화막 스페이서를 형성하는 단계, 상기 실리콘 기판 전면에 제2 유기 난반사 방지막을 코팅하고, 상기 제1 희생 질화막이 노출될 때까지 상기 코팅된 제2 유기 난반사 방지막을 건식 식각하는 단계, 및 상기 제1 희생 질화막 및 상기 질화막 스페이서를 습식 식각으로 제거하여 게이트 마스크 패턴을 형성하는 단계, 및 상기 게이트 마스크 패턴을 식각 마스크로 이용하여 상기 게이트 실리콘층을 식각하여 실리콘 게이트를 형성하는 단계를 포함한다.
본 발명의 실시 예에 따른 반도체 소자의 패턴 형성 방법은 긴 파장의 광원(예컨대, 248nm 대역의 KrF 광원)을 사용하는 노광 장비를 이용하더라도 미세 패턴의 실리콘 게이트를 형성할 수 있는 효과가 있다.
이하, 본 발명의 기술적 과제 및 특징들은 첨부된 도면 및 실시 예들에 대한 설명을 통하여 명백하게 드러나게 될 것이다. 본 발명을 구체적으로 살펴보면 다음과 같다.
도 1 내지 도 8은 본 발명의 실시 예에 따른 반도체 소자의 패턴 형성 방법을 나타내는 공정 단면도이다.
도 1을 참조하면, 먼저 실리콘 기판(10)에 CVD(Chemical Vapor Deposition) 증착 기술을 이용하여 게이트 산화막(15)을 형성한다. 이때 상기 게이트 산화막(15)의 일렉트릭컬 산화(electrical oxide) 두께는 3Å ~ 50Å일 수 있다. 상기 게이트 산화막(15)은 SiO2, SiON, HfO2, Al2O3, Ta2O5 중 적어도 하나를 포함하는 단 일층 또는 이중 이상의 적층 구조를 가질 수 있다.
상기 게이트 산화막(15) 상에 게이트를 형성할 물질, 예컨대 게이트 실리콘층(20)을 상기 CVD 증착 기술을 이용하여 증착한다. 상기 게이트를 형성할 물질은 Si, SiGe, W(텅스텐), 및 WN 중 적어도 하나를 포함할 수 있고, 상기 게이트 실리콘층(20)은 단일층 또는 이중 이상의 적층 구조를 가질 수 있다.
상기 게이트 실리콘층(20)은 300Å ~ 3000Å의 두께를 갖도록 형성될 수 있다. 그리고 상기 게이트 실리콘층(20) 상에 희생 하드마스크 역할을 할 제1 희생 질화막(25)을 상기 CVD 증착 기술을 이용하여 증착한다. 이때 상기 제1 희생 질화막(25)은 50Å ~ 5000Å의 두께를 갖도록 증착될 수 있다.
다음으로 도 2에 도시된 바와 같이, 상기 제1 희생 질화막(25) 상에 제1 유기 난방사 방지막(Organic Bottom AntiReflective coatings, Organic BARC; 30)을 코팅하고, 상기 제1 유기 난방사 방지막(30) 상에 상기 제1 희생 질화막(25)을 식각하기 위한 식각 배리어(etching barrier)인 감광막 패턴(35)을 형성한다. 이때 상기 제1 유기 난반사 방지막(30) 대신에 옥시나이트라이드(Oxynitride)를 형성할 수 있다.
예컨대, 상기 감광막 패턴(35)은 포토리쏘그라피(phtolithography) 공정을 수행하여 상기 실리콘 기판(10) 상에 게이트(미도시)가 형성될 영역을 패터닝(patterning)하기 위하여 형성될 수 있다.
상기 제1 유기 난방사 방지막(30)은 상기 감광막 패턴(35)을 형성하기 위한 노광 공정에서 발생되는 정재파(standing wave)에 의해 상기 감광막 패턴(35)의 프 로파일(profile)이 좋지 않게 되는 것을 방지하는 역할을 한다.
상기 감광막 패턴(35)을 식각 마스크로 이용하여 상기 게이트 실리콘층(20)이 노출될 때까지 상기 제1 유기 난반사 방지막(30), 및 상기 제1 희생 질화막(25)을 식각하여 상기 게이트 실리콘층(20)의 일부 영역을 노출시키는 홈(38)을 상기 제1 희생 질화막(25)에 형성한다.
이때 SF6, Cl2, 및 BCl3 등의 CHF 계열을 포함하는 식각 가스를 이용하여 상기 제1 희생 질화막(25)을 건식 식각(dry etching)하여 상기 홈(38)을 형성할 수 있다.
다음으로 도 3에 도시된 바와 같이 상기 감광막 패턴(35) 및 상기 제1 유기 난반사 방지막(30)을 제거한다.
이때 O2를 주식각 가스로 하고, N2, Ar, 및 He 중 적어도 하나를 포함한 제1 가스, SF6, Cl2, 및 BCl3 등의 CHF 계열을 포함하는 제2 가스, 및 CxHyFz(x,y,z는 0 또는 자연수이나, x,y,및 z가 동시에 모두 0은 아니다.)를 포함하는 제3 가스 중 적어도 하나의 가스를 첨가 가스로 하여 상기 제1 유기 난반사 방지막(30)을 건식 식각하여 제거할 수 있다. 또한 상기 제3 가스를 주식각 가스로 하고, 상기 제1 가스 및 상기 제2 가스를 첨가 가스로 하여 상기 제1 유기 난방사 방지막(30)을 건식 식각하여 제거할 수 있다.
그리고 CVD 증착 기술을 이용하여 홈이 형성된 제1 희생 질화막(25) 표면에 제2 희생 질화막(40)을 증착한다. 이때 상기 제2 희생 질화막(40)은 50Å ~ 800Å 의 두께를 갖도록 증착될 수 있다. 예컨대, 상기 제2 희생 질화막(40)은 상기 홈(38)이 형성된 제1 희생 질화막(25) 표면, 상기 홈의 측벽, 및 상기 노출된 게이트 실리콘층(20) 표면에 형성될 수 있다.
다음으로 도 4에 도시된 바와 같이, 상기 홈(38)의 양 측벽 부분에 제2 희생 질화막(40)이 잔류하고, 상기 게이트 실리콘층(20) 표면이 노출되도록 상기 증착된 제2 희생 질화막(40)을 건식 식각하여 질화막 스페이서(45)를 형성한다.
이때 상기 질화막 스페이서(45)가 상기 홈(38)의 양측 벽에 형성됨에 따라 상기 홈(38)의 폭이 상기 질화막 스페이서(45) 형성 전보다 감소하며, 상기 질화막 스페이서(45)가 형성됨에 따라 노출되는 게이트 실리콘층(20)의 폭도 전보다 감소한다. 이는 형성될 게이트의 선폭을 감소시키기 위함이다.
다음으로 도 5에 도시된 바와 같이, 상기 질화막 스페이서(45)가 형성된 실리콘 기판(10) 전면에 제2 유기 난반사 방지막(50)을 코팅한다.
다음으로 도 6에 도시된 바와 같이, 상기 코팅된 제2 유기 난방사 방지막(50)을 상기 제1 희생 질화막(25)이 노출될 때까지 건식 식각함으로써 상기 홈(38) 내부에 상기 제2 유기 난반사 방지막(50)이 매립되도록 형성한다. 이때 매립된 제2 유기 난반사 방지막(55)이 후술할 게이트 마스크 패턴(55)이 된다.
다음으로 도 7에 도시된 바와 같이, 상기 제1 희생 질화막(25) 및 상기 질화막 스페이서(45)를 습식 식각으로 제거하여 게이트 마스크 패턴(55)을 형성한다.
예컨대, 인산 등을 이용하여 상기 게이트 마스크 패턴(55)을 제외한 상기 제1 희생 질화막(25) 및 상기 질화막 스페이서(45)만을 선택적으로 습식 식각하여 제 거할 수 있다.
다음으로 도 8에 도시된 바와 같이, 상기 게이트 마스크 패턴(55)을 식각 마스크로 이용하여 상기 게이트 실리콘층(20)을 식각하여 실리콘 게이트(60)를 형성한다. 이때 상기 게이트 마스크 패턴(55)을 식각 마스크로 이용하여 상기 게이트 산화막(15)을 상기 실리콘 기판(10)이 노출될 때까지 식각하여 제거할 수 있다.
도 4에 도시된 바와 같이 질화막 스페이서(40)가 형성됨에 따라 상기 홈(38) 내부의 폭이 감소하기 때문에 상기 홈(38) 내부에 매립되어 형성되는 상기 게이트 마스크(55)의 패턴은 미세 구조로 형성될 수 있다.
결국 상기 미세 구조로 형성된 게이트 마스크(55) 패턴을 식각 마스크로 이용하여 형성된 상기 실리콘 게이트(60)도 미세 패턴 구조로 형성될 수 있다.
본 발명에 따른 미세 게이트 패턴 형성 방법은 긴 파장의 광원(예컨대, 248nm 대역의 KrF 광원)을 사용하는 노광 장비를 이용하여 상기 홈(38)을 형성하고 상기 홈(38) 내부에 상기 질화막 스페이서(40)를 형성한 후 상기 제2 유기 난방사 방지막(50)을 상기 질화막 스페이서(40)가 형성된 상기 홈(38) 내부에 매립하여 상기 게이트 마스크 패턴을 형성하므로, 248nm 대역의 KrF 광원을 사용하는 노광 장비를 이용하더라도 미세 패턴의 실리콘 게이트(60)를 형성할 수 있다. 또한 종래의 포토레지스트 트리밍(photoresist trimming) 기술이나 Organic BARC(Bottom AntiReflective coatings) 등의 Side Recess를 통하여 반도체 소자의 미세 패턴을 형성할 때 미세 선폭을 얻기 위한 과다한 감광막 손실을 방지할 수 있다.
이상에서 설명한 본 발명은 상술한 실시 예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 종래의 지식을 가진 자에게 있어 명백할 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.
도 1 내지 도 8은 본 발명의 실시 예에 따른 반도체 소자의 패턴 형성 방법을 나타내는 공정 단면도이다.
<도면 주요 부분에 대한 부호의 설명>
10: 실리콘 기판, 15: 게이트 산화막,
20: 게이트 실리콘층, 25: 제1 희생 질화막,
30: 제1 난반사 방지막, 35: 감광막 패턴,
38: 홈, 40: 제2 희생 질화막,
45: 질화막 스페이서, 50: 제2 난반사 방지막,
55: 게이트 마스크 패턴, 60: 실리콘 게이트.
Claims (4)
- 실리콘 기판 상에 게이트 산화막, 게이트 실리콘층, 제1 희생 질화막, 및 제1 유기 난반사 방지막을 순차적으로 형성하는 단계;상기 제1 유기 난반사 방지막 상에 포토리쏘그라피 공정을 수행하여 감광막 패턴을 형성하는 단계;상기 감광막 패턴을 식각 마스크로 이용하여 상기 제1 유기 난반사 방지막, 상기 제1 희생 질화막을 식각하여 상기 게이트 실리콘층의 일부 영역을 노출시키는 홈을 상기 제1 희생 질화막에 형성한 후 상기 감광막 패턴 및 상기 제1 유기 난반사 방지막을 제거하는 단계;상기 홈의 양 측벽 및 상기 노출된 게이트 실리콘층의 일부 영역 중 상기 홈의 측벽에 인접한 영역에 질화막 스페이서를 형성하는 단계;상기 실리콘 기판 전면에 제2 유기 난반사 방지막을 코팅하고, 상기 제1 희생 질화막이 노출될 때까지 상기 코팅된 제2 유기 난반사 방지막을 건식 식각하는 단계; 및상기 제1 희생 질화막 및 상기 질화막 스페이서를 습식 식각으로 제거하여 게이트 마스크 패턴을 형성하는 단계를 포함하는 반도체 소자의 패턴 형성 방법.
- 제1항에 있어서, 상기 반도체 소자의 패턴 형성 방법은,상기 게이트 마스크 패턴을 식각 마스크로 이용하여 상기 게이트 실리콘층을 식각하여 실리콘 게이트를 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 패턴 형성 방법.
- 제1항에 있어서, 상기 질화막 스페이서를 형성하는 단계는,상기 홈이 형성된 제1 희생 질화막 표면에 제2 희생 질화막을 증착하는 단계; 및C,H,및 F 중 적어도 하나가 포함된 제1 가스 및 O2, N2, Ar, 및 He 중 적어도 하나가 포함된 제2 가스를 이용하여 상기 증착된 제2 희생 질화막을 건식 식각하여 상기 질화막 스페이서를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 패턴 형성 방법.
- 제1항에 있어서, 상기 코팅된 제2 유기 난반사 방지막을 건식 식각하는 단계는,O2, N2, He, N2H2, NH3, 및 Ar 중 적어도 하나를 포함하는 가스를 이용하여 상기 제2 유기 난반사 방지막을 건식 식각하는 것을 특징으로 하는 반도체 소자의 패턴 형성 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020080023333A KR20090098133A (ko) | 2008-03-13 | 2008-03-13 | 반도체 소자의 패턴 형성 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020080023333A KR20090098133A (ko) | 2008-03-13 | 2008-03-13 | 반도체 소자의 패턴 형성 방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20090098133A true KR20090098133A (ko) | 2009-09-17 |
Family
ID=41357260
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020080023333A KR20090098133A (ko) | 2008-03-13 | 2008-03-13 | 반도체 소자의 패턴 형성 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20090098133A (ko) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102280374A (zh) * | 2010-06-08 | 2011-12-14 | 中国科学院微电子研究所 | 一种50nm及以下的硅栅结构的制作方法 |
| US9123655B2 (en) | 2013-02-26 | 2015-09-01 | Samsung Electronics Co., Ltd. | Methods of forming layer patterns of a semiconductor device |
| CN113725083A (zh) * | 2020-05-25 | 2021-11-30 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构的形成方法 |
-
2008
- 2008-03-13 KR KR1020080023333A patent/KR20090098133A/ko not_active Application Discontinuation
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102280374A (zh) * | 2010-06-08 | 2011-12-14 | 中国科学院微电子研究所 | 一种50nm及以下的硅栅结构的制作方法 |
| CN102280374B (zh) * | 2010-06-08 | 2013-05-01 | 中国科学院微电子研究所 | 一种50nm及以下的硅栅结构的制作方法 |
| US9123655B2 (en) | 2013-02-26 | 2015-09-01 | Samsung Electronics Co., Ltd. | Methods of forming layer patterns of a semiconductor device |
| CN113725083A (zh) * | 2020-05-25 | 2021-11-30 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构的形成方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US20060290012A1 (en) | Multiple mask process with etch mask stack | |
| KR20090022667A (ko) | 반도체 소자의 미세패턴 형성방법 | |
| KR20120098487A (ko) | 반도체 장치의 제조 방법 | |
| KR20080060376A (ko) | 반도체 소자의 제조방법 | |
| US20060079093A1 (en) | Method for fabricating semiconductor device using tungsten as sacrificial hard mask | |
| KR20090098133A (ko) | 반도체 소자의 패턴 형성 방법 | |
| KR20160117818A (ko) | 반도체 소자의 제조 방법 | |
| KR100983724B1 (ko) | 반도체 소자의 형성 방법 | |
| KR20070113604A (ko) | 반도체 소자의 미세패턴 형성방법 | |
| JP4232222B2 (ja) | 半導体装置の製造方法 | |
| KR100937677B1 (ko) | 반도체 소자의 패턴 형성 방법 | |
| KR20120044071A (ko) | 반도체 소자의 패턴 형성방법 | |
| KR100788587B1 (ko) | 플래쉬 메모리 소자의 제조방법 | |
| KR100671626B1 (ko) | 플래쉬 메모리 소자의 게이트 형성 방법 | |
| KR101026472B1 (ko) | 반도체 소자의 게이트 형성방법 | |
| US20070004105A1 (en) | Method for fabricating semiconductor device | |
| JP5367235B2 (ja) | 半導体装置の製造方法 | |
| KR101073135B1 (ko) | 반도체 소자의 미세 패턴 형성 방법 | |
| KR20080060361A (ko) | Ｍａｎｏｓ 구조의 반도체 소자 제조방법 | |
| KR100549583B1 (ko) | 반도체소자의 게이트 제조방법 | |
| KR20080060549A (ko) | 반도체 소자의 트렌치 형성 방법 | |
| KR100672161B1 (ko) | 플래쉬 메모리 소자의 메탈 라인 형성 방법 | |
| KR100942980B1 (ko) | 불화아르곤 노광원을 이용한 반도체소자의 자기정렬콘택홀형성 방법 | |
| KR100858874B1 (ko) | 불화아르곤 노광원을 이용한 반도체소자 제조방법 | |
| KR20070021431A (ko) | 반도체 소자의 미세 패턴 형성 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E601 | Decision to refuse application |