JP5367235B2 - 半導体装置の製造方法 - Google Patents
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Description
本発明は半導体装置の製造方法に関し、特に、被エッチング層をエッチングする工程を有する半導体装置の製造方法に関する。
半導体装置の製造方法において、被エッチング層をエッチングする場合がある。例えば、フラッシュメモリにおいて、ゲート電極を兼ねるワードラインの間隔を小さくすることはフラッシュメモリの微細化にとって重要である。特許文献１の図５から図１０には、多結晶シリコン層をエッチングしワードラインを形成する方法が開示されている。特許文献１によれば、多結晶シリコン上に中間層と上部層（反射防止膜として機能する）を形成し、フォトレジストをマスクに上部層及び中間層をエッチングする（特許文献１の図６）。上部層及び中間層の側面にサイドウォール層を形成し、多結晶シリコン層をエッチングし、ワードラインを形成する（特許文献１の図８）。サイドウォール層により、形成されたワードライン間隔を小さくすることができる。特許文献１では、中間層として酸化膜が、上部層として窒化膜が例示されている。
特表２００５−５２２０２９号公報
しかしながら、特許文献１の技術によれば、窒化膜を反射防止膜である上部層として用いる場合は、上部層の膜厚は厚くなってしまう。また、中間層と上部層の材料が異なり、上部層を除去する工程が必要となってしまう。
本発明は、上記課題に鑑みなされたものであり、上部層を除去する工程が不要な半導体装置の製造方法を提供することを目的とする。
本発明は、半導体基板上にシリコンからなる被エッチング層を形成する工程と、前記被エッチング層上に、酸化シリコン膜からなる中間層とシリコンからなる上部層とからなりパターンを有するマスク層を形成する工程と、前記マスク層をマスクに前記被エッチング層をエッチングし、かつ前記上部層を除去する工程と、を有することを特徴とする半導体装置の製造方法である。本発明によれば、被エッチング層のエッチング時に上部層を除去するため、上部層をエッチングする更なる工程が不要となる。よって、製造工程を削減することができる。
上記構成において、エッチングされた前記被エッチング層の間に酸化シリコン膜からなる第１層及び窒化シリコン層からなる第２層を順に形成する工程と、前記被エッチング層上の中間層を除去する工程と、を有する構成とすることができる。この構成によれば、被エッチング層上の中間層を除去する際に、第１層に生じるノッチを小さくすることができる。
上記構成において、前記被エッチング層の上部に珪化金属層を形成する工程を有する構成とすることができる。この構成によれば、珪化金属層を形成する際に、第１層上に形成される珪化金属層の膜厚を薄くすることができる。よって、被エッチング層間の間隔を小さくすることができる。
上記構成において、前記珪化金属層を形成する工程は、前記被エッチング層上に金属層を形成する工程と、熱処理することにより、前記金属層と前記被エッチング層の上部とから珪化金属層を形成する工程である構成とすることができる。この構成によれば、珪化金属層を形成する際に、第１層上に形成される珪化金属層の膜厚が厚くなりやすい構成においても、第１層上に形成される珪化金属層の膜厚を薄くすることができる。
上記構成において、前記マスク層を形成する工程は、前記被エッチング層上に前記中間層及び前記上部層を積層する工程と、前記中間層及び前記上部層をパターニングする工程と、パターニングされた前記中間層及び前記上部層上に酸化シリコン膜からなるカバー層を形成する工程と、前記カバー層を前記上部層が露出するように全面エッチングし、パターンニングされた前記中間層及び前記上部層の側面にサイドウォール層を形成する工程と、を有する構成とすることができる。この構成によれば、サイドウォール層により、被エッチング層間の間隔を小さくすることができる。
上記構成において、前記中間層及び前記上部層をパターニングする工程は、前記上部層上に反射防止膜及びフォトレジスト膜を形成する工程と、前記反射防止膜及び前記フォトレジスト膜をパターニングする工程と、前記フォトレジスト膜をマスクに前記中間層及び前記上部層をエッチングする工程を有する構成とすることができる。この構成によれば、上部層の膜厚を薄くすることができる。
本発明は、被エッチング層を形成する工程と、前記被エッチング層上に、中間層と前記被エッチング層と同じ元素からなる上部層とからなりパターンを有するマスク層を形成する工程と、前記マスク層をマスクに被エッチング層をエッチングし、かつ前記上部層を除去する工程と、を有することを特徴とする半導体装置の製造方法である。本発明によれば、被エッチング層のエッチング時に上部層を除去するため、上部層をエッチングする更なる工程が不要となる。よって、製造工程を削減することができる。
上記構成において、エッチングされた前記被エッチング層の間に、前記中間層と同じ材料からなる第１層、及び第２層を形成する工程と、前記被エッチング層上の中間層を除去する工程と、を有する構成とすることができる。この構成によれば、被エッチング層上の中間層を除去する際に、第１層に生じるノッチを小さくすることができる。
上記構成において、前記被エッチング層はゲート層である構成とすることができる。
本発明によれば、被エッチング層のエッチング時に上部層を除去するため、上部層をエッチングする更なる工程が不要となる。よって、製造工程を削減することができる。
まず、特許文献１に記載された技術を用いた比較例１に係る半導体装置の製造方法について図１（ａ）から図４（ｃ）を用い説明する。比較例１は、仮想接地型ＳＯＮＯＳ（Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｏｘｉｄｅ Ｎｉｔｒａｉｄｅ Ｏｘｉｄｅ Ｎｉｔｒａｉｄｅ）型フラッシュメモリの例である。
図１（ａ）を参照に、Ｐ型シリコン半導体基板（または、半導体基板内のＰ型拡散領域）１０上に、熱酸化法を用い酸化シリコン膜からなるトンネル酸化膜１２、ＣＶＤ法を用い窒化シリコン膜からなるトラップ層１３、熱酸化法またはＣＶＤ法を用い酸化シリコン膜からなるトップ酸化膜１４を順次形成する。これにより、ＯＮＯ膜１６が形成される。ＯＮＯ膜１６上にＣＶＤ法を用い多結晶シリコンからなり膜厚が例えば約２００ｎｍの被エッチング層１７を形成する。被エッチング層１７上にＣＶＤ法を用い酸化シリコン膜からなり膜厚が例えば５０ｎｍの中間層２１ａを形成する。中間層２１ａ上にＣＶＤ法を用いシリコンリッチな窒化シリコン膜からなり膜厚が例えば５０ｎｍの上部層２３ａを形成する。上部層２３ａ上をアッシングし約１ｎｍの酸化シリコン膜２７を形成する。
図１（ｂ）を参照に、膜厚が例えば約３００ｎｍのフォトレジスト膜３２を塗布する。露光現像により、例えばパターン寸法が約１５０ｎｍ及びパターン間隔が約１４０ｎｍのパターンを形成する。上部層２３ａはパターンを露光する際、光の反射を防止するための反射防止膜であり、酸化シリコン膜２７は、パターンの裾引きを抑制するための膜である。
図２（ａ）を参照に、フォトレジスト膜３２をマスクに酸化シリコン膜２７、上部層２３ａ及び中間層２１ａを異方性ドライエッチングし、パターンを有する上部層２４ａ及び中間層２２ａを形成する。上部層２３ａのエッチングは例えばＣＨＦ３／Ａｒ／Ｏ２混合ガスを用い、中間層２１ａのエッチングは例えばＣ４Ｆ８／ＣＨＦ３／Ａｒ／Ｏ２混合ガスを用いる。図２(ｂ)を参照に、フォトレジスト膜３２を除去し、上部層２４ａ及び中間層２２ａを覆うように酸化シリコン膜からなり膜厚が約５０ｎｍのカバー層２５ａをＣＶＤ法を用い形成する。
図３（ａ）を参照に、全面を例えばＣ４Ｆ８／ＣＨＦ３／Ａｒ／Ｏ２を用いエッチングすることにより、上部層２４ａ及び中間層２２ａの両側面にサイドウォール層２６ａが形成され、上部層２４ａ上のカバー層２５ａは完全に除去される。図３（ｂ）を参照に、ＣＨＦ３、／Ａｒ／Ｏ２を用い上部層２４ａをエッチングし除去する。これにより、中間層２２ａ及びサイドウォール層２６ａからマスク層２０ａが形成される。図３（ｃ）を参照に、マスク層２０ａをマスクにＨＢｒ／Ｃｌ２／Ｏ２を用い被エッチング層１７をエッチングしワードライン１８を形成する。
図４（ａ）を参照に、ワードライン１８を酸化させ酸化シリコン膜からなる第１層３４を形成する。ＣＶＤ法を用い、全面に窒化シリコン膜を被覆させ、全面エッチングすることにより、第１層３４の側面に窒化シリコン膜からなる第２層３６を形成する。ワードライン１８間では、第２層３６はワードライン１８間を埋め込んでおり、最端のワードライン１８においては、第２層３６はワードライン１８側方のサイドウォールとなる。ここで、第１層３４を形成するのは、ワードライン１８に直接窒化シリコン膜である第２層３６を形成すると、ストレス等によりトランジスタ特性が劣化してしまうためである。このように、第１層３４はストレスを緩和する機能を有する。
図４（ｂ）を参照に、酸化シリコン膜からなるマスク層２０ａを弗酸系の薬液を用い除去する。中間層２２ａ及びサイドウォール層２６ａはともに酸化シリコン膜であるため、１回の処理でマスク層２０ａを除去することができる。また、第２層３６は窒化シリコン膜のため、ほとんどエッチングされない。図４（ｃ）を参照に、ワードライン１８上にコバルトを形成し熱処理することにより、コバルトとワードライン１８上部の多結晶シリコンとが反応し、珪化金属層３８が形成される。以下、通常のフラッシュメモリの製造方法を用いることにより、比較例１に係るフラッシュメモリが完成する。
比較例１の課題について説明する。まず、第１の課題について以下に説明する。図３（ｂ）において、窒化シリコン膜である上部層２４ａを除去する際に、サイドウィール層２６ａもエッチングされてしまう。これは、窒化シリコン膜に対する酸化シリコン膜のエッチング選択比が２０以下と小さいためである。さらに、窒化シリコン膜からなる上部層２４ａは、反射防止膜として機能を発揮するため５０ｎｍ程度の厚さが必要である。これにより、酸化シリコン膜からなるサイドウォール層２６ａは大きくエッチングされてしまい。図３（ａ）のサイドウィール層２６ａ間距離ｔ１に比べ、図３（ｂ）のサイドウィール層２６ａ間距離ｔ１´は大きくなってしまう。
次に第２の課題について説明する。図４（ｂ）において、マスク層２０ａを除去する際に、第１層３４がマスク層２０ａと同じ酸化シリコン膜のため、ワードライン１８と第２層３６との間に深さｔ２の第１層３４のノッチ５１が形成される。これにより、図４（ｃ）において、ワードライン１８上に例えばコバルトを形成した際に、ノッチ５１内にコバルトが厚く形成されてしまう。よって、ノッチ５１上に形成される珪化金属層３８が厚くなってしまう。ワードライン１８間の距離が短いと、珪化金属層３８が矢印５４のように接触してしまう。図４（ｂ）を参照に、さらに、ＯＮＯ膜１６と第２層３６との間にもノッチ５２が形成される。これにより、第２層３６が剥がれ易くなってしまう。
以上の課題を解決するための実施例につき以下に説明する。
実施例１に係る半導体装置の製造方法につき、図５（ａ）から図８（ｃ）を用い説明する。図５（ａ）を参照に、比較例１の図１（ａ）と同じように、半導体基板１０上にＯＮＯ膜１６及び被エッチング層１７を形成する。被エッチング層１７上にプラズマ酸化法またはＣＶＤ法を用い酸化シリコン膜からなる膜厚が２０ｎｍの中間層２１を形成する。中間層２１上にＣＶＤ法を用いアモルファスシリコン膜からなり膜厚が１０ｎｍの上部層２３を形成する。
図５（ｂ）を参照に、上部層２３上に膜厚が４０ｎｍのＢＡＲＣ（Ｂｏｔｔｏｍ Ａｎｔｉ−Ｒｅｆｌｒｃｔｉｖｅ Ｃｏａｔｉｎｇ）膜３０を形成する。ＢＡＲＣ膜３０上にフォトレジスト膜３２を形成し、パターンを形成する。パターン寸法及びパターン間隔は比較例１と同じである。ＢＡＲＣ膜３０はｎ（屈折率）、ｋ（吸収係数）が小さく、上部層２３はｎ、ｋが大きい。これにより、反射防止膜を上部層２３とＢＡＲＣ膜３０とで構成することができる。また、上部層２３の膜厚を比較例１の上部層２３ａに比べ薄くすることができる。また、上部層２３をアモルファスシリコンとすることにより、比較例１の図１（ａ）のように酸化シリコン膜２７を形成しなくとも、フォトレジスト膜３２の裾引きが生じることを抑制することができる。
図６（ａ）を参照に、比較例１の図２（ａ）と同様に、フォトレジスト膜３２をマスクに上部層２４および中間層２２をエッチングする。上部層２３のエッチングは例えばＨＢｒ／Ｃｌ２／Ｏ２を用い、中間層２１ａのエッチングは例えばＣ４Ｆ８／ＣＨＦ３／Ａｒ／Ｏ２を用いる。図６（ｂ）を参照に、比較例１の図２（ｂ）と同様に、酸化シリコン膜からなり膜厚が例えば５０ｎｍのカバー層２５を形成する。
図７（ａ）を参照に、比較例１の図３（ａ）と同様に、全面を例えばＣ４Ｆ８／ＣＨＦ３／Ａｒ／Ｏ２を用いエッチングすることにより、上部層２４及び中間層２２の両側面にサイドウォール層２６が形成され、上部層２４上のかバー層２５は完全に除去される。これにより、中間層２２、上部層２４及びサイドウォール層２６よりマスク層２０が形成される。図７（ｂ）を参照に、比較例１の図３（ｃ）と同様に、マスク層２０をマスクに被エッチング層１７をエッチングする。これにより、被エッチング層１７よりワードライン１８が形成される。さらに、上部層２４が除去される。図７（ｃ）を参照に、比較例１の図４（ａ）と同様に、第１層３４及び第２層３６を形成する。
図８（ａ）を参照に、比較例１の図４（ｂ）と同じように、ワードライン１８上のマスク層２０を弗酸系の薬液を用い除去する。図８（ｂ）を参照に、ワードライン１８、第１層３４及び第２層３６上に例えばコバルト等の金属層３７を形成する。熱処理を行うことにより、ワードライン１８上に珪化金属層３８を形成する。以下、通常のフラッシュメモリの製造方法を用いることにより、実施例１に係るフラッシュメモリが完成する。
実施例１によれば、図５（ａ）のように、被エッチング層１７を形成する。図７（ａ）のように、被エッチング層１７上に、中間層２２と被エッチング層１７と同じ元素からなる上部層２４とからなりパターンを有するマスク層２０を形成する。そして、マスク層２０をマスクに被エッチング層１７をエッチングし、かつ同時に上部層２４を除去する。これにより、比較例１の図３（ｂ）のように、上部層２４ａを除去するための工程が不要となる。よって、製造工程を削減することができる。
被エッチング層１７と上部層２４とが同じ元素からなれば、実施例１以外の材料を用いることもできる。しかしながら、被エッチング層１７はシリコン（例えば多結晶シリコン、アモルファスシリコンや単結晶シリコン）からなり、中間層２２は酸化シリコン膜からなり、上部層２４もシリコン（例えば多結晶シリコン、アモルファスシリコンや単結晶シリコン）からなることが好ましい。上部層２４がシリコン膜の場合、上部層２４に対する中間層２２のエッチング選択比を大きくすることができる。例えば、Ｃ４Ｆ８／ＣＨＦ３／Ａｒ／Ｏ２を用いエッチングする場合、比較例１における上部層２４ａに対する中間層２２ａの選択比は２０程度に対し、実施例においては上部層２４に対する中間層２２のエッチング選択比は１００以上となる。このように、一般的に酸化シリコン膜とシリコンとのエッチング選択比は酸化シリコン膜と窒化シリコン膜とのエッチング選択比より大きくできる。よって、図７（ａ）において、上部層２４の膜厚が薄くともマスク層２０がエッチングされてしまうことはない。よって、上部層２４の膜厚を薄くすることができる。さらに、エッチング選択比のより大きな上部層２４と中間層２２を用いるため、上層部２４のエッチング時での膜厚減少が抑えられる。これにより、中間層２２を薄くすることがきる。
比較例１の図３（ｂ）のように、窒化シリコン膜からなる上部層２４ａを除去する工程がないため、図７（ａ）のマスク層２０間の間隔ｔ３のまま図７（ｂ）のように被エッチング層１７をエッチングすることができる。よって、比較例１に比べ、ワードライン１８間隔を小さくすることができる。さらに、上部層２４をアモルファスシリコン膜とすることにより、比較例１の図１（ａ）のように、裾引き抑制のための酸化シリコン膜２７を設ける必要がなく、工程削減が可能となる。
さらに、実施例１では、上部層２３のアモルファスシリコンは５００℃程度で成長することができる。一方、比較例１では、上部層２３ａの窒化シリコン膜は７００℃から８００℃で成長する。このため、実施例１は比較例１に対し低温プロセスが可能となる。さらに、中間層２２の膜厚を薄くできるため、中間層２２を被エッチング層１７のプラズマ酸化で形成することもできる。一方、比較例１では中間層２１ａの膜厚が厚いため、中間層２２の形成にプラズマ酸化を用い難い。そこで、中間層２１ａをＣＶＤ法で形成することとなる。このように、実施例１では、プラズマ酸化を用いることにより５００℃程度の低温プロセスが可能となる。
さらに、図８（ａ）のように、エッチングされた被エッチング層１７（ワードライン１８）の間に、中間層２２と同じ材料からなる第１層３４及び第２層３６を順に形成する。図８（ａ）のようにワードライン１８（被エッチング層）上の中間層２２を除去する。比較例１では、第１層３４は中間層２２と同じ材料であることから、図４（ｂ）のようにノッチ５１及び５２が形成される。実施例１では、第１層３４は中間層２２と同じ材料であるが、中間層２２の膜厚が比較例１より薄いため、ワードライン１８（被エッチング層）上の中間層２２をエッチングするエッチング時間を比較例１の図４（ｂ）に比べ短くすることができる。よって、ノッチ５１、５２を小さくすることができる。
第１層３４は、中間層２２と同じ材料からなれば、酸化シリコン膜以外でも良い。しかしながら、第１層３４及び中間層２２が酸化シリコン膜及び第２層３６が窒化シリコン膜の場合、弗酸系の薬液で前記中間層２２を選択的に除去することができるものの、図４（ｂ）のように、大きなノッチ５１及び５２が発生し易い。そこで、実施例１のように、上部層２４を多結晶シリコン膜とし、中間層２２の膜厚を比較例１より薄くすることが有効である。
比較例１の図４（ｃ）のように、ワードライン１８（被エッチング層）の上部に珪化金属層３８を形成する場合、矢印５４のように珪化金属層３８は短絡することが起こりえる。実施例１においては、図８（ａ）のように、ノッチ５１、５２を小さくできるため、珪化金属層３８の短絡を抑制し、ワードライン１８間隔を狭くすることができる。
さらに、珪化金属層３８を形成する工程は、図８（ｂ）のように、ワードライン１８（被エッチング層）上に金属層３７を形成する。図８（ｃ）のように、熱処理することにより、金属層３７とワードライン１８の上部とから珪化金属層を形成する。このように、珪化金属層３８を形成する場合は、比較例１の図４（ｂ）及び図４（ｃ）のようにノッチ５１の深さが大きいと、ノッチ５１内に金属層３７が厚く形成される。よって、実施例１のように、ノッチ５１を浅く形成することが有効である。
サイドウォール層２６は必ずしも必要ではない。しかしながら、図５（ａ）のように、被エッチング層１７上に中間層２１及び上部層２３を積層する。図６（ａ）のように、中間層２２及び上部層２４をパターニングする。図６（ｂ）のように、パターニングされた中間層２２及び上部層２４上に酸化シリコン膜からなるカバー層２５を形成する。図７（ａ）のように、カバー層２５を上部層２４が露出するように全面エッチングし、パターンニングされた中間層２２及び上部層２４の側面にサイドウォール層２６を形成することが好ましい。これにより、ワードライン１８幅を小さくすることができる。
さらに、図５（ｂ）のように、中間層２２及び上部層２４をパターニングする際には、上部層２４上にＢＡＲＣ膜３０（反射防止膜）及びフォトレジスト膜３２を形成する。ＢＡＲＣ膜３０及びフォトレジスト膜３２をパターニングする。図６（ａ）のように、フォトレジスト膜３２をマスクに中間層２２及び上部層２４をエッチングする。このように、上部層２４上にＢＡＲＣ膜３０を形成することにより、上部層２４の膜厚を薄くしても、上部層２４とＢＡＲＣ膜３０とで、フォトレジスト膜３２をパターニングする際の反射防止として機能することができる。よって、上部層２３の膜厚を薄くすることができる。
被エッチング層１７はワードライン１８（ゲート層）とすることができる。ゲート層は、多結晶シリコンで形成されることが多く、また微細化が求められている。よって、本発明を適用することが特に有効である。なお、比較例１及び実施例１における多結晶シリコンとはアモルファス状のシリコンを含んでもよい。
以上、本発明の好ましい実施例について詳述したが、本発明は係る特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
１０ 半導体基板
１２ トンネル酸化膜
１３ トラップ層
１４ トップ酸化膜
１６ ＯＮＯ膜
１７ 被エッチング層
１８ ワードライン
２０ マスク層
２１、２２ 中間層
２３、２４ 上部層
３０ ＢＡＲＣ膜
３２ フォトレジスト層
２５ カバー膜
２６ サイドウォール層
３４ 第１層
３６ 第２層
３８ 珪化金属層
１２ トンネル酸化膜
１３ トラップ層
１４ トップ酸化膜
１６ ＯＮＯ膜
１７ 被エッチング層
１８ ワードライン
２０ マスク層
２１、２２ 中間層
２３、２４ 上部層
３０ ＢＡＲＣ膜
３２ フォトレジスト層
２５ カバー膜
２６ サイドウォール層
３４ 第１層
３６ 第２層
３８ 珪化金属層
Claims (7)
- 半導体基板上にシリコンからなる被エッチング層を形成する工程と、
前記被エッチング層上に、酸化シリコン膜からなる中間層とシリコンからなる上部層とからなりパターンを有するマスク層を形成する工程と、
前記マスク層をマスクに前記被エッチング層をエッチングし、かつ前記上部層を除去する工程と、
エッチングされた前記被エッチング層の間に酸化シリコン膜からなる第１層及び窒化シリコン層からなる第２層を順に形成して２つの被エッチング層間の隙間を埋める工程と、
前記第１層及び前記第２層を形成した後、前記被エッチング層上の中間層を除去する工程と、を有することを特徴とする半導体装置の製造方法。 - 前記被エッチング層の上部に珪化金属層を形成する工程を有することを特徴とする請求項１記載の半導体装置の製造方法。
- 前記珪化金属層を形成する工程は、前記被エッチング層上に金属層を形成する工程と、熱処理することにより、前記金属層と前記被エッチング層の上部とから珪化金属層を形成する工程であることを特徴とする請求項２記載の半導体装置の製造方法。
- 前記マスク層を形成する工程は、前記被エッチング層上に前記中間層及び前記上部層を積層する工程と、
前記中間層及び前記上部層をパターニングする工程と、
パターニングされた前記中間層及び前記上部層上に酸化シリコン膜からなるカバー層を形成する工程と、
前記カバー層を前記上部層が露出するように全面エッチングし、パターンニングされた前記中間層及び前記上部層の側面にサイドウォール層を形成する工程と、を有することを特徴とする請求項１から３のいずれか一項記載の半導体装置の製造方法。 - 前記中間層及び前記上部層をパターニングする工程は、前記上部層上に反射防止膜及びフォトレジスト膜を形成する工程と、前記反射防止膜及び前記フォトレジスト膜をパターニングする工程と、前記フォトレジスト膜をマスクに前記中間層及び前記上部層をエッチングする工程を有することを特徴とする請求項４記載の半導体装置の製造方法。
- 被エッチング層を形成する工程と、
前記被エッチング層上に、中間層と前記被エッチング層と同じ元素からなる上部層とからなりパターンを有するマスク層を形成する工程と、
前記マスク層をマスクに被エッチング層をエッチングし、かつ前記上部層を除去する工程と、
エッチングされた前記被エッチング層の間に、前記中間層と同じ材料からなる第１層、及び第２層を形成して２つの被エッチング層間の隙間を埋める工程と、
前記第１層及び前記第２層を形成した後、前記被エッチング層上の中間層を除去する工程と、を有することを特徴とする半導体装置の製造方法。 - 前記被エッチング層はゲート層であることを特徴とする請求項１から６のいずれか一項記載の半導体装置の製造方法。
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