JP2002217414A - 半導体装置およびその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 ３ｎｍ以下の極薄ゲート酸化膜を有するゲー
ト電極構造を高精度に加工し、サリサイド形成を可能に
する半導体装置ならびにその製造方法を提供すること。 【解決手段】 ｐｏｌｙ−Ｓｉゲート電極１３のドライ
エッチングをＢあるいはＰを含んだシリコン酸化膜１４
をマスクとしてエッチングを行い、その後ＢあるいはＰ
を含んだシリコン酸化膜１４を選択的に除去する。ｐｏ
ｌｙ−Ｓｉ膜のゲート電極ドライエッチングにおいて３
ｎｍ以下の極薄ゲート酸化膜１２を突き破ることがな
く、かつサリサイド形成が実現でき、トランジスタの高
電流駆動能力、低抵抗化が実現できる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置および
その製造方法に関するものであり、特に多結晶シリコン
ゲート電極の形成方法に関し、主として、ゲート幅０．
１８μｍルール以下の高性能デバイスにおける半導体製
造工程において用いることができるように、改良を図っ
たものに関する。

【０００２】

【従来の技術】近年、トランジスタの高性能化のために
さらなるプロセルルールの微細化が進められている。ゲ
ート幅０．１８μｍルール以下の微細半導体デバイスの
ゲート電極は、トランジスタの高速化のために、従来の
Ｎ⁺同極ゲートからデュアルゲート電極構造、即ち、Ｐ
チャンネルトランジスタはＰ⁺電極を、Ｎチャンネルト
ランジスタはＮ⁺電極を、それぞれ用いたデュアルゲー
ト電極構造への移行が進んでいる。

【０００３】また、ゲート電極、ソース、ドレインの寄
生抵抗が無視できなくなり、これらの低抵抗化のため
に、ゲート電極、ソース、ドレイン上にＴｉ、Ｃｏなど
の金属シリサイドを形成する構造が必要となってきてい
る。

【０００４】以下、図２（ａ）〜図２（ｇ）を用いて従
来のデュアルゲート電極構造の形成方法について説明を
行う。まず、半導体（シリコン）基板上１０に素子分離
領域１１を形成した後、熱酸化法によりゲート酸化膜１
２（例えば３ｎｍ）を形成し、次いで化学的気相成長法
（ＣＶＤ法）により多結晶シリコン（ｐｏｌｙ−Ｓｉ）
膜１３（例えば２００ｎｍ）、の堆積を行う（図２
（ａ）参照）。その際、素子分離領域１１はシャロート
レンチアイソレーション法（ＳＴＩ法）により作製さ
れ、ＣＶＤ法により形成されたノンドープのシリコン酸
化膜で構成されている。

【０００５】次いで、リソグラフィー技術とイオン注入
技術を用いて、Ｎチャンネルトランジスタが形成される
領域には例えば燐のドープ１３ａを、Ｐチャンネルトラ
ンジスタが形成される領域には例えばホウ素のドープ１
３ｂを、それぞれ行う（図２（ｂ）参照）。次いでｐｏ
ｌｙ−Ｓｉ膜１３上に化学増幅型のレジストを成膜し、
ＫｒＦエキシマレーザによるリソグラフィー技術を用い
て化学増幅型のレジストパターン１６を形成する（図２
（ｃ）参照）。

【０００６】ここでレジストパターン１６は、下地膜厚
のばらつき、あるいは下地段差による下地反射率のばら
つきを制御しレジストパターン１６の寸法精度を得る目
的で有機材料の塗布による反射防止膜（Ａｎｔｉ Ｒｅ
ｆｌｅｃｔｉｖｅ Ｃｏａｔｉｎｇ：以下、ＡＲＣと称
す）１５上に形成されるのが一般的である。その後、こ
のレジストパターン１６をマスクとして、ＡＲＣ１５、
ｐｏｌｙ−Ｓｉ膜１３の異方性エッチングを順次行い、
その後レジストパターン１６を選択的に除去する（図２
（ｄ）参照）。

【０００７】次にゲート電極、ソース領域，ドレイン領
域上に金属シリサイドの形成を行うが、これには自己整
合的な形成を行うサリサイド（salicide;self-aligned
silicide)プロセスが一般的に用いられる。まず、サリ
サイドプロセスを行う前に、酸化膜、シリコン窒化膜な
どを全面に成膜し、異方性エッチングを行うことでサイ
ドウォールスペーサー１７を形成し（図２（ｅ）参
照）、ソース、ドレイン領域（図示せず）を形成した
後、例えばＣｏをスパッタ技術により全面に形成を行
う。その後熱処理（例えば４５０℃）を行えば、ゲート
電極、ソース領域、ドレイン領域上のＣｏはシリサイド
化されるが、一方サイドウォールスペーサー１７や素子
分離領域１１上はシリサイド化されずにＣｏのままであ
る（図２（ｆ）参照）。

【０００８】次いで、例えばアンモニアと過酸化水素と
の混合液でエッチングを行えば、Ｃｏのみが除去され、
ゲート電極、ソース、ドレイン上にＣｏシリサイドが自
己整合的に形成される（図２（ｇ）参照）。

【０００９】

【発明が解決しようとする課題】従来の多結晶シリコン
ゲート電極の形成は、以上のような工程により実施され
ており、デュアルゲート構造で、ゲート電極、ソース、
ドレイン上にＣｏシリサイドが選択的にかつ自己整合的
に形成された半導体装置を得ることができる。

【００１０】しかしながら、この従来技術をゲート寸法
が０．１８μｍ以下のデバイスに適用した場合、以下の
ような問題が生じることが確認されている。

【００１１】即ち、図２（ｃ）のｐｏｌｙ−Ｓｉ膜１３
のエッチングにおいて、レジストをマスクとしてエッチ
ングを行った場合、ゲート酸化膜に対する選択性を得る
ことが困難となる。ゲート酸化膜はプロセスが微細化す
るにつれて一層の薄膜化が進行しており、エッチングに
よってゲート酸化膜が突き破れてしまい、トランジスタ
の形成が不可能となる。

【００１２】その理由は、以下の通りである。即ち、ｐ
ｏｌｙ−Ｓｉ膜１３のエッチングでは、ゲート酸化膜に
対する高い選択性を得るためにエッチングガスとしてＨ
ＢｒガスにＯ₂ガスを添加した系が一般に用いられる。
これはＢｒ自体が酸化膜をエッチングしにくい特性を持
つことと、Ｏプラズマによりシリコンが酸化され易いこ
とと、ＳｉＢｒ系の反応生成物が酸化されデポジション
を起こしやすくなるためと考えられている。

【００１３】ところが、レジストをマスクとしてエッチ
ングを行う際に、エッチングガスとしてＨＢｒガスにＯ
₂ガスを添加した系を使用すると、ゲート酸化膜に対す
る選択性が著しく低下する。これは、レジスト中に含ま
れるＣがプラズマ解離しｐｏｌｙ−Ｓｉ膜１３のエッチ
ングにおけるオーバーエッチング時にゲート酸化膜を照
射し、これにより、ゲート酸化膜のＳｉ、Ｏ間の結合エ
ネルギーが弱まり、Ｏの引き抜きが起こり、さらにＳｉ
とＢｒの反応によりＳｉＢｒ₄が生成され、ゲート酸化
膜がエッチングされることが原因である。

【００１４】以上の現象を化学式で示すと、次のように
なる。 ２Ｓｉ−Ｏ ＋ Ｃ → ２Ｓｉ ＋ ＣＯ₂ …（１） Ｓｉ ＋ ４Ｂｒ^* → ＳｉＢｒ₄↑ …（２）

【００１５】ここで、各ボンドの結合エネルギーは以下
のとおりである。 Ｃ−Ｏ＝２５６．７ｋｃａｌ／ｍｏｌ Ｓｉ−Ｏ＝１９２ｋｃａｌ／ｍｏｌ Ｓｉ−Ｂｒ＝７０ｋｃａｌ／ｍｏｌ

【００１６】この現象はゲート酸化膜厚が５ｎｍ程度
（０．２５μｍデバイス相当）では必要な対ゲート酸化
膜選択比（ｐｏｌｙ−Ｓｉのエッチレート／ゲート酸化
膜のエッチレート）が５０以下のため問題とはならない
が、３．５ｎｍ程度以下（０．１８μｍデバイス以降、
必要な対ゲート酸化膜選択比が１００以上）では大きな
問題となる。

【００１７】このゲート酸化膜の選択性の向上に関して
は、図２（ｄ）におけるエッチング時のマスクをレジス
ト１６の替わりに、いわゆるハードマスクを用いれば解
決を図ることができる。即ち、ハードマスクは、シリコ
ン酸化膜、シリコン窒化膜などの無機絶縁膜からなり、
マスク中にＣを含まないため、上記（１）、（２）式で
示した反応が起こらず、ゲート酸化膜に対し高い選択性
を得ることができる。

【００１８】ところが、図２（ｅ）以降のサリサイドプ
ロセスを行う場合、ｐｏｌｙ−Ｓｉのエッチング時のマ
スクを選択的に除去する必要があるが、シリコン酸化膜
あるいはシリコン窒化膜をマスクとした場合、有効な除
去手段が存在しない。従って、単にＣｏシリサイドを電
極上に形成するだけではなく、その後にサリサイドプロ
セスを実施する場合には、上述のようなマスク材料の変
更で対応できないという問題が生じる。

【００１９】また、上述のように、マスクとしてレジス
トを使用した場合、Ｃが基板中、特にソース，ドレイン
を形成する領域に照射されてしまい、コンタクトを取る
べき領域であるにもかかわらず、抵抗値が高くなってし
まうという問題がある。

【００２０】また、ハードマスクを形成した後のイオン
注入によるハードマスクの膜減りを抑えることができる
ものとして、例えば特開２０００−１００９６５号公報
に示された半導体装置の製造方法がある。この公報に開
示された技術は、ポリサイドからなるゲート電極のエッ
チング用のハードマスク上に、ポリシリコンの補償膜を
予め形成しておき、ゲート電極のエッチング中に補償膜
もエッチングされることにより、ハードマスクの膜減り
を抑え、その後のイオン注入の際に、イオンがハードマ
スクを突き抜けるのを防止できるものである。

【００２１】しかしながら、この従来技術によれば、ゲ
ート電極のエッチングの際にオーバーエッチが起こりや
すいという問題があり、また、トランジスタを形成した
後、サリサイド法を実施するためにハードマスクを選択
的に除去する技術は開示されていない。

【００２２】本発明は上記のような従来のものの問題点
を解決するためになされたもので、ハードマスクを用い
てゲート酸化膜の選択性を向上させながらサリサイドプ
ロセスを実行でき、しかもこれを、基板の抵抗を上昇さ
せたり、オーバーエッチを生じさせたりすることなく、
実現できる半導体装置およびその製造方法を提供するこ
とを目的としている。

【００２３】

【課題を解決するための手段】そこで、上記問題点を解
決するために、本願の請求項１の発明に係る半導体装置
の製造方法は、半導体基板上に、ゲート絶縁膜、多結晶
シリコン膜、及びホウ素あるいは燐の少なくとも一方が
ドープされたシリコン酸化膜を順次積層し、前記ドープ
されたシリコン酸化膜のパターンを形成する工程と、前
記ドープされたシリコン酸化膜のパターンをマスクとし
て、前記多結晶シリコン膜をエッチングする工程と、前
記ドープされたシリコン酸化膜を選択的に除去する工程
とを含む、ことを特徴とするものである。

【００２４】本発明の請求項１の発明に係る半導体装置
の製造方法によれば、上記の構成によりｐｏｌｙ−Ｓｉ
ゲート電極の高精度ドライエッチングを実現する。すな
わち、Ｃ成分を含まないシリコン酸化膜をｐｏｌｙ−Ｓ
ｉゲート電極のドライエッチング時にマスクとして使用
することでゲート酸化膜に対する高い選択性が得られ
る。さらにこのシリコン酸化膜をホウ素あるいは燐を含
んだシリコン酸化膜とすることで、これらを含まないシ
リコン酸化膜、シリコン窒化膜、シリコン、ｐｏｌｙ−
Ｓｉに対し選択的な除去が可能となり、その後のサリサ
イド形成が可能となる。

【００２５】また、本願の請求項２の発明に係る半導体
装置の製造方法は、請求項１記載の半導体装置の製造方
法において、前記多結晶シリコン膜をエッチングする工
程は、ＨＢｒガスを含んだエッチングガスにより行う、
ことを特徴とするものである。本発明の請求項２の発明
に係る半導体装置の製造方法によれば、ＨＢｒガスを含
んだエッチングガスによりｐｏｌｙ−Ｓｉゲート電極を
ドライエッチングする際にＣ成分を含まないシリコン酸
化膜をマスクとして使用することで、ゲート酸化膜のエ
ッチングが抑えられ、ゲート酸化膜に対する高い選択性
が得られる。

【００２６】また、本願の請求項３の発明に係る半導体
装置の製造方法は、請求項１記載の半導体装置の製造方
法において、前記ドープされたシリコン酸化膜を選択的
に除去する工程は、フッ化水素ガスを含んだ気相エッチ
ングにより行う、ことを特徴とするものである。本発明
の請求項３の発明に係る半導体装置の製造方法によれ
ば、フッ化水素ガスを含んだ気相エッチングにより、ホ
ウ素あるいは燐を含んだシリコン酸化膜の選択的な除去
ができる。これは、ホウ素あるいは燐を含んだシリコン
酸化膜の吸湿性によりエッチング速度が上昇するためで
ある。

【００２７】また、本願の請求項４の発明に係る半導体
装置の製造方法は、請求項１記載の半導体装置の製造方
法において、前記ドープされたシリコン酸化膜を選択的
に除去する工程は、フッ酸を含む混合液により行う、こ
とを特徴とするものである。本発明の請求項４の発明に
係る半導体装置の製造方法によれば、フッ酸を含む混合
液により、ホウ素あるいは燐を含まないシリコン酸化膜
のエッチング速度が低下するため、シリコン酸化膜の選
択的な除去が可能となる。

【００２８】また、本願の請求項５の発明に係る半導体
装置の製造方法は、請求項４記載の半導体装置の製造方
法において、前記混合液は、前記フッ酸に加え塩酸を含
む、ことを特徴とするものである。本発明の請求項５の
発明に係る半導体装置の製造方法によれば、フッ酸と塩
酸を含む混合液により、ホウ素あるいは燐を含まないシ
リコン酸化膜のエッチング速度が低下するため、シリコ
ン酸化膜の選択的な除去が可能となる。

【００２９】また、本願の請求項６の発明に係る半導体
装置の製造方法は、請求項４記載の半導体装置の製造方
法において、前記混合液は、前記フッ酸に加え有機溶媒
を含む、ことを特徴とするものである。本発明の請求項
６の発明に係る半導体装置の製造方法によれば、フッ酸
と有機溶媒を含む混合液により、ホウ素あるいは燐を含
まないシリコン酸化膜のエッチング速度が低下するた
め、シリコン酸化膜の選択的な除去が可能となる。

【００３０】また、本願の請求項７の発明に係る半導体
装置の製造方法は、請求項６記載の半導体装置の製造方
法において、前記有機溶媒は、メタノール，エタノー
ル，イソプロピルアルコール，または酢酸のいずれかを
含む、ことを特徴とするものである。本発明の請求項７
の発明に係る半導体装置の製造方法によれば、フッ酸
と、メタノール，エタノール，イソプロピルアルコー
ル，または酢酸のいずれかを含む混合液により、ホウ素
あるいは燐を含まないシリコン酸化膜のエッチング速度
が低下するため、シリコン酸化膜の選択的な除去が可能
となる。

【００３１】また、本願の請求項８の発明に係る半導体
装置の製造方法は、請求項１記載の半導体装置の製造方
法において、前記ドープされたシリコン酸化膜中の前記
ホウ素濃度は、１重量％以上６重量％以下である、こと
を特徴とするものである。本発明の請求項８の発明に係
る半導体装置の製造方法によれば、前記ドープされたシ
リコン酸化膜をホウ素を１重量％以上６重量％以下含ん
だシリコン酸化膜とすることで、これらを含まないシリ
コン酸化膜、シリコン窒化膜、シリコン、ｐｏｌｙ−Ｓ
ｉに対して選択的な除去が可能となる。

【００３２】また、本願の請求項９の発明に係る半導体
装置の製造方法は、請求項１記載の半導体装置の製造方
法において、前記ドープされたシリコン酸化膜中の前記
燐濃度は、１重量％以上８重量％以下である、ことを特
徴とするものである。本発明の請求項９の発明に係る半
導体装置の製造方法によれば、前記ドープされたシリコ
ン酸化膜を燐を１重量％以上８重量％以下含んだシリコ
ン酸化膜とすることで、これらを含まないシリコン酸化
膜、シリコン窒化膜、シリコン、ｐｏｌｙ−Ｓｉに対し
て選択的な除去が可能となる。

【００３３】また、本願の請求項１０の発明に係る半導
体装置の製造方法は、請求項１記載の半導体装置の製造
方法において、前記ドープされたシリコン酸化膜を選択
的に除去する工程の後に、サリサイド法により金属シリ
サイド膜を自己整合的に形成する工程をさらに含む、こ
とを特徴とするものである。本発明の請求項１０の発明
に係る半導体装置の製造方法によれば、前記ｐｏｌｙ−
Ｓｉゲート電極のドライエッチング時にマスクとして使
用するシリコン酸化膜をホウ素あるいは燐を含んだシリ
コン酸化膜とすることで、これらを含まないシリコン酸
化膜、シリコン窒化膜、シリコン、ｐｏｌｙ−Ｓｉに対
し選択的な除去が可能となり、その後にサリサイド形成
が可能となる。

【００３４】また、本願の請求項１１の発明に係る半導
体装置の製造方法は、請求項１ないし４または１０のい
ずれかに記載の半導体装置の製造方法において、前記各
工程は、ゲート幅０．１８μｍルール以下のプロセスル
ールを適用したものである、ことを特徴とするものであ
る。本発明の請求項１１の発明に係る半導体装置の製造
方法によれば、ホウ素あるいは燐を含んだシリコン酸化
膜を使用するため、請求項１ないし４または１０記載の
各工程をゲート幅０．１８μｍルール以下のプロセスル
ールで実行しても、ゲート酸化膜に対し高い選択性が得
られ、ゲート酸化膜の突き破れが発生しない。また、マ
スクを選択的に除去できるため、その後のサリサイド形
成が可能となる。

【００３５】また、本願の請求項１２の発明に係る半導
体装置は、半導体基板上に、ゲート絶縁膜、及び多結晶
シリコン膜を順次積層してなるゲート電極構造を有する
半導体装置において、前記多結晶シリコン膜上および前
記半導体基板の主面上の一部分に、これらと直接接する
領域のみに金属シリサイド膜を有する、ことを特徴とす
るものである。本発明の請求項１２の発明に係る半導体
装置によれば、多結晶シリコン膜上および前記半導体基
板の主面上の一部分には、これらと直接接する領域のみ
に金属シリサイド膜を有するようにしたので、装置の低
抵抗化を実現した半導体装置が得られる。

【００３６】また、本願の請求項１３の発明に係る半導
体装置は、請求項１２記載の半導体装置において、前記
主面上の一部分は、ソース，ドレインが形成される領域
である、ことを特徴とするものである。本発明の請求項
１３の発明に係る半導体装置によれば、多結晶シリコン
膜上および前記半導体基板の主面上のソース，ドレイン
が形成される領域には、これらと直接接する領域のみに
金属シリサイド膜を有するようにしたので、低抵抗化を
実現した半導体装置が得られる。

【００３７】また、本願の請求項１４の発明に係る半導
体装置は、請求項１２記載の半導体装置において、前記
金属シリサイド膜は、前記多結晶シリコン膜上にホウ素
あるいは燐の少なくとも一方がドープされたシリコン酸
化膜をマスクとして形成し、該マスクを除去した後に、
自己整合的に形成されたものである、ことを特徴とする
ものである。本発明の請求項１４の発明に係る半導体装
置によれば、前記金属シリサイド膜が前記多結晶シリコ
ン膜上にホウ素あるいは燐の少なくとも一方がドープさ
れたシリコン酸化膜がマスクとして形成され、前記マス
クが除去された後に、自己整合的に形成されるため、サ
リサイド法により金属シリサイド膜を形成でき、低抵抗
化を実現した半導体装置が得られる。

【００３８】また、本願の請求項１５の発明に係る半導
体装置は、請求項１３記載の半導体装置において、前記
ソース，ドレインが形成される領域中には、炭素を含ま
ない、ことを特徴とするものである。本発明の請求項１
５の発明に係る半導体装置によれば、マスクとしてレジ
ストを使用しないため、ソース，ドレインが形成される
領域中には、炭素を含まれず、炭素が含まれる場合に比
べ低い抵抗値を維持することが可能となる。

【００３９】また、本願の請求項１６の発明に係る半導
体装置は、請求項１３記載の半導体装置において、前記
ソース，ドレインが形成される領域は、その上面の高さ
が前記半導体基板の主面と一致する、ことを特徴とする
ものである。本発明の請求項１６の発明に係る半導体装
置によれば、マスクとしてレジストを使用しないため、
基板の削れを生じることなく低抵抗化を実現した半導体
装置が得られる。

【００４０】また、本願の請求項１７の発明に係る半導
体装置は、請求項１４記載の半導体装置において、前記
ドープされたシリコン酸化膜中の前記ホウ素濃度は、１
重量％以上６重量％以下である、ことを特徴とするもの
である。本発明の請求項１７の発明に係る半導体装置に
よれば、ドライエッチング時にマスクとして、１重量％
以上６重量％以下のホウ素を含んだシリコン酸化膜とす
ることで、これを含まないシリコン酸化膜、シリコン窒
化膜、シリコン、ｐｏｌｙ−Ｓｉに対して選択的な除去
が可能となり、その後にサリサイド法を実施すること
で、金属シリサイド膜を形成でき、低抵抗化を実現した
半導体装置が得られる。

【００４１】また、本願の請求項１８の発明に係る半導
体装置は、請求項１４記載の半導体装置において、前記
ドープされたシリコン酸化膜中の前記燐濃度は、１重量
％以上８重量％以下である、ことを特徴とするものであ
る。本発明の請求項１８の発明に係る半導体装置によれ
ば、ドライエッチング時にマスクとして、１重量％以上
８重量％以下の燐を含んだシリコン酸化膜とすること
で、これを含まないシリコン酸化膜、シリコン窒化膜、
シリコン、ｐｏｌｙ−Ｓｉに対して選択的な除去が可能
となり、その後にサリサイド法を実施することで、金属
シリサイド膜を形成でき、低抵抗化を実現した半導体装
置が得られる。

【００４２】また、本願の請求項１９の発明に係る半導
体装置は、請求項１２ないし１４のいずれかに記載の半
導体装置であって、ゲート幅０．１８μｍルール以下の
プロセスルールを適用して製造したものである、ことを
特徴とするものである。本発明の請求項１９の発明に係
る半導体装置によれば、ホウ素あるいは燐を含んだ酸化
膜を使用するため、ゲート幅０．１８μｍルール以下の
プロセスルールを実行しても、ゲート酸化膜に対し高い
選択性が得られ、ゲート酸化膜の突き破れが発生しな
い。また、マスクを選択的に除去できるため、その後の
サリサイド形成が可能となる。

【００４３】

【発明の実施の形態】以下、本発明による半導体装置と
その製造方法の実施の形態について説明する。 （実施の形態１）この実施の形態１は、ハードマスクと
してＢＰＳＧ膜を用いることにより、本来相容れない，
ハードマスクによるエッチングとサリサイドプロセスと
を両立できるようにしたものである。

【００４４】図１（ａ）〜図１（ｈ）を用いて本発明に
よるゲート電極構造の形成方法について説明を行う。ま
ず、半導体（シリコン）基板１０上に素子分離領域１１
を形成した後、熱酸化法によりゲート酸化膜１２（例え
ば３ｎｍ）を形成し、化学的気相成長法（ＣＶＤ法）に
より多結晶シリコン（ｐｏｌｙ−Ｓｉ）膜１３（例えば
２００ｎｍ）、の堆積を行う（図１（ａ）参照）。その
際、素子分離領域１１はシャロートレンチアイソレーシ
ョン法（ＳＴＩ法）により作製され、ＣＶＤ法により形
成されたノンドープのシリコン酸化膜で構成されてい
る。

【００４５】次いで、リソグラフィー技術とイオン注入
技術を用いて、ｐｏｌｙ−Ｓｉ膜１３中のＮチャンネル
トランジスタが形成される領域には例えば燐のドープ１
３ａを、Ｐチャンネルトランジスタが形成される領域に
は例えばホウ素のドープ１３ｂを、それぞれ行う（図１
（ｂ）参照）。

【００４６】次に、ｐｏｌｙ−Ｓｉ膜１３上にホウ素あ
るいは燐の少なくとも一方を含んだシリコン酸化膜とし
てボロンリンガラス膜（ＢＰＳＧ膜）１４をＣＶＤ法で
１５０ｎｍ堆積する。この実施の形態１の例では、ＢＰ
ＳＧ膜中のホウ素の濃度を４ｗｔ．％、燐の濃度を５ｗ
ｔ．％とした。

【００４７】次いでＫｒＦエキシマレーザによるリソグ
ラフィー技術を用いて化学増幅型のレジストパターン１
６を形成する（図１（ｃ）参照）。ここでレジストパタ
ーン１６は、有機材料の塗布によるＡＲＣ１５上に形成
する。

【００４８】その後、このレジストパターン１６をマス
クとして、ＡＲＣ１５、ＢＰＳＧ膜１４のドライエッチ
ングを順次行い、Ｏ₂プラズマによるアッシングによ
り、レジストパターン１６、ＡＲＣ１５を除去する（図
１（ｄ）参照）。その後、レジストパターン１６のパタ
ーンが転写されたＢＰＳＧ膜１４をマスクとして、ｐｏ
ｌｙ−Ｓｉ膜１３のドライエッチングを行う。

【００４９】図３は、このｐｏｌｙ−Ｓｉ膜１３のドラ
イエッチングの際に使用する誘導結合型プラズマ発生装
置の構造を示す模式図である。図３において、３１は接
地され内壁がセラミック、アルミナまたは石英等の絶縁
物で覆われたチャンバー、３２は高周波電力が印加され
る上部電極である。上部電極３２はコイル状の形状をし
ており、高周波電源３４によりここに高周波電力が印加
されることにより、誘導結合プラズマがチャンバー内に
発生する。下部電極３３は高周波電力が印加される試料
台であり、高周波電源３５によりここに印加される高周
波電力によりイオンエネルギーの制御を行う。また、下
部電極３３の内部は、冷媒などにより電極温度を制御す
る機構（図示せず）を有しており、電極温度を−３０℃
から１００℃程度まで制御できる。チャンバー３１には
エッチングガスがマスフローコントローラ（図示せず）
を介して導入口（図示せず）から導かれ、チャンバー内
圧力はターボポンプ（図示せず）により０．１Ｐａから
１０Ｐａ程度に制御できる。

【００５０】そのエッチング条件として、ＨＢｒガス流
量＝８０ｍｌ／ｍｉｎ、Ｏ₂ガス流量＝３ｍｌ／ｍｉ
ｎ、圧力＝０．４Ｐａ、上部電極印加電力＝３００Ｗ、
下部電極印加電力＝５０Ｗ、下部電極温度＝５０℃でエ
ッチングを行った。

【００５１】本実施の形態１の場合、ＢＰＳＧ膜をエッ
チングマスクとしているためマスク中にＣが含まれな
い。これによりゲート酸化膜に対し高い選択性が得られ
る。上記エッチング条件下でＢＰＳＧ膜をマスクとした
場合の対ゲート酸化膜選択比は約２００、レジストをマ
スクとした場合のそれは４５であった。

【００５２】このため、エッチング形状はほぼ垂直形状
が得られ、ゲート酸化膜の突き破れ、エッチング残さの
発生はなく、良好なエッチング特性が得られた（図１
（ｅ）参照）。

【００５３】次にＢＰＳＧ膜１４の除去を行う。この除
去はフッ化水素ガスを含んだ気相エッチングにより行っ
た。図４は、この気相エッチングの際に使用する気相エ
ッチング装置の構造を示す模式図である。図４におい
て、４１は内壁がフッ素樹脂等の耐酸性物質で覆われた
チャンバー、４２は試料台で、その内部は、冷媒などに
より電極温度を制御する機構（図示せず）ならびにウェ
ハー面内のエッチング均一性向上を目的とした回転機構
（図示せず）を有しており、電極温度を−３０℃から１
００℃程度まで制御できる。チャンバー４１にはエッチ
ングガスがマスフローコントローラ４３を介して導入口
４４から導かれ、チャンバー内圧はポンプ（図示せず）
により０．１Ｐａから０．１ＭＰａ程度に制御できる。

【００５４】エッチング条件としてＨＦガス流量＝５０
０ｍｌ／ｍｉｎ、Ｎ₂ガス流量＝５０ｍｌ／ｍｉｎ、試
料台温度＝５０℃、試料台回転数１００ｒｐｍでエッチ
ングを行った。上記エッチング条件下でＢＰＳＧ膜のエ
ッチレートは約８００ｎｍ／ｍｉｎ、対熱酸化膜選択比
は１０００以上、シリコン、ｐｏｌｙ−Ｓｉ、シリコン
窒化膜はほとんどエッチングされず、これらの膜に対す
る選択比は無限大である。

【００５５】このエッチングにより、その吸湿性によっ
てＢＰＳＧ膜１４だけが除去され、ｐｏｌｙ−Ｓｉ電極
の形状変化、ＳＴＩのシリコン酸化膜の減少、シリコン
基板の削れ、基板の抵抗の増大、などの発生はなく、良
好なエッチング特性が得られた（図１（ｆ）参照）。

【００５６】なお、このシリコン基板の削れは、レジス
トをマスクとした場合のレジストに含まれるＣがシリコ
ン基板へ照射されることによるもので、主にトランジス
タ形成面、即ち、ソース，ドレインが形成される領域の
上面が、シリコン基板の主面の高さよりも低くなるもの
である。また、基板の抵抗の増大もレジストをマスクと
した場合のＣの照射によるもので、Ｃがシリコン基板中
に進入することで起こり得るが、本実施の形態１ではこ
れらの現象は生じなかった。

【００５７】その後、イオン注入技術などによりＬＤＤ
（ライトドープトドレイン）領域（図示せず）を形成
し、次いでＣＶＤ法によりシリコン酸化膜を例えば１８
０ｎｍに成膜し、ドライエッチング技術により全面をエ
ッチバックし、サイドウォールスペーサー１７を形成
し、ソース、ドレイン領域（図示せず）を形成した後
（図１（ｇ）参照）、サリサイド技術によりゲート電
極、ソース、ドレイン領域に金属シリサイドの形成を行
う。

【００５８】本実施の形態１ではまずＣｏ１８をスパッ
タ技術により例えば１５ｎｍの厚さで全面に形成を行
う。その後熱処理（例えば４５０℃）を行い、ゲート電
極、ソース、ドレイン上のＣｏをシリサイド１９化させ
る（図１（ｈ）参照）。次いで、例えばアンモニアと過
酸化水素との混合液でエッチングを行えばＣｏだけが選
択的に除去され、ゲート電極、ソース、ドレイン上にＣ
ｏシリサイドが自己整合的に形成される（図１（ｉ）参
照）。

【００５９】このように、本実施の形態１では、ＢＰＳ
Ｇ膜をｐｏｌｙ−Ｓｉゲートのエッチング時のハードマ
スクとして用いるため、ゲート幅０．１８μｍルール以
下のプロセスルールに基づいて製造を行っても高いゲー
ト酸化膜選択性が得られ、ｐｏｌｙ−Ｓｉ膜のゲート電
極ドライエッチングにおいて３ｎｍ以下の極薄ゲート酸
化膜を突き破ることがなく、トランジスタの形成が可能
となる。さらに、このＢＰＳＧ膜はエッチング後、選択
除去が可能であるため、サリサイドプロセスが適用で
き、トランジスタの高電流駆動能力、低抵抗化が実現で
きる。

【００６０】（実施の形態２）本発明の実施の形態２と
して、図１（ｆ）におけるＢＰＳＧ膜１４の選択的なエ
ッチングをフッ酸、塩酸の混合液で行った例を示す。ｐ
ｏｌｙ−Ｓｉ膜１３のドライエッチングまでの各工程は
図１（ａ）〜図１（ｅ）までの工程と同様である。ｐｏ
ｌｙ−Ｓｉ膜１３のドライエッチング後のＢＰＳＧ膜１
４の除去は一般的なバス式洗浄装置（図示せず）で、フ
ッ酸、塩酸、水の体積混合比として１：１０：１００
０、液温度＝２０℃（室温付近）でエッチングを行っ
た。

【００６１】上記エッチング条件下でＢＰＳＧ膜のエッ
チレートは約８ｎｍ／分、熱酸化膜のエッチレートは約
０．２ｎｍ／分、ＢＰＳＧ膜の対熱酸化膜選択比は約４
０、シリコン、ｐｏｌｙ−Ｓｉ、シリコン窒化膜はほと
んどエッチングされず、これらの膜に対する選択比は無
限大である。

【００６２】これは、上記混合液中で、Ｆ^-濃度がＨＦ₂
^-濃度より高くなり、熱酸化膜などのＢ、Ｐを含まない
シリコン酸化膜のエッチレートが低下するためと考えら
れる。

【００６３】このエッチングにより、ＢＰＳＧ膜１４だ
けが除去され、ｐｏｌｙ−Ｓｉ電極の形状変化、ＳＴＩ
のシリコン酸化膜の減少、シリコン基板の削れなどの発
生はなく、良好なエッチング特性が得られた。この後、
図１（ｇ）〜図１（ｉ）で示した実施の形態１と同様の
工程でゲート電極、ソース、ドレイン上にＣｏシリサイ
ドが自己整合的に形成される。

【００６４】このように、本実施の形態２では、ＢＰＳ
Ｇ膜をｐｏｌｙ−Ｓｉゲートのエッチング時のハードマ
スクとして用いるため、ゲート幅０．１８μｍルール以
下のプロセスルールに基づいて製造を行っても高いゲー
ト酸化膜選択性が得られ、ｐｏｌｙ−Ｓｉ膜のゲート電
極ドライエッチングにおいて３ｎｍ以下の極薄ゲート酸
化膜を突き破ることがなく、トランジスタの形成が可能
となる。さらに、このＢＰＳＧ膜はエッチング後、フッ
酸と塩酸との混合液により選択除去が可能であるため、
サリサイドプロセスが適用でき、トランジスタの高電流
駆動能力、低抵抗化が実現できる。

【００６５】（実施の形態３）本発明の実施の形態３と
して、図１（ｆ）におけるＢＰＳＧ膜１４の選択的なエ
ッチングをフッ酸と有機溶媒との混合液で行った例を示
す。ｐｏｌｙ−Ｓｉ膜１３のドライエッチングまでは図
１（ａ）〜図１（ｅ）までと同様である。

【００６６】ｐｏｌｙ−Ｓｉ膜１３のドライエッチング
後のＢＰＳＧ膜１４の除去は一般的なバス式洗浄装置
（図示せず）で、フッ酸、メタノール、水の体積混合比
として１：８０：１、液温度＝２０℃（室温付近）でエ
ッチングを行った。

【００６７】上記エッチング条件下でＢＰＳＧ膜のエッ
チレートは約８ｎｍ／分、熱酸化膜のエッチレートは約
０．１ｎｍ／分、ＢＰＳＧ膜の対熱酸化膜選択比は約８
０、シリコン、ｐｏｌｙ−Ｓｉ、シリコン窒化膜はほと
んどエッチングされず、これらの膜に対する選択比は無
限大である。これは有機溶媒中で、ＨＦ₂ ^-濃度が低くな
り、熱酸化膜などのＢ、Ｐを含まない酸化膜のエッチレ
ートが低下するためと考えられる。

【００６８】エッチングは、ＢＰＳＧ膜１４だけが除去
され、ｐｏｌｙ−Ｓｉ電極の形状変化、ＳＴＩのシリコ
ン酸化膜の減少、シリコン基板の削れなどの発生はな
く、良好なエッチング特性が得られた。この後、図１
（ｇ）〜図１（ｉ）で示した実施の形態１と同様の工程
でゲート電極、ソース、ドレイン上にＣｏシリサイドが
自己整合的に形成される。

【００６９】このように、本実施の形態３では、ＢＰＳ
Ｇ膜をｐｏｌｙ−Ｓｉゲートのエッチング時のハードマ
スクとして用いるため、ゲート幅０．１８μｍルール以
下のプロセスルールに基づいて製造を行っても高いゲー
ト酸化膜選択性が得られ、ｐｏｌｙ−Ｓｉ膜のゲート電
極ドライエッチングにおいて３ｎｍ以下の極薄ゲート酸
化膜を突き破ることがなく、トランジスタの形成が可能
となる。さらに、このＢＰＳＧ膜はエッチング後、フッ
酸と有機溶媒との混合液により選択除去が可能であるた
め、サリサイドプロセスが適用でき、トランジスタの高
電流駆動能力、低抵抗化が実現できる。

【００７０】なお、本実施の形態３におけるＢＰＳＧ膜
のエッチング条件は一例を示すものでこの限りではな
い。メタノールの替わりにエタノール、イソプロピルア
ルコール、酢酸などでも同様の結果が得られる。また、
これらを適宜混合したものをフッ酸に混合したものを用
いてもよい。

【００７１】また、ＢＰＳＧ膜についてもホウ素濃度１
〜６重量％、燐濃度１〜８重量％まで同様の効果が得ら
れた。また、ボロンガラス（ＢＳＧ）、リンガラス（Ｐ
ＳＧ）でも同様の効果が得られる。

【００７２】なお、本実施の形態１ないし３では、ｐｏ
ｌｙ−Ｓｉ膜１３のエッチングを、図３に示すような構
成の誘導結合型ドライエッチング装置を用いて行うよう
にしたが、それ以外の、例えばＲＩＥ（Ｒｅａｃｔｉｖ
ｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）、ＥＣＲ（Ｅｌｅｃｔｒ
ｏｎ Ｃｙｃｌｏｔｒｏｎ Ｒｅｓｏｎａｎｃｅ）方式
等のプラズマ源を搭載するドライエッチング装置を用い
ても同様の効果が得られることは言うまでもない。

【００７３】また、ｐｏｌｙ−Ｓｉ膜のドライエッチ条
件なども一例を示すもので、この限りではない。また、
上記実施の形態１ないし３では、ゲート電極、ソース、
ドレイン上にＣｏシリサイドを形成するようにしたが、
Ｔｉ等、他の金属のシリサイドを形成するようにしても
よい。さらに、各種エッチャントや添加物等も、上記実
施の形態１ないし３と同じ物質に限るものではなく、類
似した性質を有する物質を用いてもよい。

【００７４】

【発明の効果】以上のように、本願の請求項１の発明に
係る半導体装置の製造方法によれば、半導体基板上に、
ゲート絶縁膜、多結晶シリコン膜、及びホウ素あるいは
燐の少なくとも一方がドープされたシリコン酸化膜を順
次積層し、前記ドープされたシリコン酸化膜のパターン
を形成する工程と、前記ドープされたシリコン酸化膜の
パターンをマスクとして、前記多結晶シリコン膜をエッ
チングする工程と、前記ドープされたシリコン酸化膜を
選択的に除去する工程とを含む、ようにしたので、Ｃ成
分を含まないドープされたシリコン酸化膜を多結晶シリ
コン膜のドライエッチング時にマスクとして使用するこ
とで、多結晶シリコン膜からなるゲート電極の高精度ド
ライエッチングを実現でき、ゲート絶縁膜に対する高い
選択性が得られる。さらにこのドープされたシリコン酸
化膜はホウ素あるいは燐を含まないゲート絶縁膜、半導
体基板、多結晶シリコン膜に対し選択的に除去すること
が可能となり、その後のサリサイド形成が可能となる。
以上のことから、本発明は、高性能デバイスにおける半
導体製造工程において、大変重要な製造方法を提供でき
る効果がある。

【００７５】また、本願の請求項２の発明に係る半導体
装置の製造方法によれば、請求項１記載の半導体装置の
製造方法において、前記多結晶シリコン膜をエッチング
する工程は、ＨＢｒガスを含んだエッチングガスにより
行う、ようにしたので、マスクにＣが含まれないため、
ＨＢｒガスを含んだエッチングガスによりエッチングを
行ってもゲート絶縁膜のエッチングが抑えられ、ゲート
絶縁膜に対する高い選択性が得られる効果がある。

【００７６】また、本願の請求項３の発明に係る半導体
装置の製造方法によれば、請求項１記載の半導体装置の
製造方法において、前記ドープされたシリコン酸化膜を
選択的に除去する工程は、フッ化水素ガスを含んだ気相
エッチングにより行う、ようにしたので、フッ化水素ガ
スを含んだ気相エッチングにより、ホウ素あるいは燐を
含んだシリコン酸化膜の吸湿性によりエッチング速度が
上昇し、ホウ素あるいは燐を含んだシリコン酸化膜の選
択的な除去が可能となる効果がある。

【００７７】また、本願の請求項４の発明に係る半導体
装置の製造方法によれば、請求項１記載の半導体装置の
製造方法において、前記ドープされたシリコン酸化膜を
選択的に除去する工程は、フッ酸を含む混合液により行
う、ようにしたので、フッ酸を含む混合液により、ホウ
素あるいは燐を含まないシリコン酸化膜のエッチング速
度が低下するため選択的な除去が可能となる効果があ
る。

【００７８】また、本願の請求項５の発明に係る半導体
装置の製造方法によれば、請求項４記載の半導体装置の
製造方法において、前記混合液は、前記フッ酸に加え塩
酸を含む、ようにしたので、フッ酸と塩酸を含む混合液
により、ホウ素あるいは燐を含まないシリコン酸化膜の
エッチング速度が低下するためシリコン酸化膜の選択的
な除去が可能となる効果がある。

【００７９】また、本願の請求項６の発明に係る半導体
装置の製造方法によれば、請求項４記載の半導体装置の
製造方法において、前記混合液は、前記フッ酸に加え有
機溶媒を含む、ようにしたので、フッ酸と有機溶媒を含
む混合液により、ホウ素あるいは燐を含まないシリコン
酸化膜のエッチング速度が低下するためシリコン酸化膜
の選択的な除去が可能となる効果がある。

【００８０】また、本願の請求項７の発明に係る半導体
装置の製造方法によれば、請求項６記載の半導体装置の
製造方法において、前記有機溶媒は、メタノール，エタ
ノール，イソプロピルアルコール，または酢酸のいずれ
かを含む、ようにしたので、フッ酸と、メタノール，エ
タノール，イソプロピルアルコール，または酢酸のいず
れかを含む混合液により、ホウ素あるいは燐を含まない
シリコン酸化膜のエッチング速度が低下するため選択的
な除去が可能となる効果がある。

【００８１】また、本願の請求項８の発明に係る半導体
装置の製造方法によれば、請求項１記載の半導体装置の
製造方法において、前記ドープされたシリコン酸化膜中
の前記ホウ素濃度は、１重量％以上６重量％以下とした
ので、これを含まないゲート絶縁膜、半導体基板、多結
晶シリコン膜に対し選択的な除去が可能となる効果があ
る。

【００８２】また、本願の請求項９の発明に係る半導体
装置の製造方法によれば、請求項１記載の半導体装置の
製造方法において、前記ドープされたシリコン酸化膜中
の前記燐濃度は、１重量％以上８重量％以下としたの
で、これを含まないゲート絶縁膜、半導体基板、多結晶
シリコン膜に対し選択的な除去が可能となる効果があ
る。

【００８３】また、本願の請求項１０の発明に係る半導
体装置の製造方法によれば、請求項１記載の半導体装置
の製造方法において、前記ドープされたシリコン酸化膜
を選択的に除去する工程の後に、サリサイド法により金
属シリサイド膜を自己整合的に形成する工程をさらに含
む、ようにしたので、前記多結晶シリコン膜のドライエ
ッチング時にマスクとして使用するシリコン酸化膜をホ
ウ素あるいは燐を含んだシリコン酸化膜とすることで、
その選択的な除去が可能となり、その後にサリサイド形
成が可能となる効果がある。

【００８４】また、本願の請求項１１の発明に係る半導
体装置の製造方法によれば、請求項１ないし４または１
０のいずれかに記載の半導体装置の製造方法において、
前記各工程は、ゲート幅０．１８μｍルール以下のプロ
セスルールを適用するようにしたので、請求項１ないし
４または１０のいずれかに記載の各工程をゲート幅０．
１８μｍルール以下のプロセスルールで実行しても、ホ
ウ素あるいは燐を含んだシリコン酸化膜をマスクとして
使用するため、ゲート絶縁膜に対し高い選択性が得ら
れ、ゲート絶縁膜の突き破れが発生しない。また、マス
クを選択的に除去できるため、その後のサリサイド形成
が可能となる効果がある。

【００８５】また、本願の請求項１２の発明に係る半導
体装置によれば、半導体基板上にゲート絶縁膜、及び多
結晶シリコン膜を順次積層してなるゲート電極構造を有
する半導体装置において、前記多結晶シリコン膜上およ
び前記半導体基板の主面上の一部分に、これらと直接接
する領域のみに金属シリサイド膜を有する、ようにした
ので、装置の低抵抗化を実現した半導体装置が得られる
効果がある。

【００８６】また、本願の請求項１３の発明に係る半導
体装置によれば、請求項１２記載の半導体装置におい
て、前記主面上の一部分は、ソース，ドレインが形成さ
れる領域としたので、多結晶シリコン膜上および前記半
導体基板の主面上のソース，ドレインが形成される領域
には、これらと直接接する領域のみに金属シリサイド膜
を有する、低抵抗化を実現した半導体装置が得られる効
果がある。

【００８７】また、本願の請求項１４の発明に係る半導
体装置によれば、請求項１２記載の半導体装置におい
て、前記金属シリサイド膜は、前記多結晶シリコン膜上
にホウ素あるいは燐の少なくとも一方がドープされたシ
リコン酸化膜をマスクとして形成し、該マスクを除去し
た後に、自己整合的に形成されたものとしたので、サリ
サイド法により金属シリサイド膜を形成でき、低抵抗化
を実現した半導体装置が得られる効果がある。

【００８８】また、本願の請求項１５の発明に係る半導
体装置によれば、請求項１３記載の半導体装置におい
て、前記ソース，ドレインが形成される領域中には、炭
素を含まないものであり、これは、マスクとしてレジス
トを使用しないため、ソース，ドレインが形成される領
域中には炭素が含まれず、マスクとしてレジストを使用
したために炭素が含まれる場合に比べ、低い抵抗値を維
持することが可能となる効果がある。

【００８９】また、本願の請求項１６の発明に係る半導
体装置によれば、請求項１３記載の半導体装置におい
て、前記ソース，ドレインが形成される領域は、その上
面の高さが前記半導体基板の主面と一致するものであ
る。これは、マスクとしてレジストを使用しないため、
レジストに含まれるＣが照射されて基板の削れを生じる
ことがないためであり、低抵抗化を実現した半導体装置
が得られる効果がある。

【００９０】また、本願の請求項１７の発明に係る半導
体装置によれば、請求項１４記載の半導体装置におい
て、前記ドープされたシリコン酸化膜中の前記ホウ素濃
度は、１重量％以上６重量％以下としたので、これを含
まないゲート絶縁膜、半導体基板、多結晶シリコン膜に
対し選択的な除去が可能となり、その後にサリサイド法
を実施することで、金属シリサイド膜を形成でき、低抵
抗化を実現した半導体装置が得られる効果がある。

【００９１】また、本願の請求項１８の発明に係る半導
体装置によれば、請求項１４記載の半導体装置におい
て、前記ドープされたシリコン酸化膜中の前記燐濃度
は、１重量％以上８重量％以下としたので、これを含ま
ないゲート絶縁膜、半導体基板、多結晶シリコン膜に対
し選択的な除去が可能となり、その後にサリサイド法を
実施することで、金属シリサイド膜を形成でき、低抵抗
化を実現した半導体装置が得られる効果がある。

【００９２】また、本願の請求項１９の発明に係る半導
体装置によれば、請求項１２ないし１４のいずれかに記
載の半導体装置であって、ゲート幅０．１８μｍルール
以下のプロセスルールを適用して製造するようにしたの
で、ゲート幅０．１８μｍルール以下のプロセスルール
を実行しても、ゲート酸化膜に対し高い選択性が得ら
れ、ゲート酸化膜の突き破れが発生しない。また、マス
クを選択的に除去できるため、その後のサリサイド形成
が可能となる効果がある。

【図面の簡単な説明】

【図１】本発明の実施の形態１ないし３による半導体装
置およびその製造方法における、ゲート電極形成方法を
示したプロセスの工程断面図である。

【図２】従来のゲート電極形成方法を示したプロセスの
工程断面図である。

【図３】本発明の実施の形態１ないし３で用いたｐｏｌ
ｙ−Ｓｉ膜のドライエッチング装置系を示す図である。

【図４】本発明の実施の形態１で用いた気相エッチング
装置系を示す図である。

【符号の説明】

１０ 半導体（Ｓｉ）基板 １１ 素子分離領域 １２ ゲート酸化膜 １３ ｐｏｌｙ−Ｓｉ膜 １３ａ 燐ドープ領域 １３ｂ ホウ素ドープ領域 １４ ＢＰＳＧ膜 １５ ＡＲＣ膜 １６ レジストパターン １７ サイドウォールスペーサー １８ Ｃｏ １９ Ｃｏシリサイド ３１ チャンバー ３２ 上部電極 ３３ 下部電極（試料台） ４１ チャンバー ４２ 試料台 ４３ マスフローコントローラー ４４ ガス導入口

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/8238 Ｈ０１Ｌ 27/08 ３２１Ｄ 27/092 Ｆターム(参考） 4M104 BB01 BB20 BB25 CC01 CC05 DD02 DD37 DD43 DD64 DD67 DD71 DD78 DD84 GG09 GG10 GG14 HH20 5F004 AA04 AA05 BA20 BB13 DA00 DA20 DA25 DA26 DA29 DB02 DB04 DB05 DB06 EA06 EA10 EA34 EB02 5F033 HH04 HH25 HH27 KK01 KK25 KK27 LL04 MM07 PP06 PP15 QQ08 QQ15 QQ20 QQ28 QQ35 QQ70 QQ73 VV06 WW01 WW04 XX31 5F040 DA00 DB03 DC01 EC01 EC04 EC07 EC13 EC28 EF02 EK05 FA05 FB02 FC00 FC19 FC21 5F048 AC03 BA01 BB06 BB07 BB08 BB12 BC06 BF06 BG01 BG13 DA25

Claims (19)

【特許請求の範囲】
1. 【請求項１】 半導体基板上に、ゲート絶縁膜、多結晶
   シリコン膜、及びホウ素あるいは燐の少なくとも一方が
   ドープされたシリコン酸化膜を順次積層し、前記ドープ
   されたシリコン酸化膜のパターンを形成する工程と、 前記ドープされたシリコン酸化膜のパターンをマスクと
   して、前記多結晶シリコン膜をエッチングする工程と、 前記ドープされたシリコン酸化膜を選択的に除去する工
   程とを含む、 ことを特徴とする半導体装置の製造方法。
2. 【請求項２】 請求項１記載の半導体装置の製造方法に
   おいて、 前記多結晶シリコン膜をエッチングする工程は、ＨＢｒ
   ガスを含んだエッチングガスにより行う、 ことを特徴とする半導体装置の製造方法。
3. 【請求項３】 請求項１記載の半導体装置の製造方法に
   おいて、 前記ドープされたシリコン酸化膜を選択的に除去する工
   程は、フッ化水素ガスを含んだ気相エッチングにより行
   う、 ことを特徴とする半導体装置の製造方法。
4. 【請求項４】 請求項１記載の半導体装置の製造方法に
   おいて、 前記ドープされたシリコン酸化膜を選択的に除去する工
   程は、フッ酸を含む混合液により行う、 ことを特徴とする半導体装置の製造方法。
5. 【請求項５】 請求項４記載の半導体装置の製造方法に
   おいて、 前記混合液は、前記フッ酸に加え塩酸を含む、 ことを特徴とする半導体装置の製造方法。
6. 【請求項６】 請求項４記載の半導体装置の製造方法に
   おいて、 前記混合液は、前記フッ酸に加え有機溶媒を含む、 ことを特徴とする半導体装置の製造方法。
7. 【請求項７】 請求項６記載の半導体装置の製造方法に
   おいて、 前記有機溶媒は、メタノール，エタノール，イソプロピ
   ルアルコール，または酢酸のいずれかを含む、 ことを特徴とする半導体装置の製造方法。
8. 【請求項８】 請求項１記載の半導体装置の製造方法に
   おいて、 前記ドープされたシリコン酸化膜中の前記ホウ素濃度
   は、１重量％以上６重量％以下である、 ことを特徴とする半導体装置の製造方法。
9. 【請求項９】 請求項１記載の半導体装置の製造方法に
   おいて、 前記ドープされたシリコン酸化膜中の前記燐濃度は、１
   重量％以上８重量％以下である、 ことを特徴とする半導体装置の製造方法。
10. 【請求項１０】 請求項１記載の半導体装置の製造方法
    において、 前記ドープされたシリコン酸化膜を選択的に除去する工
    程の後に、サリサイド法により金属シリサイド膜を自己
    整合的に形成する工程をさらに含む、 ことを特徴とする半導体装置の製造方法。
11. 【請求項１１】 請求項１ないし４または１０のいずれ
    かに記載の半導体装置の製造方法において、 前記各工程は、ゲート幅０．１８μｍルール以下のプロ
    セスルールを適用したものである、 ことを特徴とする半導体装置の製造方法。
12. 【請求項１２】 半導体基板上に、ゲート絶縁膜、及び
    多結晶シリコン膜を順次積層してなるゲート電極構造を
    有する半導体装置において、 前記多結晶シリコン膜上および前記半導体基板の主面上
    の一部分に、これらと直接接する領域のみに金属シリサ
    イド膜を有する、 ことを特徴とする半導体装置。
13. 【請求項１３】 請求項１２記載の半導体装置におい
    て、 前記主面上の一部分は、ソース，ドレインが形成される
    領域である、 ことを特徴とする半導体装置。
14. 【請求項１４】 請求項１２記載の半導体装置におい
    て、 前記金属シリサイド膜は、前記多結晶シリコン膜上に、
    ホウ素あるいは燐の少なくとも一方がドープされたシリ
    コン酸化膜をマスクとして形成し、該マスクを除去した
    後に、自己整合的に形成されたものである、 ことを特徴とする半導体装置。
15. 【請求項１５】 請求項１３記載の半導体装置におい
    て、 前記ソース，ドレインが形成される領域中には、炭素を
    含まない、 ことを特徴とする半導体装置。
16. 【請求項１６】 請求項１３記載の半導体装置におい
    て、 前記ソース，ドレインが形成される領域は、その上面の
    高さが前記半導体基板の主面と一致する、 ことを特徴とする半導体装置。
17. 【請求項１７】 請求項１４記載の半導体装置におい
    て、 前記ドープされたシリコン酸化膜中の前記ホウ素濃度
    は、１重量％以上６重量％以下である、 ことを特徴とする半導体装置。
18. 【請求項１８】 請求項１４記載の半導体装置におい
    て、 前記ドープされたシリコン酸化膜中の前記燐濃度は、１
    重量％以上８重量％以下である、 ことを特徴とする半導体装置。
19. 【請求項１９】 請求項１２ないし１４のいずれかに記
    載の半導体装置であって、 ゲート幅０．１８μｍルール以下のプロセスルールを適
    用して製造したものである、 ことを特徴とする半導体装置。