JPH11162814A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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JPH11162814A JP9326106A JP32610697A JPH11162814A JP H11162814 A JPH11162814 A JP H11162814A JP 9326106 A JP9326106 A JP 9326106A JP 32610697 A JP32610697 A JP 32610697A JP H11162814 A JPH11162814 A JP H11162814A
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Abstract

(57)【要約】 【課題】露光の際に光反射防止膜を用いる工程を含む半
導体装置の製造方法に関し、窒化シリコンよりなる反射
防止膜を除去する工程において、半導体基板内で不純物
拡散の拡張を防止し、サイドウォールの後退を抑制する
こと。 【解決手段】半導体基板１１の上方に第一の膜１５を成
長する工程と、希釈ガスを含む反応ガスを反応雰囲気中
に導入し、反応雰囲気中でプラズマ化学気相成長法によ
って窒化シリコン又は窒化酸化シリコンよりなる反射防
止用膜１６を第一の膜１５の上に成長する工程と、前記
反射防止膜１６上にレジスト１７を塗布し、露光、現像
を経てレジスト１７をパターニングする工程と、前記レ
ジスト１７に覆われない領域の第一の膜１５をエッチン
グしてパターニングする工程と、第一の膜１５のパター
ニング後に反射防止膜１６をフッ酸によって除去する工
程とを含む。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に関し、より詳しくは、露光の際に光反射防止膜を
用いる工程を含む半導体装置の製造方法に関する。
【０００２】
【従来の技術】半導体集積回路装置の性能を向上するた
めに、半導体素子の高集積化や高速化が要求されてお
り、例えば代表的な半導体素子であるＭＯＳトランジス
タを微細化することが要求されている。ＭＯＳトランジ
スタでは、各構成要素の幅方向の寸法縮小とともに厚さ
方向の寸法縮小も進みつつある。例えばゲート絶縁膜と
して使用する二酸化シリコン膜の厚さは１０nmよりもさ
らに薄くする傾向にあり、また、エクステンション・ソ
ース／ドレイン層の深さは１００nm以下となりつつあ
る。
【０００３】ＭＯＳトランジスタを微細化するためにリ
ソグラフィー技術が果たす役割は大きい。一般に、光露
光技術を用いて各種のパターンが形成される訳だが、最
近では微細ＭＯＳトランジスタの開発にKrF エキシマレ
ーザ光（248nm ）が使用されることも珍しくはないもの
になってきた。この露光技術を使用する上で問題となる
のが光の反射である。金属、シリコンのように光を反射
する膜をパターニングする際には、その膜の上に反射防
止膜を形成し、その上にレジストを塗布して光の反射を
抑制している。
【０００４】その反射防止膜として使用される材料は、
一般に、窒化シリコン又は窒化酸化シリコンである。そ
のような反射防止膜をＭＯＳトランジスタのゲート電極
のパターニングのために使用する場合には、ゲート電極
上に反射防止膜が残ることになる。その反射防止膜は、
多くの場合、ゲート電極形成後に剥離される。
【０００５】例えば、図１５(a) に示すように、シリコ
ン基板101 上にゲート絶縁膜102 、不純物含有の多結晶
シリコン膜103 、反射防止膜104 を形成し、さらに反射
防止膜104 の上にレジスト105 を塗布する。そのレジス
ト105 は、露光及び現像処理を経てゲート電極の平面形
状となるようにパターニングされる。そして、パターニ
ングされたレジスト105 をマスクに使用して、図１５
(b) に示すように、反射防止膜104 からゲート絶縁膜10
2 までをエッチングする。これにより、多結晶シリコン
膜103 はゲート電極103gとなる。さらに、ゲート電極10
3gをマスクに使用して１回目の不純物元素イオンをシリ
コン基板101 に注入した後に、ゲート電極103gの両面に
サイドウォール106 を形成し、さらに、ゲート電極103g
及びサイドウォール106 をマスクに使用して２回目の不
純物元素イオンをシリコン基板101に注入する。１回目
の不純物イオン注入によって浅い低濃度の不純物拡散層
107a、107bが形成され、２回目の不純物イオン注入によ
って深い高濃度の不純物拡散層が形成され、これらによ
りＬＤＤ構造のソース層107sとドレイン層107dが構成さ
れる。その後に、図１５(c) に示すように、シリコン基
板101 の表面を８００℃程度で熱酸化してシリコン酸化
膜108 を形成する。このような状態で、図１５(d) に示
すように、燐酸溶液を用いて反射防止膜104 を除去す
る。
【０００６】ところで、反射防止膜104 を構成する材料
がプラズマＣＶＤにより成長された窒化シリコンであれ
ば、その反射防止膜104 は燐酸溶液を用いて剥離するの
が一般的である。
【０００７】
【発明が解決しようとする課題】しかし、窒化シリコン
よりなる反射防止膜104 を除去するために燐酸を用いる
と、その燐酸によりシリコン基板101 の表面が荒れるお
それがある。さらに、シリコン基板101 の表面が燐酸に
直接触れると、ポロニウム汚染によってα粒子の影響を
受け易くなり、ソフトエラー発生の原因となる。
【０００８】そこで、図１５(c) に示したように、窒化
シリコンよりなる反射防止膜105 を除去する前に、シリ
コン基板101 の表面を熱酸化して、シリコン基板101 の
表面にSiO2よりなる保護膜（108 ）を形成する方法が一
般に採用される。また、熱酸化の際にはゲート電極103g
の側壁が露出した状態となるので、その側壁の酸化を防
止するために、図１５(c) に示したようにゲート電極10
3gの側壁に絶縁性のサイドウォール106 を形成すること
になる。
【０００９】しかし、サイドウォール106 を窒化シリコ
ンから構成する場合には、同じ窒化シリコンよりなる反
射防止膜104 の除去にともなって、サイドウォール106
も薄層化して後退することになる。このようなサイドウ
ォール106 の薄層化が生じると、ＬＤＤ構造を採用する
ソース／ドレイン層107s,107d の低濃度不純物拡散層10
7a,107b が図１６に見られるように幅Ｘだけ露出するこ
とになる。このため、ソース／ドレイン層107s,107d の
表面にシリサイド膜110 を形成すると、シリサイド膜11
0 が低濃度不純物拡散層107a,107b の上に重なることに
なる。この結果、低濃度不純物拡散層107a,107b に接合
破壊が発生しやすくなる。
【００１０】また、シリコン基板101 表面を熱酸化する
場合には７００℃〜９００℃の範囲内の高温度下で行わ
れる。その程度の温度によれば、図１７に示すように、
ゲート電極103g中の不純物がゲート絶縁膜102 を突き抜
けてシリコン基板101 中に拡散したり、シリコン基板10
1 中の不純物拡散層107a,107b 内の不純物が横方向に拡
散する原因となり、これにより短チャネル効果が悪化す
るといった問題を引き起こす。
【００１１】本発明の目的は、窒化シリコン又は窒化酸
化シリコンよりなる反射防止膜を除去する工程におい
て、半導体基板内で不純物拡散の拡張を防止し、サイド
ウォールの後退を抑制するための半導体装置の製造方法
を提供することにある。
【００１２】
【課題を解決するための手段】上記した課題は、半導体
基板の上方に第一の膜を形成する工程と、希釈ガスを含
む反応ガスを反応雰囲気中に導入し、該反応雰囲気中で
プラズマ化学気相成長法によって窒化シリコン又は窒化
酸化シリコンよりなる反射防止膜を前記第一の膜の上に
成長する工程と、前記反射防止膜上に直接又は第二の膜
を介してレジストを塗布し、露光、現像を経てレジスト
をパターニングする工程と、前記レジストに覆われない
領域の前記第一の膜をエッチングしてパターニングする
工程と、前記第一の膜のパターニング後に前記反射防止
膜をフッ酸によって除去する工程とを有することを特徴
とする半導体装置の製造方法により解決する。
【００１３】上記半導体装置の製造方法において、前記
反射防止膜を構成する前記窒化シリコン又は前記窒化酸
化シリコンは、３５０℃以下で２００℃以上の温度で成
長されることを特徴とする。上記半導体装置の製造方法
において、前記フッ酸による前記反射防止膜のエッチン
グレートは、前記希釈ガスの流量の増減によって調整さ
れることを特徴とする。
【００１４】上記半導体装置の製造方法において、前記
希釈ガスは、窒素、アルゴン、ヘリウムのいずれかのガ
スであることを特徴とする。上記半導体装置の製造方法
において、前記第一の膜は前記半導体基板上にゲート絶
縁膜を介して形成されるゲート電極用の導電膜であり、
前記反射防止膜を除去する前又は後に、前記ゲート電極
をマスクに使用して、前記ゲート電極の両側方の前記半
導体基板に不純物イオンを注入する工程を有することを
特徴とする。さらに、前記反射防止膜を除去した後に、
前記ゲート電極の側壁に前記サイドウォールを形成する
工程と、前記サイドウォールをマスクに使用して前記ゲ
ート電極と前記半導体基板に不純物イオンを注入する工
程をさらに有することを特徴とする。前記不純物イオン
は、ホウ素イオンであることを特徴とする。さらに加え
て、前記サイドウォールは、熱気相成長法により成長し
た窒化シリコン若しくは窒化酸化シリコン、または、気
相成長法により成長した酸化シリコンから構成されるこ
とを特徴とする。
【００１５】前記半導体装置の製造方法はキャパシタの
製造工程を含み、前記第一の膜の成長は、前記半導体基
板に接続されるキャパシタの蓄積電極を構成する第一の
導電膜を成長する工程であって、該蓄積電極の形成工程
は、前記半導体基板の上に第一の絶縁膜を成長し、前記
第一の絶縁膜上に前記第一の導電膜を成長し、前記導電
膜上に前記反射防止膜を成長し、前記反射防止膜の上に
酸化シリコンよりなる第二の絶縁膜を成長し、前記反射
防止膜、前記導電膜、前記第一の絶縁膜及び前記第二の
絶縁膜に開口部を形成し、前記開口部の中と前記第二の
絶縁膜の上に第二の導電膜を成長し、少なくとも前記第
二の導電膜から前記第一の導電膜までをパターニングし
て前記蓄積電極の平面形状を形成し、前記第二の絶縁膜
と前記反射防止膜をフッ酸によって除去する工程を含む
ことを特徴とする。この場合、前記第二の絶縁膜を構成
する前記酸化シリコンは、ＴＥＯＳを用いる気相成長法
によって成長されてもよい。
【００１６】次に、本発明の作用について説明する。本
発明によれば、反射防止膜を構成する窒化シリコン又は
窒化酸化シリコンを成長温度３５０℃以下、希釈ガスを
含む反応ガスを用いてプラズマＣＶＤで成長している。
そのような条件により成長された窒化シリコン、窒化酸
化シリコンは、フッ酸によるエッチングレートが速くな
り、そのフッ酸は半導体基板の表面を荒らすことはな
い。これにより、反射防止膜を除去する前処理として半
導体基板の表面に熱酸化により酸化膜を成長する工程が
省け、熱により不純物の再拡散が防止されることにな
る。
【００１７】さらに、サイドウォールの材料としてシリ
コン酸化膜を用いる場合でも、その窒化シリコン、窒化
酸化シリコンのフッ酸によるエッチング速度をシリコン
酸化膜のそれの１０倍以上にすることが可能であって、
サイドウォールの後退を抑制することが可能である。サ
イドウォールの材料として窒化シリコンを用いる場合に
は、サイドウォール用の窒化シリコンを熱ＣＶＤ法によ
り成長すると、そのサイドウォールはフッ酸によって殆
どエッチングされないので反射防止膜を選択的にエッチ
ングすることが可能になり、サイドウォールのフッ酸に
よる後退は見られない。
【００１８】
【発明の実施の形態】そこで、以下に本発明の実施形態
を図面に基づいて説明する。発明者等は、反射防止膜と
して窒化シリコン膜を使用するにあたり、シリコン基板
（半導体基板）の表面の荒れを防止し、かつ、シリコン
基板表面に熱酸化膜を形成する工程を省略できる窒化シ
リコン膜の成長条件及び除去条件について検討し、実験
を行った。
【００１９】さらに、ゲート電極の側方の絶縁性サイド
ウォールと窒化シリコンよりなる反射防止膜とのエッチ
ングレートを異ならせることにより、反射防止膜を除去
する際にサイドウォールの薄層化を防止することも併せ
て検討した。まず、反射防止膜を構成する材料である窒
化シリコン膜の成長方法について説明する。その窒化シ
リコン膜の成長は、図１に例示した平行平板型のプラズ
マ化学気相成長（ＣＶＤ）装置を用いて成長した。
【００２０】図１に示すプラズマＣＶＤ装置のチャンバ
１内には、半径７５mmの第一及び第二の電極２，３が互
いに間隔をおいて対向して配置されている。また、第一
の電極２の上にはシリコン基板１１が載置される領域が
確保される一方、その近傍には電極加熱用のランプ４が
配置されている。また、第二の電極３には１３．５６MH
z の高周波電源ＲＦが接続され、その高周波電源ＲＦと
第二の電極３の間には直流成分カット用のキャパシタＣ
が接続されている。その高周波電源ＲＦのパワーは７５
〜８０Ｗに設定され、チャンバ１内の圧力は３Torrに保
持される。
【００２１】そのようなプラズマＣＶＤ装置を用い、成
長条件を変えることにより窒化シリコン膜の膜質を異な
らせた複数の試料を用意し、そして、フッ酸を用いる窒
化シリコン膜のエッチング速度を調べた。そのエッチン
グ速度の違いは、プラズマＣＶＤ法により形成した窒化
シリコン膜（以下、プラズマ窒化膜ともいう）のエチン
グレートと熱酸化法により成長した二酸化シリコン膜と
のエッチングレートを比較し、エッチングレート比で表
した。
【００２２】なお、試料となる二酸化シリコン膜は、シ
リコン基板の上に７００℃から９００℃の温度下で熱酸
化により成長されたもので、以下に熱酸化膜という。ま
た、エッチングレートを比較する全ての膜を均一の厚さ
１００nmにした。プラズマＣＶＤ法による窒化シリコン
膜の成長のために、成長ガスとしてシラン（SiH4）とア
ンモニア(NH3) を用いた。そして、成長ガス用を窒素ガ
スにより希釈することによって、窒素ガスの流量によっ
てプラズマ窒化膜の膜質がどのような変化をもたらし、
さらにプラズマ窒化膜のフッ酸によるエッチングレート
がどのように変化するかを実験した。
【００２３】図２は、フッ酸をエチング溶液に用いた場
合に、熱酸化膜のエッチング速度γに対するプラズマ窒
化膜のエッチング速度βとを調べ、それらのエッチング
速度比（β／γ）を縦軸にとるとともに窒素ガスのガス
流量を横軸にとって、窒素ガス流量とエッチング速度比
との関係を調べた実験結果を示している。図２によれ
ば、窒素ガスを０sccmから５００sccmまで増加するに従
ってエッチング速度比が増加するが５００sccm以上にな
るとエッチング速度比の増加が飽和していた。これによ
り、プラズマ窒化膜のエッチングレートを高くするため
には窒素ガスにより反応ガスを希釈することが効果があ
り、しかも、フッ酸によるエッチング速度は窒素ガスの
流量によってある程度制御できることがわかった。
【００２４】次に、窒素ガスの流量を異ならせることに
よって窒化シリコン膜の性質がどのように変化するかを
調べた。図３は、プラズマ窒化膜の成長の際の窒素ガス
の流量を異ならせて形成した３種類の窒化シリコン膜の
ＦＴ−ＩＲの測定結果を示している。第一、第二及び第
三の窒化シリコン膜は、表１に示した条件で形成した。
第一及び第二の窒化シリコン膜は３５０℃と低い基板温
度下で成長され、また、第三の窒化シリコン膜は４８０
℃と高い基板温度下で成長されている。第一の窒化シリ
コン膜は希釈ガスである窒素ガスの流量を５００sccmと
して成長され、第二の窒化シリコン膜は希釈ガスを用い
ずに成長され、また、第三の窒化シリコン膜は希釈ガス
流量を２１２５sccmとして成長されている。なお、以下
に、第一の窒化シリコン膜を第一のＡＲＬ−ＳＩＮ、第
二の窒化シリコン膜を第二のＡＲＬ−ＳＩＮ、第３の窒
化シリコン膜をＨＲＩ−ＳＩＮという。
【００２５】
【表１】
【００２６】図３によれば、第一及び第二のＡＲＬ−Ｓ
ＩＮとＨＲＩ−ＳＩＮは、当然のことではあるが、Si-N
結合を示す波数８３０cm-1にピークが存在した。図３に
おいて、第一のＡＲＬ−ＳＩＮよりも第二のＡＲＬ−Ｓ
ＩＮの方がSi-N結合量が多かった。また、第二のＡＲＬ
−ＳＩＮよりもＨＲＩ−ＳＩＮの方がSi-N結合量が多か
った。
【００２７】さらに、熱酸化膜に対する第一〜第三の窒
化シリコン膜のエッチング速度比を求めたところ図４に
示すような結果が得られ、成長条件の如何にかかわらず
Si-N結合量ピーク値が大きくなるにつれてそのエッチン
グ速度比が小さくなることがわかった。図３と図４によ
れば次のことが明らかになった。
【００２８】即ち、ＨＲＩ−ＳＩＮのように希釈ガスを
用いて成長された膜であっても成長温度が高ければエッ
チング速度が小さく、対熱酸化膜のエッチング速度比は
１倍以下となる。これに対して、３５０℃程度の低い温
度で成長された窒化シリコン膜であれば希釈ガスを用い
た方がフッ酸に対するエッチング速度が大きくなり、第
一のＡＲＬ−ＳＩＮの対熱酸化膜のエッチング速度比が
１０倍となった。
【００２９】これらのことから、フッ酸と窒化シリコン
膜中のSi-N結合量には相関関係があって、フッ酸による
エッチングレートの速い窒化シリコン膜というのは、単
位体積あたりのSi-N結合量が少ない、疎な膜であること
が推測される。また、第一のＡＲＬ−ＳＩＮと第二のＡ
ＲＬ−ＳＩＮの脱ガス温度を調べたところ、図５に示す
ような結果が得られた。図５によれば、膜中に水素分子
が残留していて低温から脱ガスするような第一のＡＲＬ
−ＳＩＮの方がフッ酸によるエッチング速度が速くなる
一方、膜中に水素分子残留量が少なくて高温から立つガ
スするような第二のＡＲＬ−ＳＩＮはフッ酸によるエッ
チング速度が遅くなることがわかった。
【００３０】次に、プラズマＣＶＤにより成長した窒化
シリコン膜のフッ酸によるエッチング速度の温度依存性
を調べたところ、図６に示すような結果が得られ、成長
温度が低いほど対熱酸化膜のエッチング速度比が大きく
なった。また、４００℃で成長した窒化シリコン膜の熱
酸化膜に対するエッチング速度比は１となり、熱酸化膜
に対して選択的にエッチングすることはできないことが
わかった。
【００３１】なお、プラズマＣＶＤ法により窒化シリコ
ン膜を成長する際に、窒素ガスで反応ガスを希釈する
と、窒化シリコン膜の光学特性が僅かに変化する。即
ち、屈折率Ｎや減衰定数Ｋは、希釈ガスを入れるほど低
下するが、これはシランガスの流量によってある程度は
調整できる。フッ酸による窒化シリコン膜のエッチング
の反応式は次のようになる。
【００３２】 SiN ＋ 4HF → SiF4 ＋ NH3 ↑ ＋ (1/2)H2 ↑ この反応を図７に基づいて考察する。上記反応式による
反応が起きる場合には、反応式の左から右の状態に相変
化するのに必要な活性化エネルギーＡが存在するとする
と、欠陥密度が大きい膜ではポテンシャルエネルギーが
高いので、相変化するのに必要な活性化エネルギーがＢ
で十分となる。これによりフッ酸レートが速くなると推
測される。反射防止膜として必要な光学定数は、組成比
により支配されていると考えられるので、欠陥密度には
あまり左右されない。なお、欠陥密度が大きいものとし
ては、Si-N結合が伸びた場合も含む。
【００３３】以上のことから、希釈ガスを導入し、３５
０℃以下の温度で窒化シリコン膜をプラズマＣＶＤ法に
より成長し、これを反射防止膜として使用することが好
ましことがわかる。なお、ＭＯＳトランジスタのゲート
電極の側部に形成するサイドウォールを窒化シリコンか
ら構成する場合には、この窒化シリコン膜がフッ酸で薄
層化されるのは好ましくない。そこで、サイドウォール
を構成する窒化シリコン膜は、６５０℃〜８００℃の温
度で、ジクロロシラン（SiCl2H2 ）とアンモニア（N
H3 ) を反応ガスに用いて熱ＣＶＤ法により成長するこ
とにする。このように熱ＣＶＤ法によって成長した窒化
シリコン膜は、フッ酸によるエッチング速度が極めて遅
いくなる。
【００３４】なお、プラズマＣＶＤ法により窒化シリコ
ンを成長する際に用いる希釈ガスは窒素ガスに限定され
るものではなく、アルゴンガス、ヘリウムガスのいずれ
か、又は窒素ガス、アルゴンガス、ヘリウムガスの何れ
かを含有するガスを用いてもよい。また、上述した説明
では窒化シリコン膜のエッチングレートについてであっ
たが、反応ガスに酸素を混合してプラズマＣＶＤにより
成長した窒化酸化シリコン膜でも同様なエッチング傾向
にある。
【００３５】次に、上述したようなフッ酸によるエッチ
ングレートが高い窒化シリコン膜を反射防止膜として使
用するＭＯＳトランジスタの製造工程を説明し、続い
て、そのような反射防止膜を使用してＤＲＡＭセルのキ
ャパシタを形成する工程を順に説明する。 （第１例）図８〜図１０は、本発明の実施の形態に係る
ｐ型ＭＯＳトランジスタの形成工程を示す断面図であ
る。
【００３６】まず、図８(a) に示すような状態になるま
での工程を説明する。即ち、シリコン基板１１の上部に
形成されたｎ型のウェル１２の表面に素子形成領域を囲
むフィールド酸化膜１３を選択酸化法により形成する。
次に、シリコン基板１１の素子形成領域の表面を熱酸化
してSiO2膜を４nmの厚さに形成する。このSiO2膜は、ゲ
ート絶縁膜１４として使用される。
【００３７】続いて、ゲート絶縁膜１４の上に不純物を
含む多結晶シリコン膜１５をＣＶＤ法により１８０nmの
厚さに成長し、さらに、その上にプラズマＣＶＤ法によ
り第一の窒化シリコン膜を２９nmの厚さに成長し、この
第一の窒化シリコン膜を反射防止膜１６として使用す
る。その第一の窒化シリコン膜は、例えば図１に示した
平行平板型のプラズマＣＶＤ装置を用いて成長される。
なお、第一及び第二の電極２，３のギャップは６００mi
ls（15.42 mm）とした。
【００３８】そのようなプラズマＣＶＤ装置を用い、ガ
ス導入管５から成長ガスとしてシラン（SiH4）とアンモ
ニア(NH3) をそれぞれ流量１８sccm、６０sccmでチャン
バ２０内に導入するとともに、希釈ガスとして窒素
（N2）を流量５００sccm以上で導入する。そして、第一
の電極２の温度を３５０℃〜２００℃と低温に設定し、
高周波電源ＲＦのパワーを８０Ｗに設定する。
【００３９】このような条件によって成長された第一の
窒化シリコン膜はフッ酸によって容易にエッチングされ
る膜質を備えている。そのように反射防止膜１６を成長
した後に、反射防止膜１６の上にフォトレジスト１７を
塗布し、続いて、フォトレジスト１７を露光すると、反
射防止膜１６によって光の反射が阻止されるので、露光
の精度が向上する。その露光によってゲート電極を形成
しようとする領域でフォトレジスト１７が架橋する。こ
の露光の後に、フォトレジスト１７を現像し、図８(b)
に示すようにゲート電極を形成する領域にフォトレジス
ト１７を残す。
【００４０】次に、図８(c) に示すように、フォトレジ
スト１７をマスクに使用して、反射防止膜１６、多結晶
シリコン膜１５をエッチングし、これによりフォトレジ
スト１７の下にのみ多結晶シリコン膜１５をゲート電極
１５ｇとして残す。反射防止膜１６のエッチャントとし
てCF4 を使用し、多結晶シリコン膜１５のエッチャント
としてHBr を用いる。
【００４１】ついで、フォトレジスト１７を溶剤により
除去する。次に、ゲート電極１５ｇ及びフィールド酸化
膜１３をマスクに使用してフッ化ホウ素イオン(BF2 + )
をドーズ量１×１０14atoms/cm2 でウェル１２に打ち込
み、これにより、図９(a) に示すようにゲート電極１５
ｇの両側にｐ型の低濃度不純物拡散層１８ａ，１８ｂを
自己整合的に形成する。
【００４２】その後に、ＣＶＤ法により全体に第二の窒
化シリコン膜２１を形成する。その第二の窒化シリコン
膜２１の成長条件は、反射防止膜１６を構成する第一の
窒化シリコン膜（１６）の成長条件と異ならせる。例え
ば、第二の窒化シリコン膜２１を６５０℃〜８００℃の
温度で、ジクロロシラン（SiCl2H2 ）とアンモニア（NH
3 ) を反応ガスに用いて熱ＣＶＤ法により成長する。
【００４３】そのような条件で第二の窒化シリコン膜２
１を成長した後に、図９(b) に示すように、第二の窒化
シリコン膜２１を反応性イオンエッチング（ＲＩＥ）法
により垂直方向に異方性エッチングしてゲート電極１５
ｇの側面に残す。ゲート電極１５ｇの側面に残った第二
の窒化シリコン膜２１を以下にサイドウォール２１ｓと
する。
【００４４】次に、図９(c) に示すように、フッ酸溶液
を用いて第一の窒化シリコン膜よりなる反射防止膜１６
を除去する。この場合、サイドウォール２１ｓを構成す
る第二の窒化シリコン膜２１は、その成長条件からフッ
酸にはエッチングされ難い状態になっている。このよう
に反射防止膜１６をフッ酸により除去することで、シリ
コン基板１１の表面に荒れを生じさせることはない。
【００４５】この後に、ゲート電極１５ｇ及びサイドウ
ォール２１ｓをマスクに使用して、ホウ素イオン
（Ｂ+ ）をドーズ量３×１０15atoms/cm2 でウェル１２
にイオン注入し、これにより図１０(a) に示すようにゲ
ート電極５ｇ及びサイドウォール２１ｓの外側に高濃度
不純物拡散層１９ａ，１９ｂを形成する。その高濃度不
純物拡散層１９ａ，１９ｂは低濃度不純物拡散層１８
ａ，１８ｂとともにＬＤＤ構造のソース層２０ｓとドレ
イン層２０ｄを構成する。なお、ＬＤＤ構造のソース／
ドレインの代わりにエクステンション(extension) ソー
ス／ドレインを用いてもよい。
【００４６】この後に、フッ酸によってソース層２０
ｓ、ドレイン層２０ｄの上に存在する酸化膜を除去した
後に、全体に高融点金属、例えばコバルト（Co）膜をス
パッタによって形成した後に、温度８４０℃で基板表面
を加熱する。これにより高融点金属とシリコンを反応さ
せることにより、図１０(b) に示すように、高濃度不純
物拡散層１９ａ，１９ｂの上面にコバルトシリサイド層
２２ｓ，２２ｄを形成し、さらに、ゲート電極１５ｇの
上面にコバルトシリサイド層２２ｇを形成する。
【００４７】高濃度不純物拡散層１９ａ，１９ｂの上の
コバルトシリサイド層２２ｓ，２２ｄは低濃度不純物拡
散層１８ａ，１８ｂの上に殆ど拡張しない。これは、反
射防止膜１６を除去する際に、サイドウォール２１ｓの
側面がゲート電極１５ｇに向けて殆ど後退しないことに
よる。なお、未反応のコバルトは過硫酸によって除去す
る。
【００４８】次に、図１０(c) に示すように、成長速度
が等方的に成長する条件で一層目の層間絶縁膜２３を形
成した後に、平坦化のための二層目の層間絶縁膜２４を
形成する。さらに、それらの膜をエッチングしてコンタ
クトホール２５，２６をソース層２０ａとドレイン層２
０ｄの上に形成した後に、ソース層２０ａの上のコンタ
クトホール２５にソース引出電極２７を接続するととも
に、ドレイン層２０ｄの上のコンタクトホール２６にド
レイン引出電極２８を接続する。
【００４９】以上のようなＭＯＳトランジスタの形成工
程では、反射防止膜１６を構成する第一の窒化シリコン
膜の成長条件と、サイドウォール２１ｓを構成する第二
の窒化シリコン膜２１の成長条件を異ならせ、これによ
り第一の窒化シリコン膜の方が第二の窒化シリコンより
もフッ酸によって容易に除去されるようにしているの
で、サイドウォール２１ｓの後退は殆ど発生しないこと
になり、高濃度不純物拡散層１９ａ，１９ｂの上に形成
されるシリサイド層１２ｓ，１２ｄが低濃度不純物拡散
層１８ａ，１８ｂの上に延びることが防止され、ドレイ
ンでの低濃度不純物拡散層１８ｂでの接合破壊が防止さ
れる。
【００５０】また、反射防止膜１６を除去する際に、シ
リコン基板１１の表面を保護するための熱酸化膜の成長
を省くことが可能になったので、シリコン基板１１のソ
ース層２０ｓ、ドレイン層２０ｄに含まれる不純物が拡
散したり、ゲート電極１５ｇ中の不純物がゲート絶縁膜
１４を突き抜けてシリコン基板１１に入いることが防止
される。これにより、短チャネル効果が低減される。
【００５１】ところで、図９〜図１０においては、サイ
ドウォールを形成した後に、反射防止膜を除去するよう
にしているが、図１１〜図１２に示すように、反射防止
膜を除去した後に、サイドウォールを形成するようにし
てもよい。即ち、図１１(a) に示すように、ゲート電極
１５ｇを形成した後に、レジスト１７の除去に続いて反
射防止膜１６をフッ酸によって除去する。これに続い
て、ゲート電極１５ｇをマスクに使用してウェル１２に
不純物を導入する。このときゲート電極１５ｇにも不純
物が導入されるので、ゲート電極１５ｇを構成する多結
晶シリコン膜１５の成長時に同時に不純物を含有させる
必要はなくなる。
【００５２】その後に、図１１(b),(c) に示すように、
第二の窒化シリコン膜２１を全体に形成し、その後に第
二の窒化シリコン膜２１を垂直方向に異方性エッチング
してゲート電極１５ｇの側部に残すことによってサイド
ウォール２１ｗを形成する。さらに、図１２(a) に示す
ように、サイドウォール２１ｗをマスクに使用してゲー
ト電極１５ｇの両側のウェル１２に不純物であるホウ素
を導入するとともに、ゲート電極１５ｇにも同時にホウ
素を導入してソース層２０ｓとドレイン層２０ｄの高不
純物濃度領域１９ａ．１９ｂを形成する。
【００５３】次に、図１２(b) に示すように、ゲート電
極１５ｇの上面とソース層２０ｓとドレイン層２０ｄの
上面にシリサイド２２ｇ，２２ｓ，２２ｄを形成する。
さらに、図１２(c) に示すように、層間絶縁膜２３、２
４を形成し、さらにソース引出電極２７とドレイン引出
電極２８を形成する。なお、以上の説明では半導体素子
形成の例としてｎ型のＭＯＳトランジスタを形成する工
程を示したがｐ型のＭＯＳトランジスタを形成する場合
も殆ど同じ工程を経ることになる。ただし、シリコン基
板１１の上部のウェルをｐ型にし、さらに、低濃度不純
物拡散層と高濃度不純物拡散層を形成する工程では、そ
のｐ型ウェルに砒素イオンを注入してそれらの不純物拡
散層をｎ型にする点では相違する。
【００５４】また、サイドウォールを構成する材料とし
ては、ＣＶＤ法により成長したSiO2膜を使用してもよ
く、その成長条件として、例えば基板温度７５０℃、反
応ガスとしてSiH4ガスと酸素含有ガスを用いるのが好ま
しい。 （第２例）この実施形態では、フッ酸に対するエチング
速度が比較的速い窒化シリコン又は窒化酸化シリコンを
用いて反射防止膜を形成する工程を、ＤＲＡＭセルの製
造工程に適用する場合について説明する。
【００５５】まず、図１３(a) に示すように、トランジ
スタ形成領域を囲むフィールド酸化膜３２をｐ型のシリ
コン基板３１の表面に形成した後に、そのトランジスタ
形成領域にＭＯＳトランジスタを形成する。ＭＯＳトラ
ンジスタは、シリコン基板３１の上に形成されたゲート
絶縁膜３３と、ゲート絶縁膜３３の上に形成されたゲー
ト電極３４と、ゲート電極３４の両側のシリコン基板３
１に形成されたｎ型の第一の不純物拡散層３５ａとｎ型
の第二の不純物拡散層３５ｂとから構成される。
【００５６】そのＭＯＳトランジスタはSiO2よりなる第
一の層間絶縁膜３６によって覆われ、第一の層間絶縁膜
３６のうち第一の不純物拡散層３６の上にはコンタクト
ホール３７が形成されている。第一の不純物拡散層３５
ａにはコンタクトホール３７を通してフィールド酸化膜
３２に延在するビット線ＢＬが接続され、さらに、ビッ
ト線ＢＬは、SiO2よりなる第二の層間絶縁膜３８によっ
て覆われている。
【００５７】このような状態から、窒素雰囲気中で第二
の層間絶縁膜３８の表面を窒化することにより、第二の
層間絶縁膜３８の上に温度７００〜８００℃で熱窒化膜
３９を形成する。さらに、ＴＥＯＳ（tetraethoxysilan
e)を用いたＣＶＤにより成長することによって第一のSi
O2膜４０を熱窒化膜３９の上に成長する。
【００５８】続いて、第一のSiO2膜４０の上に不純物を
含む第一の多結晶シリコン膜４１をＣＶＤ法により成長
し、その上に窒化シリコン又は窒化酸化シリコンよりな
る第一の反射防止膜４２をプラズマＣＶＤ法により成長
する。なお、ＴＥＯＳを用いて成長したSiO2膜のフッ酸
による対熱酸化膜エッチング速度比は約６であるので、
第一の反射防止膜４２のフッ酸による対熱酸化膜エッチ
ング速度比が６以上になるように成長条件を調整する。
【００５９】続いて、第一の反射防止膜４２の上に、第
二のSiO2膜４３、第二の多結晶シリコン膜４４、第二の
反射防止膜４５及び第三のSiO2膜４６を順に形成する。
これら第二のSiO2膜４３から第三のSiO2膜４６までの各
膜の成長方法は、第一のSiO2膜４０、第一の多結晶シリ
コン膜４１、第一の反射防止膜４２の成長方法と同じ方
法を採用する。
【００６０】ここで、第一及び第二の反射防止膜４２，
４５を構成する窒化シリコンは、第１例の反射防止膜１
６と同じ成長方法によって成長する。即ち、基板温度を
３５０℃〜２００℃に設定し、希釈ガスとして窒素ガス
を含有させて成長する。次に、第三のSiO2膜４６の上に
第一のレジスト４７を塗布し、第一のレジスト４７を露
光、現像して第二の不純物拡散層３５ｂの上に窓４７ａ
を形成する。その露光の際には、第一及び第二の反射防
止膜４２，４５が第一及び第二の多結晶シリコン膜４
１，４４からの光の反射を防止している。
【００６１】その後に、窓４７ａを通して第三のSiO2膜
４６から第一の層間絶縁膜３６までを連続してエッチン
グし、これにより図１３(b) に示すようなホール４８を
形成する。次に、第一のレジスト４７を除去した後に、
図１３(c) に示すように、ホール４８の中と第三のSiO2
膜４６の上に沿って第三の多結晶シリコン膜４９をＣＶ
Ｄにより成長する。第三の多結晶シリコン膜４９は、ホ
ール４８の中では断面が略Ｕ字状となるように成長する
のが好ましい。
【００６２】さらに、第二のレジスト（不図示）を第三
の多結晶シリコン膜４９の上に塗布し、これを露光、現
像してキャパシタ形成領域を覆うパターンを形成する。
この場合、第二の不純物拡散層３５ｂの上に形成された
ホール４８は、キャパシタ形成領域のほぼ中央寄りに位
置している。次に、図１４(a) に示すように、パターニ
ングされた第二のレジストをマスクに使用して、第三の
多結晶シリコン膜４９から第一の多結晶シリコン膜４１
までの各層を順にエッチングすると、第一から第三の多
結晶シリコン膜４１，４４，４９はキャパシタの蓄積電
極の形状、即ち３枚のフィンの形状にパターニングされ
る。
【００６３】この後に、図１４(b) に示すように、フッ
酸を用いて第一、第二及び第三のSiO2膜４０，４３，４
６を除去するとともに、それらの間に存在する第一及び
第二の反射防止膜４２，４５も合わせて除去する。第一
及び第二の反射防止膜４２，４５は、上述したようにフ
ッ酸によって容易に除去されるような条件で成長されて
いるので、第一、第二及び第三の多結晶シリコン膜４
１，４４，４９の間に残るようなことはない。これに対
して、第一のSiO2膜４０の下に形成された熱窒化膜３９
は、フッ酸によって容易にエッチングされず、フッ酸処
理の際には熱窒化膜３９はエッチングストップ層として
機能している。
【００６４】これにより、熱窒化膜３９の上にはフィン
型の蓄積電極５０が現れる。その蓄積電極５０は図１４
(c) に示すように、ＣＶＤにより形成された酸化シリコ
ン、窒化酸化シリコンなどの誘電体膜５１により覆われ
る。さらに、ＣＶＤにより誘電体膜５１の表面は対向電
極５２を構成する第四の多結晶シリコン膜により覆われ
る。その第四の多結晶シリコン膜は不純物を含み、しか
も複数の蓄積電極５０を覆うような条件で成長される。
【００６５】以上のように、上記条件で成長された第一
及び第二の反射防止膜４２，４５をＤＲＡＭセルの製造
工程で用いると、蓄積電極５０のフィンの間に存在する
第一及び第二の反射防止膜４２，４５が完全に除去でき
るようになるので、第一及び第二の反射防止膜４２，４
５の残存によるキャパシタの蓄積容量の低下が防止され
ることになる。
【００６６】なお、第一のSiO2膜３８の成長を省略して
第一の多結晶シリコン膜４１の下面を熱窒化膜３９に接
触させたり、或いは、第二の多結晶シリコン膜４４を省
いたり、或いは、第一のSiO2膜４０、第一の多結晶シリ
コン膜４１、第一の反射防止膜４２を複数回繰り返して
成長してもよい。
【００６７】
【発明の効果】以上述べたように本発明によれば、反射
防止膜を構成する窒化シリコン又は窒化酸化シリコンを
成長温度３５０℃以下、希釈ガスを含む反応ガスを用い
てプラズマＣＶＤで成長したので、フッ酸によるエッチ
ングレートが速い反射防止膜を得ることができる。ま
た、フッ酸を反射防止膜のエッチングに用いると、半導
体基板の表面を荒らすことはないので、反射防止膜を除
去する前処理として半導体基板の表面に熱酸化により酸
化膜を成長する工程が省け、熱により不純物の再拡散を
防止することができる。
【００６８】さらに、サイドウォールの材料としてシリ
コン酸化膜を用いる場合でも、成長条件を変えることに
よって窒化シリコン、窒化酸化シリコンのフッ酸による
エッチング速度をシリコン酸化膜のそれの１０倍以上に
することが可能になり、サイドウォールの後退を抑制す
ることが可能になる。サイドウォールの材料として窒化
シリコンを用いる場合には、サイドウォール用の窒化シ
リコンを熱ＣＶＤ法により成長すると、そのサイドウォ
ールはフッ酸によって殆どエッチングされないので反射
防止膜を選択的にエッチングすることが可能になり、サ
イドウォールのフッ酸による後退を防止できる。
【図面の簡単な説明】
【図１】図１は、本発明の実施の形態に使用する平行平
板型のプラズマＣＶＤ装置の構成図である。
【図２】図２は、プラズマＣＶＤ法により窒化シリコン
膜を成長する際の希釈ガスとしての窒素ガスの流量と窒
化シリコン膜の対熱酸化膜のエッチング速度比の関係を
示す図である。
【図３】図３は、プラズマＣＶＤ法により条件を変えて
形成した複数の窒化シリコン膜の相違によるSi-N結合量
の違いを示す図である。
【図４】図４は、窒化シリコン膜のSi-N結合量と、窒化
シリコン膜の対熱酸化膜のエッチング速度比との関係を
示す図である。
【図５】図５は、窒化シリコン膜の成長条件の相違によ
る脱ガス特性の相違を示す図である。
【図６】図６は、窒化シリコン膜の基板温度と窒化シリ
コンの対熱酸化膜のエッチング速度比との関係を示す図
である。
【図７】図７は、窒化シリコン膜の活性化エネルギーと
膜質の関係を説明するためのエネルギー図である。
【図８】図８(a) 〜図８(c) は、本発明の実施形態を用
いたＭＯＳトランジスタの製造工程を示す断面図（その
１）である。
【図９】図９(a) 〜図９(c) は、本発明の実施形態を用
いたＭＯＳトランジスタの製造工程を示す断面図（その
２）である。
【図１０】図１０(a) 〜図１０(c) は、本発明の実施形
態により成長した反射防止膜を用いるＭＯＳトランジス
タの製造工程を示す断面図（その３）である。
【図１１】図１１(a) 〜図１１(c) は、本発明の実施形
態を用いたＭＯＳトランジスタの別の製造工程を示す断
面図（その１）である。
【図１２】図１２(a) 〜図１２(c) は、本発明の実施形
態により成長した反射防止膜を用いるＭＯＳトランジス
タの別の製造工程を示す断面図（その２）である。
【図１３】図１３(a) 〜図１３(c) は、本発明の実施形
態により成長した反射防止膜を用いるキャパシタの製造
工程を示す断面図（その１）である。
【図１４】図１４(a) 〜図１４(c) は、本発明の実施形
態により成長した反射防止膜を用いるキャパシタの製造
工程を示す断面図（その２）である。
【図１５】図１５(a) 〜図１５(d) は、従来方法にした
がって形成されるＭＯＳトランジスタの製造工程の一例
を示す断面図である。
【図１６】図１６は、従来方法にしたがって形成される
ＭＯＳトランジスタのサイドウォールの後退の状態を示
す断面図である。
【図１７】図１７は、従来方法にしたがって形成される
ＭＯＳトランジスタの不純物の再拡散を説明する断面図
である。
【符号の説明】
１…反応チャンバ、２…第一の電極、３…第二の電極、
４…加熱用ランプ、５…ガス導入管、１１…シリコン基
板、１２…ウェル、１３…フィールド酸化膜、１４…ゲ
ート絶縁膜、１５…多結晶シリコン膜、１５ｇ…ゲート
電極、１６…反射防止膜、１７…レジスト、２０ｓ…ソ
ース層、２０ｄ…ドレイン層、２１…窒化シリコン膜、
２１ｓ，２１ｗ…サイドウォール、２２ｇ，２２ｓ，２
２ｄ…コバルトシリサイド膜、３１…シリコン基板、３
２…フィールド酸化膜、３６…第一の層間絶縁膜、３８
…第二の層間絶縁膜、３９…熱窒化膜、４０…第一のSi
O2膜、４１…第一の多結晶シリコン膜、４２…第一の反
射防止膜、４３…第二のSiO2膜、４４…第二の多結晶シ
リコン膜、４５…第二の反射防止膜、４６…第三のSiO2
膜、４７…レジスト、４８…ホール、４９…第三の多結
晶シリコン膜、５０…蓄積電極、５１…誘電体膜、５２
…対向電極。
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成１０年６月１１日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】請求項６
【補正方法】変更
【補正内容】
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１４
【補正方法】変更
【補正内容】
【００１４】上記半導体装置の製造方法において、前記
希釈ガスは、窒素、アルゴン、ヘリウムのいずれかのガ
スであることを特徴とする。上記半導体装置の製造方法
において、前記第一の膜は前記半導体基板上にゲート絶
縁膜を介して形成されるゲート電極用の導電膜であり、
前記反射防止膜を除去する前又は後に、前記ゲート電極
をマスクに使用して、前記ゲート電極の両側方の前記半
導体基板に不純物イオンを注入する工程を有することを
特徴とする。さらに、前記反射防止膜を除去する前に、
前記ゲート電極の側面に前記サイドウォールを形成する
工程と、前記サイドウォールをマスクに使用して前記ゲ
ート電極と前記半導体基板に不純物イオンを注入する工
程をさらに有することを特徴とする。前記不純物イオン
は、ホウ素イオンであることを特徴とする。さらに加え
て、前記サイドウォールは、熱気相成長法により成長し
た窒化シリコン若しくは窒化酸化シリコン、または、気
相成長法により成長した酸化シリコンから構成されるこ
とを特徴とする。
フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 21/336

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】半導体基板の上方に第一の膜を形成する工
    程と、 希釈ガスを含む反応ガスを反応雰囲気中に導入し、該反
    応雰囲気中でプラズマ化学気相成長法によって窒化シリ
    コン又は窒化酸化シリコンよりなる反射防止膜を前記第
    一の膜の上に成長する工程と、 前記反射防止膜上に直接又は第二の膜を介してレジスト
    を塗布し、露光、現像を経てレジストをパターニングす
    る工程と、 前記レジストに覆われない領域の前記第一の膜をエッチ
    ングしてパターニングする工程と、 前記第一の膜のパターニング後に前記反射防止膜をフッ
    酸によって除去する工程とを有することを特徴とする半
    導体装置の製造方法。
  2. 【請求項２】前記反射防止膜を構成する前記窒化シリコ
    ン又は前記窒化酸化シリコンは、３５０℃以下で２００
    ℃以上の温度で成長されることを特徴とする請求項１記
    載の半導体装置の製造方法。
  3. 【請求項３】前記フッ酸による前記反射防止膜のエッチ
    ングレートは、前記希釈ガスの流量の増減によって調整
    されることを特徴とする請求項１記載の半導体装置の製
    造方法。
  4. 【請求項４】前記希釈ガスは、窒素、アルゴン、ヘリウ
    ムのいずれかのガスであることを特徴とする請求項１記
    載の半導体装置の製造方法。
  5. 【請求項５】前記第一の膜は、前記半導体基板上にゲー
    ト絶縁膜を介して形成されるゲート電極用の導電膜であ
    り、 前記反射防止膜を除去する前又は後に、前記ゲート電極
    をマスクに使用して、前記ゲート電極の両側方の前記半
    導体基板に不純物イオンを注入する工程を有することを
    特徴とする請求項１記載の半導体装置の製造方法。
  6. 【請求項６】前記反射防止膜を除去した後に、前記ゲー
    ト電極の側壁に前記サイドウォールを形成する工程と、 前記サイドウォールをマスクに使用して前記ゲート電極
    と前記半導体基板に不純物イオンを注入する工程をさら
    に有することを特徴とする請求項５記載の半導体装置の
    製造方法。
  7. 【請求項７】前記不純物イオンは、ホウ素イオンである
    ことを特徴とする請求項６記載の半導体装置の製造方
    法。
  8. 【請求項８】前記サイドウォールは、熱気相成長法によ
    り成長した窒化シリコン若しくは窒化酸化シリコン、ま
    たは、気相成長法により成長した酸化シリコンから構成
    されることを特徴とする請求項６記載の半導体装置の製
    造方法。
  9. 【請求項９】前記第一の膜の成長は、前記半導体基板に
    接続されるキャパシタの蓄積電極を構成する第一の導電
    膜であって、 該蓄積電極の形成工程は、 前記半導体基板の上に第一の絶縁膜を形成し、 前記第一の絶縁膜上に前記第一の導電膜を形成し、 前記導電膜上に前記反射防止膜を形成し、 前記反射防止膜の上に酸化シリコンよりなる第二の絶縁
    膜を形成し、 前記反射防止膜、前記導電膜、前記第一の絶縁膜及び前
    記第二の絶縁膜に開口部を形成し、 前記開口部の中と前記第二の絶縁膜の上に第二の導電膜
    を形成し、 少なくとも前記第二の導電膜から前記第一の導電膜まで
    をパターニングして前記蓄積電極の平面形状を形成し、 前記第二の絶縁膜と前記反射防止膜をフッ酸によって除
    去する工程を含むことを特徴とする請求項１記載の半導
    体装置の製造方法。
  10. 【請求項１０】前記第二の絶縁膜を構成する前記酸化シ
    リコンは、ＴＥＯＳを用いる気相成長法によって成長さ
    れることを特徴とする請求項９記載の半導体装置の製造
    方法。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1174911A2 (en) * 2000-06-05 2002-01-23 Applied Materials, Inc. Silicon nitride as anti-reflective coating

Families Citing this family (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6713234B2 (en) * 1999-02-18 2004-03-30 Micron Technology, Inc. Fabrication of semiconductor devices using anti-reflective coatings
US6331379B1 (en) * 1999-09-01 2001-12-18 Micron Technology, Inc. Photo-lithography process using multiple anti-reflective coatings
TW468283B (en) 1999-10-12 2001-12-11 Semiconductor Energy Lab EL display device and a method of manufacturing the same
TW471011B (en) 1999-10-13 2002-01-01 Semiconductor Energy Lab Thin film forming apparatus
US6620718B1 (en) * 2000-04-25 2003-09-16 Advanced Micro Devices, Inc. Method of forming metal silicide regions on a gate electrode and on the source/drain regions of a semiconductor device
US6423634B1 (en) 2000-04-25 2002-07-23 Advanced Micro Devices, Inc. Method of forming low resistance metal silicide region on a gate electrode of a transistor
SG89410A1 (en) * 2000-07-31 2002-06-18 Hitachi Ulsi Sys Co Ltd Manufacturing method of semiconductor integrated circuit device
US6888305B2 (en) * 2001-11-06 2005-05-03 Universal Display Corporation Encapsulation structure that acts as a multilayer mirror
US7012363B2 (en) * 2002-01-10 2006-03-14 Universal Display Corporation OLEDs having increased external electroluminescence quantum efficiencies
US6770502B2 (en) * 2002-04-04 2004-08-03 Eastman Kodak Company Method of manufacturing a top-emitting OLED display device with desiccant structures
US6911772B2 (en) * 2002-06-12 2005-06-28 Eastman Kodak Company Oled display having color filters for improving contrast
JP2004102367A (ja) * 2002-09-04 2004-04-02 Hitachi Ltd 需給計画方法およびシステム
KR20050084382A (ko) * 2002-12-20 2005-08-26 코닌클리즈케 필립스 일렉트로닉스 엔.브이. 반도체 장치의 제조 방법 및 그 제조 방법으로 얻어진반도체 장치
US6936960B2 (en) * 2003-01-10 2005-08-30 Eastman Kodak Company OLED displays having improved contrast
US6812637B2 (en) * 2003-03-13 2004-11-02 Eastman Kodak Company OLED display with auxiliary electrode
JP2004335588A (ja) * 2003-05-01 2004-11-25 Renesas Technology Corp 固体撮像装置及びその製造方法
US6797614B1 (en) * 2003-05-19 2004-09-28 Advanced Micro Devices, Inc. Nickel alloy for SMOS process silicidation
US20070296052A1 (en) 2006-06-26 2007-12-27 Taiwan Semiconductor Manufacturing Company, Ltd. Methods of forming silicide regions and resulting MOS devices
CN101290879B (zh) * 2007-04-17 2012-12-12 中芯国际集成电路制造(上海)有限公司 栅极的制造方法
US7727842B2 (en) * 2007-04-27 2010-06-01 Texas Instruments Incorporated Method of simultaneously siliciding a polysilicon gate and source/drain of a semiconductor device, and related device
US20090162667A1 (en) * 2007-12-20 2009-06-25 Lumination Llc Lighting device having backlighting, illumination and display applications
DE102016104327B4 (de) * 2016-03-09 2023-12-28 Infineon Technologies Austria Ag Verfahren zum Herstellen einer Halbleitervorrichtung
DE102017103620B4 (de) * 2017-02-22 2022-01-05 Infineon Technologies Ag Halbleitervorrichtung, Mikrofon und Verfahren zum Bilden einer Halbleitervorrichtung

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3549411A (en) * 1967-06-27 1970-12-22 Texas Instruments Inc Method of preparing silicon nitride films
US4269654A (en) * 1977-11-18 1981-05-26 Rca Corporation Silicon nitride and silicon oxide etchant
US5631184A (en) * 1992-03-13 1997-05-20 Fujitsu Limited Method of producing a semiconductor device having a fin type capacitor
US5968324A (en) * 1995-12-05 1999-10-19 Applied Materials, Inc. Method and apparatus for depositing antireflective coating
JPH1022457A (ja) * 1996-07-03 1998-01-23 Mitsubishi Electric Corp 容量装置及び半導体装置並びにそれらの製造方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1174911A2 (en) * 2000-06-05 2002-01-23 Applied Materials, Inc. Silicon nitride as anti-reflective coating
EP1174911A3 (en) * 2000-06-05 2003-09-10 Applied Materials, Inc. Silicon nitride as anti-reflective coating

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