JP3827839B2 - 半導体装置の製造方法 - Google Patents

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Description

【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造方法に関し、より詳しくは、露光の際に光反射防止膜を用いる工程を含む半導体装置の製造方法に関する。
【０００２】
【従来の技術】
半導体集積回路装置の性能を向上するために、半導体素子の高集積化や高速化が要求されており、例えば代表的な半導体素子であるＭＯＳトランジスタを微細化することが要求されている。
ＭＯＳトランジスタでは、各構成要素の幅方向の寸法縮小とともに厚さ方向の寸法縮小も進みつつある。例えばゲート絶縁膜として使用する二酸化シリコン膜の厚さは１０nmよりもさらに薄くする傾向にあり、また、エクステンション・ソース／ドレイン層の深さは１００nm以下となりつつある。
【０００３】
ＭＯＳトランジスタを微細化するためにリソグラフィー技術が果たす役割は大きい。一般に、光露光技術を用いて各種のパターンが形成される訳だが、最近では微細ＭＯＳトランジスタの開発にKrF エキシマレーザ光（248nm ）が使用されることも珍しくはないものになってきた。この露光技術を使用する上で問題となるのが光の反射である。金属、シリコンのように光を反射する膜をパターニングする際には、その膜の上に反射防止膜を形成し、その上にレジストを塗布して光の反射を抑制している。
【０００４】
その反射防止膜として使用される材料は、一般に、窒化シリコン又は窒化酸化シリコンである。
そのような反射防止膜をＭＯＳトランジスタのゲート電極のパターニングのために使用する場合には、ゲート電極上に反射防止膜が残ることになる。その反射防止膜は、多くの場合、ゲート電極形成後に剥離される。
【０００５】
例えば、図１５(a) に示すように、シリコン基板101 上にゲート絶縁膜102 、不純物含有の多結晶シリコン膜103 、反射防止膜104 を形成し、さらに反射防止膜104 の上にレジスト105 を塗布する。そのレジスト105 は、露光及び現像処理を経てゲート電極の平面形状となるようにパターニングされる。そして、パターニングされたレジスト105 をマスクに使用して、図１５(b) に示すように、反射防止膜104 からゲート絶縁膜102 までをエッチングする。これにより、多結晶シリコン膜103 はゲート電極103gとなる。さらに、ゲート電極103gをマスクに使用して１回目の不純物元素イオンをシリコン基板101 に注入した後に、ゲート電極103gの両面にサイドウォール106 を形成し、さらに、ゲート電極103g及びサイドウォール106 をマスクに使用して２回目の不純物元素イオンをシリコン基板101 に注入する。１回目の不純物イオン注入によって浅い低濃度の不純物拡散層107a、107bが形成され、２回目の不純物イオン注入によって深い高濃度の不純物拡散層が形成され、これらによりＬＤＤ構造のソース層107sとドレイン層107dが構成される。その後に、図１５(c) に示すように、シリコン基板101 の表面を８００℃程度で熱酸化してシリコン酸化膜108 を形成する。このような状態で、図１５(d) に示すように、燐酸溶液を用いて反射防止膜104 を除去する。
【０００６】
ところで、反射防止膜104 を構成する材料がプラズマＣＶＤにより成長された窒化シリコンであれば、その反射防止膜104 は燐酸溶液を用いて剥離するのが一般的である。
【０００７】
【発明が解決しようとする課題】
しかし、窒化シリコンよりなる反射防止膜104 を除去するために燐酸を用いると、その燐酸によりシリコン基板101 の表面が荒れるおそれがある。さらに、シリコン基板101 の表面が燐酸に直接触れると、ポロニウム汚染によってα粒子の影響を受け易くなり、ソフトエラー発生の原因となる。
【０００８】
そこで、図１５(c) に示したように、窒化シリコンよりなる反射防止膜105 を除去する前に、シリコン基板101 の表面を熱酸化して、シリコン基板101 の表面にSiO2よりなる保護膜（108 ）を形成する方法が一般に採用される。
また、熱酸化の際にはゲート電極103gの側壁が露出した状態となるので、その側壁の酸化を防止するために、図１５(c) に示したようにゲート電極103gの側壁に絶縁性のサイドウォール106 を形成することになる。
【０００９】
しかし、サイドウォール106 を窒化シリコンから構成する場合には、同じ窒化シリコンよりなる反射防止膜104 の除去にともなって、サイドウォール106 も薄層化して後退することになる。
このようなサイドウォール106 の薄層化が生じると、ＬＤＤ構造を採用するソース／ドレイン層107s,107d の低濃度不純物拡散層107a,107b が図１６に見られるように幅Ｘだけ露出することになる。このため、ソース／ドレイン層107s,107d の表面にシリサイド膜110 を形成すると、シリサイド膜110 が低濃度不純物拡散層107a,107b の上に重なることになる。この結果、低濃度不純物拡散層107a,107b に接合破壊が発生しやすくなる。
【００１０】
また、シリコン基板101 表面を熱酸化する場合には７００℃〜９００℃の範囲内の高温度下で行われる。その程度の温度によれば、図１７に示すように、ゲート電極103g中の不純物がゲート絶縁膜102 を突き抜けてシリコン基板101 中に拡散したり、シリコン基板101 中の不純物拡散層107a,107b 内の不純物が横方向に拡散する原因となり、これにより短チャネル効果が悪化するといった問題を引き起こす。
【００１１】
本発明の目的は、窒化シリコン又は窒化酸化シリコンよりなる反射防止膜を除去する工程において、半導体基板内で不純物拡散の拡張を防止し、サイドウォールの後退を抑制するための半導体装置の製造方法を提供することにある。
【００１２】
【課題を解決するための手段】
上記した課題は、半導体基板の上にゲート絶縁膜を介して導電膜を形成する工程と、希釈ガスを含む反応ガスを反応雰囲気中に導入し、該反応雰囲気中でプラズマ化学気相成長法によって窒化シリコン又は窒化酸化シリコンよりなる反射防止膜を前記導電膜の上に成長する工程と、前記反射防止膜上にレジストを塗布し、露光、現像を経てレジストをパターニングする工程と、前記レジストに覆われない領域の前記導電膜をエッチングしてゲート電極を形成する工程と、熱化学気相成長法によって、前記ゲート電極を被覆する窒化シリコン膜又は酸化シリコン膜を形成する工程と、前記窒化シリコン膜又は前記酸化シリコン膜を異方性エッチングすることにより、前記ゲート電極の側壁にサイドウォールを形成する工程と、前記反射防止膜をフッ酸によって前記サイドウォールに対して選択的に除去する工程とを有することを特徴とする半導体装置の製造方法により解決する。
【００１３】
上記半導体装置の製造方法において、前記反射防止膜を構成する前記窒化シリコン又は前記窒化酸化シリコンは、３５０℃以下で２００℃以上の温度で成長されることを特徴とする。
上記半導体装置の製造方法において、前記フッ酸による前記反射防止膜のエッチングレートは、前記希釈ガスの流量の増減によって調整されることを特徴とする。
【００１４】
上記半導体装置の製造方法において、前記希釈ガスは、窒素、アルゴン、ヘリウムのいずれかのガスであることを特徴とする。
また、上記半導体装置の製造方法において、前記ゲート電極を形成する工程の後に、前記ゲート電極をマスクに使用して、前記ゲート電極の両側方の前記半導体基板に不純物イオンを注入する工程をさらに有することを特徴とする。
また、上記半導体装置の製造方法において、前記反射防止膜を除去する工程の後に、前記サイドウォールをマスクにして、前記ゲート電極と前記半導体基板に不純物イオンを注入する工程をさらに有することを特徴とする。
【００１５】
また、上記半導体装置の製造方法において、前記不純物イオンは、ホウ素イオンであることを特徴とする。
また、上記半導体装置の製造方法において、前記サイドウォールを形成するための前記窒化シリコン膜又は前記酸化シリコン膜の成膜温度は、６５０乃至８００℃であることを特徴とする。
【００１６】
次に、本発明の作用について説明する。
本発明によれば、反射防止膜を構成する窒化シリコン又は窒化酸化シリコンを成長温度３５０℃以下、希釈ガスを含む反応ガスを用いてプラズマＣＶＤで成長している。
そのような条件により成長された窒化シリコン、窒化酸化シリコンは、フッ酸によるエッチングレートが速くなり、そのフッ酸は半導体基板の表面を荒らすことはない。これにより、反射防止膜を除去する前処理として半導体基板の表面に熱酸化により酸化膜を成長する工程が省け、熱により不純物の再拡散が防止されることになる。
【００１７】
さらに、サイドウォールの材料としてシリコン酸化膜を用いる場合でも、その窒化シリコン、窒化酸化シリコンのフッ酸によるエッチング速度をシリコン酸化膜のそれの１０倍以上にすることが可能であって、サイドウォールの後退を抑制することが可能である。
サイドウォールの材料として窒化シリコンを用いる場合には、サイドウォール用の窒化シリコンを熱ＣＶＤ法により成長すると、そのサイドウォールはフッ酸によって殆どエッチングされないので反射防止膜を選択的にエッチングすることが可能になり、サイドウォールのフッ酸による後退は見られない。
【００１８】
【発明の実施の形態】
そこで、以下に本発明の実施形態を図面に基づいて説明する。
発明者等は、反射防止膜として窒化シリコン膜を使用するにあたり、シリコン基板（半導体基板）の表面の荒れを防止し、かつ、シリコン基板表面に熱酸化膜を形成する工程を省略できる窒化シリコン膜の成長条件及び除去条件について検討し、実験を行った。
【００１９】
さらに、ゲート電極の側方の絶縁性サイドウォールと窒化シリコンよりなる反射防止膜とのエッチングレートを異ならせることにより、反射防止膜を除去する際にサイドウォールの薄層化を防止することも併せて検討した。
まず、反射防止膜を構成する材料である窒化シリコン膜の成長方法について説明する。その窒化シリコン膜の成長は、図１に例示した平行平板型のプラズマ化学気相成長（ＣＶＤ）装置を用いて成長した。
【００２０】
図１に示すプラズマＣＶＤ装置のチャンバ１内には、半径７５mmの第一及び第二の電極２，３が互いに間隔をおいて対向して配置されている。また、第一の電極２の上にはシリコン基板１１が載置される領域が確保される一方、その近傍には電極加熱用のランプ４が配置されている。また、第二の電極３には１３．５６MHz の高周波電源ＲＦが接続され、その高周波電源ＲＦと第二の電極３の間には直流成分カット用のキャパシタＣが接続されている。その高周波電源ＲＦのパワーは７５〜８０Ｗに設定され、チャンバ１内の圧力は３Torrに保持される。
【００２１】
そのようなプラズマＣＶＤ装置を用い、成長条件を変えることにより窒化シリコン膜の膜質を異ならせた複数の試料を用意し、そして、フッ酸を用いる窒化シリコン膜のエッチング速度を調べた。そのエッチング速度の違いは、プラズマＣＶＤ法により形成した窒化シリコン膜（以下、プラズマ窒化膜ともいう）のエチングレートと熱酸化法により成長した二酸化シリコン膜とのエッチングレートを比較し、エッチングレート比で表した。
【００２２】
なお、試料となる二酸化シリコン膜は、シリコン基板の上に７００℃から９００℃の温度下で熱酸化により成長されたもので、以下に熱酸化膜という。また、エッチングレートを比較する全ての膜を均一の厚さ１００nmにした。
プラズマＣＶＤ法による窒化シリコン膜の成長のために、成長ガスとしてシラン（SiH4）とアンモニア(NH3) を用いた。そして、成長ガス用を窒素ガスにより希釈することによって、窒素ガスの流量によってプラズマ窒化膜の膜質がどのような変化をもたらし、さらにプラズマ窒化膜のフッ酸によるエッチングレートがどのように変化するかを実験した。
【００２３】
図２は、フッ酸をエチング溶液に用いた場合に、熱酸化膜のエッチング速度γに対するプラズマ窒化膜のエッチング速度βとを調べ、それらのエッチング速度比（β／γ）を縦軸にとるとともに窒素ガスのガス流量を横軸にとって、窒素ガス流量とエッチング速度比との関係を調べた実験結果を示している。
図２によれば、窒素ガスを０sccmから５００sccmまで増加するに従ってエッチング速度比が増加するが５００sccm以上になるとエッチング速度比の増加が飽和していた。これにより、プラズマ窒化膜のエッチングレートを高くするためには窒素ガスにより反応ガスを希釈することが効果があり、しかも、フッ酸によるエッチング速度は窒素ガスの流量によってある程度制御できることがわかった。
【００２４】
次に、窒素ガスの流量を異ならせることによって窒化シリコン膜の性質がどのように変化するかを調べた。
図３は、プラズマ窒化膜の成長の際の窒素ガスの流量を異ならせて形成した３種類の窒化シリコン膜のＦＴ−ＩＲの測定結果を示している。第一、第二及び第三の窒化シリコン膜は、表１に示した条件で形成した。第一及び第二の窒化シリコン膜は３５０℃と低い基板温度下で成長され、また、第三の窒化シリコン膜は４８０℃と高い基板温度下で成長されている。第一の窒化シリコン膜は希釈ガスである窒素ガスの流量を５００sccmとして成長され、第二の窒化シリコン膜は希釈ガスを用いずに成長され、また、第三の窒化シリコン膜は希釈ガス流量を２１２５sccmとして成長されている。なお、以下に、第一の窒化シリコン膜を第一のＡＲＬ−ＳＩＮ、第二の窒化シリコン膜を第二のＡＲＬ−ＳＩＮ、第３の窒化シリコン膜をＨＲＩ−ＳＩＮという。
【００２５】
【表１】
Figure 0003827839
【００２６】
図３によれば、第一及び第二のＡＲＬ−ＳＩＮとＨＲＩ−ＳＩＮは、当然のことではあるが、Si-N結合を示す波数８３０cm-1にピークが存在した。図３において、第一のＡＲＬ−ＳＩＮよりも第二のＡＲＬ−ＳＩＮの方がSi-N結合量が多かった。また、第二のＡＲＬ−ＳＩＮよりもＨＲＩ−ＳＩＮの方がSi-N結合量が多かった。
【００２７】
さらに、熱酸化膜に対する第一〜第三の窒化シリコン膜のエッチング速度比を求めたところ図４に示すような結果が得られ、成長条件の如何にかかわらずSi-N結合量ピーク値が大きくなるにつれてそのエッチング速度比が小さくなることがわかった。
図３と図４によれば次のことが明らかになった。
【００２８】
即ち、ＨＲＩ−ＳＩＮのように希釈ガスを用いて成長された膜であっても成長温度が高ければエッチング速度が小さく、対熱酸化膜のエッチング速度比は１倍以下となる。これに対して、３５０℃程度の低い温度で成長された窒化シリコン膜であれば希釈ガスを用いた方がフッ酸に対するエッチング速度が大きくなり、第一のＡＲＬ−ＳＩＮの対熱酸化膜のエッチング速度比が１０倍となった。
【００２９】
これらのことから、フッ酸と窒化シリコン膜中のSi-N結合量には相関関係があって、フッ酸によるエッチングレートの速い窒化シリコン膜というのは、単位体積あたりのSi-N結合量が少ない、疎な膜であることが推測される。
また、第一のＡＲＬ−ＳＩＮと第二のＡＲＬ−ＳＩＮの脱ガス温度を調べたところ、図５に示すような結果が得られた。図５によれば、膜中に水素分子が残留していて低温から脱ガスするような第一のＡＲＬ−ＳＩＮの方がフッ酸によるエッチング速度が速くなる一方、膜中に水素分子残留量が少なくて高温から立つガスするような第二のＡＲＬ−ＳＩＮはフッ酸によるエッチング速度が遅くなることがわかった。
【００３０】
次に、プラズマＣＶＤにより成長した窒化シリコン膜のフッ酸によるエッチング速度の温度依存性を調べたところ、図６に示すような結果が得られ、成長温度が低いほど対熱酸化膜のエッチング速度比が大きくなった。また、４００℃で成長した窒化シリコン膜の熱酸化膜に対するエッチング速度比は１となり、熱酸化膜に対して選択的にエッチングすることはできないことがわかった。
【００３１】
なお、プラズマＣＶＤ法により窒化シリコン膜を成長する際に、窒素ガスで反応ガスを希釈すると、窒化シリコン膜の光学特性が僅かに変化する。即ち、屈折率Ｎや減衰定数Ｋは、希釈ガスを入れるほど低下するが、これはシランガスの流量によってある程度は調整できる。
フッ酸による窒化シリコン膜のエッチングの反応式は次のようになる。
【００３２】
SiN ＋ 4HF → SiF4 ＋ NH3 ↑ ＋ (1/2)H2 ↑
この反応を図７に基づいて考察する。
上記反応式による反応が起きる場合には、反応式の左から右の状態に相変化するのに必要な活性化エネルギーＡが存在するとすると、欠陥密度が大きい膜ではポテンシャルエネルギーが高いので、相変化するのに必要な活性化エネルギーがＢで十分となる。これによりフッ酸レートが速くなると推測される。反射防止膜として必要な光学定数は、組成比により支配されていると考えられるので、欠陥密度にはあまり左右されない。なお、欠陥密度が大きいものとしては、Si-N結合が伸びた場合も含む。
【００３３】
以上のことから、希釈ガスを導入し、３５０℃以下の温度で窒化シリコン膜をプラズマＣＶＤ法により成長し、これを反射防止膜として使用することが好ましことがわかる。
なお、ＭＯＳトランジスタのゲート電極の側部に形成するサイドウォールを窒化シリコンから構成する場合には、この窒化シリコン膜がフッ酸で薄層化されるのは好ましくない。そこで、サイドウォールを構成する窒化シリコン膜は、６５０℃〜８００℃の温度で、ジクロロシラン（SiCl2H2 ）とアンモニア（NH3 ) を反応ガスに用いて熱ＣＶＤ法により成長することにする。このように熱ＣＶＤ法によって成長した窒化シリコン膜は、フッ酸によるエッチング速度が極めて遅いくなる。
【００３４】
なお、プラズマＣＶＤ法により窒化シリコンを成長する際に用いる希釈ガスは窒素ガスに限定されるものではなく、アルゴンガス、ヘリウムガスのいずれか、又は窒素ガス、アルゴンガス、ヘリウムガスの何れかを含有するガスを用いてもよい。
また、上述した説明では窒化シリコン膜のエッチングレートについてであったが、反応ガスに酸素を混合してプラズマＣＶＤにより成長した窒化酸化シリコン膜でも同様なエッチング傾向にある。
【００３５】
次に、上述したようなフッ酸によるエッチングレートが高い窒化シリコン膜を反射防止膜として使用するＭＯＳトランジスタの製造工程を説明し、続いて、そのような反射防止膜を使用してＤＲＡＭセルのキャパシタを形成する工程を順に説明する。
（第１例）
図８〜図１０は、本発明の実施の形態に係るｐ型ＭＯＳトランジスタの形成工程を示す断面図である。
【００３６】
まず、図８(a) に示すような状態になるまでの工程を説明する。
即ち、シリコン基板１１の上部に形成されたｎ型のウェル１２の表面に素子形成領域を囲むフィールド酸化膜１３を選択酸化法により形成する。次に、シリコン基板１１の素子形成領域の表面を熱酸化してSiO2膜を４nmの厚さに形成する。このSiO2膜は、ゲート絶縁膜１４として使用される。
【００３７】
続いて、ゲート絶縁膜１４の上に不純物を含む多結晶シリコン膜１５をＣＶＤ法により１８０nmの厚さに成長し、さらに、その上にプラズマＣＶＤ法により第一の窒化シリコン膜を２９nmの厚さに成長し、この第一の窒化シリコン膜を反射防止膜１６として使用する。
その第一の窒化シリコン膜は、例えば図１に示した平行平板型のプラズマＣＶＤ装置を用いて成長される。なお、第一及び第二の電極２，３のギャップは６００mils（15.42 mm）とした。
【００３８】
そのようなプラズマＣＶＤ装置を用い、ガス導入管５から成長ガスとしてシラン（SiH4）とアンモニア(NH3) をそれぞれ流量１８sccm、６０sccmでチャンバ２０内に導入するとともに、希釈ガスとして窒素（N2）を流量５００sccm以上で導入する。そして、第一の電極２の温度を３５０℃〜２００℃と低温に設定し、高周波電源ＲＦのパワーを８０Ｗに設定する。
【００３９】
このような条件によって成長された第一の窒化シリコン膜はフッ酸によって容易にエッチングされる膜質を備えている。
そのように反射防止膜１６を成長した後に、反射防止膜１６の上にフォトレジスト１７を塗布し、続いて、フォトレジスト１７を露光すると、反射防止膜１６によって光の反射が阻止されるので、露光の精度が向上する。その露光によってゲート電極を形成しようとする領域でフォトレジスト１７が架橋する。この露光の後に、フォトレジスト１７を現像し、図８(b) に示すようにゲート電極を形成する領域にフォトレジスト１７を残す。
【００４０】
次に、図８(c) に示すように、フォトレジスト１７をマスクに使用して、反射防止膜１６、多結晶シリコン膜１５をエッチングし、これによりフォトレジスト１７の下にのみ多結晶シリコン膜１５をゲート電極１５ｇとして残す。反射防止膜１６のエッチャントとしてCF4 を使用し、多結晶シリコン膜１５のエッチャントとしてHBr を用いる。
【００４１】
ついで、フォトレジスト１７を溶剤により除去する。
次に、ゲート電極１５ｇ及びフィールド酸化膜１３をマスクに使用してフッ化ホウ素イオン(BF2 + ) をドーズ量１×１０14atoms/cm2 でウェル１２に打ち込み、これにより、図９(a) に示すようにゲート電極１５ｇの両側にｐ型の低濃度不純物拡散層１８ａ，１８ｂを自己整合的に形成する。
【００４２】
その後に、ＣＶＤ法により全体に第二の窒化シリコン膜２１を形成する。その第二の窒化シリコン膜２１の成長条件は、反射防止膜１６を構成する第一の窒化シリコン膜（１６）の成長条件と異ならせる。例えば、第二の窒化シリコン膜２１を６５０℃〜８００℃の温度で、ジクロロシラン（SiCl2H2 ）とアンモニア（NH3 ) を反応ガスに用いて熱ＣＶＤ法により成長する。
【００４３】
そのような条件で第二の窒化シリコン膜２１を成長した後に、図９(b) に示すように、第二の窒化シリコン膜２１を反応性イオンエッチング（ＲＩＥ）法により垂直方向に異方性エッチングしてゲート電極１５ｇの側面に残す。ゲート電極１５ｇの側面に残った第二の窒化シリコン膜２１を以下にサイドウォール２１ｓとする。
【００４４】
次に、図９(c) に示すように、フッ酸溶液を用いて第一の窒化シリコン膜よりなる反射防止膜１６を除去する。この場合、サイドウォール２１ｓを構成する第二の窒化シリコン膜２１は、その成長条件からフッ酸にはエッチングされ難い状態になっている。
このように反射防止膜１６をフッ酸により除去することで、シリコン基板１１の表面に荒れを生じさせることはない。
【００４５】
この後に、ゲート電極１５ｇ及びサイドウォール２１ｓをマスクに使用して、ホウ素イオン（Ｂ+ ）をドーズ量３×１０15atoms/cm2 でウェル１２にイオン注入し、これにより図１０(a) に示すようにゲート電極５ｇ及びサイドウォール２１ｓの外側に高濃度不純物拡散層１９ａ，１９ｂを形成する。
その高濃度不純物拡散層１９ａ，１９ｂは低濃度不純物拡散層１８ａ，１８ｂとともにＬＤＤ構造のソース層２０ｓとドレイン層２０ｄを構成する。なお、ＬＤＤ構造のソース／ドレインの代わりにエクステンション(extension) ソース／ドレインを用いてもよい。
【００４６】
この後に、フッ酸によってソース層２０ｓ、ドレイン層２０ｄの上に存在する酸化膜を除去した後に、全体に高融点金属、例えばコバルト（Co）膜をスパッタによって形成した後に、温度８４０℃で基板表面を加熱する。これにより高融点金属とシリコンを反応させることにより、図１０(b) に示すように、高濃度不純物拡散層１９ａ，１９ｂの上面にコバルトシリサイド層２２ｓ，２２ｄを形成し、さらに、ゲート電極１５ｇの上面にコバルトシリサイド層２２ｇを形成する。
【００４７】
高濃度不純物拡散層１９ａ，１９ｂの上のコバルトシリサイド層２２ｓ，２２ｄは低濃度不純物拡散層１８ａ，１８ｂの上に殆ど拡張しない。これは、反射防止膜１６を除去する際に、サイドウォール２１ｓの側面がゲート電極１５ｇに向けて殆ど後退しないことによる。
なお、未反応のコバルトは過硫酸によって除去する。
【００４８】
次に、図１０(c) に示すように、成長速度が等方的に成長する条件で一層目の層間絶縁膜２３を形成した後に、平坦化のための二層目の層間絶縁膜２４を形成する。さらに、それらの膜をエッチングしてコンタクトホール２５，２６をソース層２０ａとドレイン層２０ｄの上に形成した後に、ソース層２０ａの上のコンタクトホール２５にソース引出電極２７を接続するとともに、ドレイン層２０ｄの上のコンタクトホール２６にドレイン引出電極２８を接続する。
【００４９】
以上のようなＭＯＳトランジスタの形成工程では、反射防止膜１６を構成する第一の窒化シリコン膜の成長条件と、サイドウォール２１ｓを構成する第二の窒化シリコン膜２１の成長条件を異ならせ、これにより第一の窒化シリコン膜の方が第二の窒化シリコンよりもフッ酸によって容易に除去されるようにしているので、サイドウォール２１ｓの後退は殆ど発生しないことになり、高濃度不純物拡散層１９ａ，１９ｂの上に形成されるシリサイド層１２ｓ，１２ｄが低濃度不純物拡散層１８ａ，１８ｂの上に延びることが防止され、ドレインでの低濃度不純物拡散層１８ｂでの接合破壊が防止される。
【００５０】
また、反射防止膜１６を除去する際に、シリコン基板１１の表面を保護するための熱酸化膜の成長を省くことが可能になったので、シリコン基板１１のソース層２０ｓ、ドレイン層２０ｄに含まれる不純物が拡散したり、ゲート電極１５ｇ中の不純物がゲート絶縁膜１４を突き抜けてシリコン基板１１に入いることが防止される。これにより、短チャネル効果が低減される。
【００５１】
ところで、図９〜図１０においては、サイドウォールを形成した後に、反射防止膜を除去するようにしているが、図１１〜図１２に示すように、反射防止膜を除去した後に、サイドウォールを形成するようにしてもよい。
即ち、図１１(a) に示すように、ゲート電極１５ｇを形成した後に、レジスト１７の除去に続いて反射防止膜１６をフッ酸によって除去する。これに続いて、ゲート電極１５ｇをマスクに使用してウェル１２に不純物を導入する。このときゲート電極１５ｇにも不純物が導入されるので、ゲート電極１５ｇを構成する多結晶シリコン膜１５の成長時に同時に不純物を含有させる必要はなくなる。
【００５２】
その後に、図１１(b),(c) に示すように、第二の窒化シリコン膜２１を全体に形成し、その後に第二の窒化シリコン膜２１を垂直方向に異方性エッチングしてゲート電極１５ｇの側部に残すことによってサイドウォール２１ｗを形成する。さらに、図１２(a) に示すように、サイドウォール２１ｗをマスクに使用してゲート電極１５ｇの両側のウェル１２に不純物であるホウ素を導入するとともに、ゲート電極１５ｇにも同時にホウ素を導入してソース層２０ｓとドレイン層２０ｄの高不純物濃度領域１９ａ．１９ｂを形成する。
【００５３】
次に、図１２(b) に示すように、ゲート電極１５ｇの上面とソース層２０ｓとドレイン層２０ｄの上面にシリサイド２２ｇ，２２ｓ，２２ｄを形成する。
さらに、図１２(c) に示すように、層間絶縁膜２３、２４を形成し、さらにソース引出電極２７とドレイン引出電極２８を形成する。
なお、以上の説明では半導体素子形成の例としてｎ型のＭＯＳトランジスタを形成する工程を示したがｐ型のＭＯＳトランジスタを形成する場合も殆ど同じ工程を経ることになる。ただし、シリコン基板１１の上部のウェルをｐ型にし、さらに、低濃度不純物拡散層と高濃度不純物拡散層を形成する工程では、そのｐ型ウェルに砒素イオンを注入してそれらの不純物拡散層をｎ型にする点では相違する。
【００５４】
また、サイドウォールを構成する材料としては、ＣＶＤ法により成長したSiO2膜を使用してもよく、その成長条件として、例えば基板温度７５０℃、反応ガスとしてSiH4ガスと酸素含有ガスを用いるのが好ましい。
（第２例）
この実施形態では、フッ酸に対するエチング速度が比較的速い窒化シリコン又は窒化酸化シリコンを用いて反射防止膜を形成する工程を、ＤＲＡＭセルの製造工程に適用する場合について説明する。
【００５５】
まず、図１３(a) に示すように、トランジスタ形成領域を囲むフィールド酸化膜３２をｐ型のシリコン基板３１の表面に形成した後に、そのトランジスタ形成領域にＭＯＳトランジスタを形成する。
ＭＯＳトランジスタは、シリコン基板３１の上に形成されたゲート絶縁膜３３と、ゲート絶縁膜３３の上に形成されたゲート電極３４と、ゲート電極３４の両側のシリコン基板３１に形成されたｎ型の第一の不純物拡散層３５ａとｎ型の第二の不純物拡散層３５ｂとから構成される。
【００５６】
そのＭＯＳトランジスタはSiO2よりなる第一の層間絶縁膜３６によって覆われ、第一の層間絶縁膜３６のうち第一の不純物拡散層３６の上にはコンタクトホール３７が形成されている。第一の不純物拡散層３５ａにはコンタクトホール３７を通してフィールド酸化膜３２に延在するビット線ＢＬが接続され、さらに、ビット線ＢＬは、SiO2よりなる第二の層間絶縁膜３８によって覆われている。
【００５７】
このような状態から、窒素雰囲気中で第二の層間絶縁膜３８の表面を窒化することにより、第二の層間絶縁膜３８の上に温度７００〜８００℃で熱窒化膜３９を形成する。
さらに、ＴＥＯＳ（tetraethoxysilane)を用いたＣＶＤにより成長することによって第一のSiO2膜４０を熱窒化膜３９の上に成長する。
【００５８】
続いて、第一のSiO2膜４０の上に不純物を含む第一の多結晶シリコン膜４１をＣＶＤ法により成長し、その上に窒化シリコン又は窒化酸化シリコンよりなる第一の反射防止膜４２をプラズマＣＶＤ法により成長する。なお、ＴＥＯＳを用いて成長したSiO2膜のフッ酸による対熱酸化膜エッチング速度比は約６であるので、第一の反射防止膜４２のフッ酸による対熱酸化膜エッチング速度比が６以上になるように成長条件を調整する。
【００５９】
続いて、第一の反射防止膜４２の上に、第二のSiO2膜４３、第二の多結晶シリコン膜４４、第二の反射防止膜４５及び第三のSiO2膜４６を順に形成する。これら第二のSiO2膜４３から第三のSiO2膜４６までの各膜の成長方法は、第一のSiO2膜４０、第一の多結晶シリコン膜４１、第一の反射防止膜４２の成長方法と同じ方法を採用する。
【００６０】
ここで、第一及び第二の反射防止膜４２，４５を構成する窒化シリコンは、第１例の反射防止膜１６と同じ成長方法によって成長する。即ち、基板温度を３５０℃〜２００℃に設定し、希釈ガスとして窒素ガスを含有させて成長する。
次に、第三のSiO2膜４６の上に第一のレジスト４７を塗布し、第一のレジスト４７を露光、現像して第二の不純物拡散層３５ｂの上に窓４７ａを形成する。その露光の際には、第一及び第二の反射防止膜４２，４５が第一及び第二の多結晶シリコン膜４１，４４からの光の反射を防止している。
【００６１】
その後に、窓４７ａを通して第三のSiO2膜４６から第一の層間絶縁膜３６までを連続してエッチングし、これにより図１３(b) に示すようなホール４８を形成する。
次に、第一のレジスト４７を除去した後に、図１３(c) に示すように、ホール４８の中と第三のSiO2膜４６の上に沿って第三の多結晶シリコン膜４９をＣＶＤにより成長する。第三の多結晶シリコン膜４９は、ホール４８の中では断面が略Ｕ字状となるように成長するのが好ましい。
【００６２】
さらに、第二のレジスト（不図示）を第三の多結晶シリコン膜４９の上に塗布し、これを露光、現像してキャパシタ形成領域を覆うパターンを形成する。この場合、第二の不純物拡散層３５ｂの上に形成されたホール４８は、キャパシタ形成領域のほぼ中央寄りに位置している。
次に、図１４(a) に示すように、パターニングされた第二のレジストをマスクに使用して、第三の多結晶シリコン膜４９から第一の多結晶シリコン膜４１までの各層を順にエッチングすると、第一から第三の多結晶シリコン膜４１，４４，４９はキャパシタの蓄積電極の形状、即ち３枚のフィンの形状にパターニングされる。
【００６３】
この後に、図１４(b) に示すように、フッ酸を用いて第一、第二及び第三のSiO2膜４０，４３，４６を除去するとともに、それらの間に存在する第一及び第二の反射防止膜４２，４５も合わせて除去する。第一及び第二の反射防止膜４２，４５は、上述したようにフッ酸によって容易に除去されるような条件で成長されているので、第一、第二及び第三の多結晶シリコン膜４１，４４，４９の間に残るようなことはない。これに対して、第一のSiO2膜４０の下に形成された熱窒化膜３９は、フッ酸によって容易にエッチングされず、フッ酸処理の際には熱窒化膜３９はエッチングストップ層として機能している。
【００６４】
これにより、熱窒化膜３９の上にはフィン型の蓄積電極５０が現れる。その蓄積電極５０は図１４(c) に示すように、ＣＶＤにより形成された酸化シリコン、窒化酸化シリコンなどの誘電体膜５１により覆われる。さらに、ＣＶＤにより誘電体膜５１の表面は対向電極５２を構成する第四の多結晶シリコン膜により覆われる。その第四の多結晶シリコン膜は不純物を含み、しかも複数の蓄積電極５０を覆うような条件で成長される。
【００６５】
以上のように、上記条件で成長された第一及び第二の反射防止膜４２，４５をＤＲＡＭセルの製造工程で用いると、蓄積電極５０のフィンの間に存在する第一及び第二の反射防止膜４２，４５が完全に除去できるようになるので、第一及び第二の反射防止膜４２，４５の残存によるキャパシタの蓄積容量の低下が防止されることになる。
【００６６】
なお、第一のSiO2膜３８の成長を省略して第一の多結晶シリコン膜４１の下面を熱窒化膜３９に接触させたり、或いは、第二の多結晶シリコン膜４４を省いたり、或いは、第一のSiO2膜４０、第一の多結晶シリコン膜４１、第一の反射防止膜４２を複数回繰り返して成長してもよい。
【００６７】
【発明の効果】
以上述べたように本発明によれば、反射防止膜を構成する窒化シリコン又は窒化酸化シリコンを成長温度３５０℃以下、希釈ガスを含む反応ガスを用いてプラズマＣＶＤで成長したので、フッ酸によるエッチングレートが速い反射防止膜を得ることができる。また、フッ酸を反射防止膜のエッチングに用いると、半導体基板の表面を荒らすことはないので、反射防止膜を除去する前処理として半導体基板の表面に熱酸化により酸化膜を成長する工程が省け、熱により不純物の再拡散を防止することができる。
【００６８】
さらに、サイドウォールの材料としてシリコン酸化膜を用いる場合でも、成長条件を変えることによって窒化シリコン、窒化酸化シリコンのフッ酸によるエッチング速度をシリコン酸化膜のそれの１０倍以上にすることが可能になり、サイドウォールの後退を抑制することが可能になる。サイドウォールの材料として窒化シリコンを用いる場合には、サイドウォール用の窒化シリコンを熱ＣＶＤ法により成長すると、そのサイドウォールはフッ酸によって殆どエッチングされないので反射防止膜を選択的にエッチングすることが可能になり、サイドウォールのフッ酸による後退を防止できる。
【図面の簡単な説明】
【図１】図１は、本発明の実施の形態に使用する平行平板型のプラズマＣＶＤ装置の構成図である。
【図２】図２は、プラズマＣＶＤ法により窒化シリコン膜を成長する際の希釈ガスとしての窒素ガスの流量と窒化シリコン膜の対熱酸化膜のエッチング速度比の関係を示す図である。
【図３】図３は、プラズマＣＶＤ法により条件を変えて形成した複数の窒化シリコン膜の相違によるSi-N結合量の違いを示す図である。
【図４】図４は、窒化シリコン膜のSi-N結合量と、窒化シリコン膜の対熱酸化膜のエッチング速度比との関係を示す図である。
【図５】図５は、窒化シリコン膜の成長条件の相違による脱ガス特性の相違を示す図である。
【図６】図６は、窒化シリコン膜の基板温度と窒化シリコンの対熱酸化膜のエッチング速度比との関係を示す図である。
【図７】図７は、窒化シリコン膜の活性化エネルギーと膜質の関係を説明するためのエネルギー図である。
【図８】図８(a) 〜図８(c) は、本発明の実施形態を用いたＭＯＳトランジスタの製造工程を示す断面図（その１）である。
【図９】図９(a) 〜図９(c) は、本発明の実施形態を用いたＭＯＳトランジスタの製造工程を示す断面図（その２）である。
【図１０】図１０(a) 〜図１０(c) は、本発明の実施形態により成長した反射防止膜を用いるＭＯＳトランジスタの製造工程を示す断面図（その３）である。
【図１１】図１１(a) 〜図１１(c) は、本発明の実施形態を用いたＭＯＳトランジスタの別の製造工程を示す断面図（その１）である。
【図１２】図１２(a) 〜図１２(c) は、本発明の実施形態により成長した反射防止膜を用いるＭＯＳトランジスタの別の製造工程を示す断面図（その２）である。
【図１３】図１３(a) 〜図１３(c) は、本発明の実施形態により成長した反射防止膜を用いるキャパシタの製造工程を示す断面図（その１）である。
【図１４】図１４(a) 〜図１４(c) は、本発明の実施形態により成長した反射防止膜を用いるキャパシタの製造工程を示す断面図（その２）である。
【図１５】図１５(a) 〜図１５(d) は、従来方法にしたがって形成されるＭＯＳトランジスタの製造工程の一例を示す断面図である。
【図１６】図１６は、従来方法にしたがって形成されるＭＯＳトランジスタのサイドウォールの後退の状態を示す断面図である。
【図１７】図１７は、従来方法にしたがって形成されるＭＯＳトランジスタの不純物の再拡散を説明する断面図である。
【符号の説明】
１…反応チャンバ、２…第一の電極、３…第二の電極、４…加熱用ランプ、５…ガス導入管、１１…シリコン基板、１２…ウェル、１３…フィールド酸化膜、１４…ゲート絶縁膜、１５…多結晶シリコン膜、１５ｇ…ゲート電極、１６…反射防止膜、１７…レジスト、２０ｓ…ソース層、２０ｄ…ドレイン層、２１…窒化シリコン膜、２１ｓ，２１ｗ…サイドウォール、２２ｇ，２２ｓ，２２ｄ…コバルトシリサイド膜、３１…シリコン基板、３２…フィールド酸化膜、３６…第一の層間絶縁膜、３８…第二の層間絶縁膜、３９…熱窒化膜、４０…第一のSiO2膜、４１…第一の多結晶シリコン膜、４２…第一の反射防止膜、４３…第二のSiO2膜、４４…第二の多結晶シリコン膜、４５…第二の反射防止膜、４６…第三のSiO2膜、４７…レジスト、４８…ホール、４９…第三の多結晶シリコン膜、５０…蓄積電極、５１…誘電体膜、５２…対向電極。

Claims (8)

  1. 半導体基板の上にゲート絶縁膜を介して導電膜を形成する工程と、
    希釈ガスを含む反応ガスを反応雰囲気中に導入し、該反応雰囲気中でプラズマ化学気相成長法によって窒化シリコン又は窒化酸化シリコンよりなる反射防止膜を前記導電膜の上に成長する工程と、
    前記反射防止膜上にレジストを塗布し、露光、現像を経てレジストをパターニングする工程と、
    前記レジストに覆われない領域の前記導電膜をエッチングしてゲート電極を形成する工程と、
    熱化学気相成長法によって、前記ゲート電極を被覆する窒化シリコン膜又は酸化シリコン膜を形成する工程と、
    前記窒化シリコン膜又は前記酸化シリコン膜を異方性エッチングすることにより、前記ゲート電極の側壁にサイドウォールを形成する工程と、
    前記反射防止膜をフッ酸によって前記サイドウォールに対して選択的に除去する工程とを有することを特徴とする半導体装置の製造方法。
  2. 前記反射防止膜を構成する前記窒化シリコン又は前記窒化酸化シリコンは、３５０℃以下で２００℃以上の温度で成長されることを特徴とする請求項１記載の半導体装置の製造方法。
  3. 前記フッ酸による前記反射防止膜のエッチングレートは、前記希釈ガスの流量の増減によって調整されることを特徴とする請求項１記載の半導体装置の製造方法。
  4. 前記希釈ガスは、窒素、アルゴン、ヘリウムのいずれかのガスであることを特徴とする請求項１記載の半導体装置の製造方法。
  5. 前記ゲート電極を形成する工程の後に、前記ゲート電極をマスクに使用して、前記ゲート電極の両側方の前記半導体基板に不純物イオンを注入する工程をさらに有することを特徴とする請求項１記載の半導体装置の製造方法。
  6. 前記反射防止膜を除去する工程の後に、前記サイドウォールをマスクにして、前記ゲート電極と前記半導体基板に不純物イオンを注入する工程をさらに有することを特徴とする請求項１記載の半導体装置の製造方法。
  7. 前記不純物イオンは、ホウ素イオンであることを特徴とする請求項６記載の半導体装置の製造方法。
  8. 前記サイドウォールを形成するための前記窒化シリコン膜又は前記酸化シリコン膜の成膜温度は、６５０乃至８００℃であることを特徴とする請求項１に記載の半導体装置の製造方法。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6713234B2 (en) * 1999-02-18 2004-03-30 Micron Technology, Inc. Fabrication of semiconductor devices using anti-reflective coatings
US6331379B1 (en) * 1999-09-01 2001-12-18 Micron Technology, Inc. Photo-lithography process using multiple anti-reflective coatings
TW468283B (en) 1999-10-12 2001-12-11 Semiconductor Energy Lab EL display device and a method of manufacturing the same
TW471011B (en) 1999-10-13 2002-01-01 Semiconductor Energy Lab Thin film forming apparatus
US6620718B1 (en) * 2000-04-25 2003-09-16 Advanced Micro Devices, Inc. Method of forming metal silicide regions on a gate electrode and on the source/drain regions of a semiconductor device
US6423634B1 (en) 2000-04-25 2002-07-23 Advanced Micro Devices, Inc. Method of forming low resistance metal silicide region on a gate electrode of a transistor
EP1174911A3 (en) * 2000-06-05 2003-09-10 Applied Materials, Inc. Silicon nitride as anti-reflective coating
SG89410A1 (en) * 2000-07-31 2002-06-18 Hitachi Ulsi Sys Co Ltd Manufacturing method of semiconductor integrated circuit device
US6888305B2 (en) * 2001-11-06 2005-05-03 Universal Display Corporation Encapsulation structure that acts as a multilayer mirror
US7012363B2 (en) * 2002-01-10 2006-03-14 Universal Display Corporation OLEDs having increased external electroluminescence quantum efficiencies
US6770502B2 (en) * 2002-04-04 2004-08-03 Eastman Kodak Company Method of manufacturing a top-emitting OLED display device with desiccant structures
US6911772B2 (en) * 2002-06-12 2005-06-28 Eastman Kodak Company Oled display having color filters for improving contrast
JP2004102367A (ja) * 2002-09-04 2004-04-02 Hitachi Ltd 需給計画方法およびシステム
JP2006511083A (ja) * 2002-12-20 2006-03-30 コーニンクレッカ　フィリップス　エレクトロニクス　エヌ　ヴィ 半導体装置の製造方法並びにそのような方法で得られる半導体装置
US6936960B2 (en) * 2003-01-10 2005-08-30 Eastman Kodak Company OLED displays having improved contrast
US6812637B2 (en) * 2003-03-13 2004-11-02 Eastman Kodak Company OLED display with auxiliary electrode
JP2004335588A (ja) * 2003-05-01 2004-11-25 Renesas Technology Corp 固体撮像装置及びその製造方法
US6797614B1 (en) * 2003-05-19 2004-09-28 Advanced Micro Devices, Inc. Nickel alloy for SMOS process silicidation
US20070296052A1 (en) 2006-06-26 2007-12-27 Taiwan Semiconductor Manufacturing Company, Ltd. Methods of forming silicide regions and resulting MOS devices
CN101290879B (zh) * 2007-04-17 2012-12-12 中芯国际集成电路制造(上海)有限公司 栅极的制造方法
US7727842B2 (en) * 2007-04-27 2010-06-01 Texas Instruments Incorporated Method of simultaneously siliciding a polysilicon gate and source/drain of a semiconductor device, and related device
US20090162667A1 (en) * 2007-12-20 2009-06-25 Lumination Llc Lighting device having backlighting, illumination and display applications
DE102016104327B4 (de) * 2016-03-09 2023-12-28 Infineon Technologies Austria Ag Verfahren zum Herstellen einer Halbleitervorrichtung
DE102017103620B4 (de) * 2017-02-22 2022-01-05 Infineon Technologies Ag Halbleitervorrichtung, Mikrofon und Verfahren zum Bilden einer Halbleitervorrichtung

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3549411A (en) * 1967-06-27 1970-12-22 Texas Instruments Inc Method of preparing silicon nitride films
US4269654A (en) * 1977-11-18 1981-05-26 Rca Corporation Silicon nitride and silicon oxide etchant
US5631184A (en) * 1992-03-13 1997-05-20 Fujitsu Limited Method of producing a semiconductor device having a fin type capacitor
US5968324A (en) * 1995-12-05 1999-10-19 Applied Materials, Inc. Method and apparatus for depositing antireflective coating
JPH1022457A (ja) * 1996-07-03 1998-01-23 Mitsubishi Electric Corp 容量装置及び半導体装置並びにそれらの製造方法

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