KR20080017450A - 니켈 규화물과 코발트 규화물 에칭 방법 및 전도성 라인형성 방법 - Google Patents

니켈 규화물과 코발트 규화물 에칭 방법 및 전도성 라인형성 방법 Download PDF

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Abstract

본 발명은, 니켈 슈어사이드(suicide) 및 코발트 슈어사이드를 에칭하는 방법, 및 전도성 라인을 형성하는 방법을 포함한다. 일 실시예에서, 니켈 슈어사이드를 포함하는 기판은 H3PO4 및 H2O를 포함하는 유체에 상기 기판에서 니켈 슈어사이드를 에칭하는 데 효과적인 적어도 50℃의 온도 및 350 Torr 내지 1100 Torr의 압력으로 노출된다. 일 실시예에서, 니켈 슈어사이드 또는 코발트 슈어사이드의 적어도 하나는 H2SO4, H2O2, H2O, 및 HF를 포함하는 유체에 상기 기판에서 니켈 슈어사이드 또는 코발트 슈어사이드의 적어도 하나를 에칭하는 데 효과적인 적어도 50℃ 온도 및 350 Torr 내지 1100 Torr의 압력으로 노출된다.

Description

니켈 규화물과 코발트 규화물 에칭 방법 및 전도성 라인 형성 방법 {METHODS OF ETCHING NICKEL SILICIDE AND COBALT SILICIDE AND METHODS OF FORMING CONDUCTIVE LINES}
본 발명은 니켈 규화물과 코발트 규화물 에칭 방법 및 전도성 라인 형성 방법에 관한 것이다.
집적 회로 제조에 있어서, 몇몇의 전기적인 전도성 라인은 다양한 소자들을 상호연결하기 위해 제조되고, 몇몇은 전계 효과 트랜지스터의 게이트를 형성하기 위해 제조된다. 상기한 라인 및 게이트는, 전도적으로(conductively) 도핑된(doped) 폴리실리콘(polysilicon)과 같은 전도적으로 도핑된 반도성(semiconductive) 재료를 포함하여, 하나 이상의 전도성 재료로 형성될 수 있다. 전도적으로 도핑된 폴리실리콘과 함께하거나 함께하지 않는, 상기한 전도성 라인에 활용되는 전도성 재료의 한 타입은, 전도성 금속 규화물이다. 상이한 그리고 일정한 전도성 금속 규화물을 에칭하는 에칭 화학을 개발하는 것이 바람직할 것이다.
본 발명은 앞서 밝힌 이슈를 다루고자한 것이지만, 결코 그렇게 한정되지만은 않는다. 본 발명은, 명세서에 대해 해석적이거나 다른 한정적인 관계없이, 첨부된 글자 그대로의 청구범위와, 균등론에 의해서만 한정된다.
본 발명은 니켈 규화물과 코발트 규화물 에칭 방법 및 전도성 라인 형성 방법을 포함한다. 일 실시예에서, 니켈 규화물을 포함하는 기판은 H3PO4 및 H2O를 포함하는 유체에 기판에서 니켈 규화물을 에칭하는 데 효과적인 적어도 50℃의 온도 및 350 Torr 내지 1100 Torr의 압력으로 노출된다.
일 실시예에서, 니켈 규화물 및 코발트 규화물의 적어도 하나는 H2SO4, H2O2, H2O, 및 HF를 포함하는 유체에 기판에서 니켈 규화물 및 코발트 규화물의 적어도 하나를 에칭하는 데 효과적인 적어도 50℃ 온도 및 350 Torr 내지 1100 Torr의 압력으로 노출된다.
일 실시예에서, 니켈 규화물-포함 전도성 라인을 형성하는 방법은, 그 양측 위에 횡방향으로 수용되는 언도핑(undoped) 실리콘 이산화물을 갖는 실리콘-포함 라인을 형성하는 공정을 포함한다. 엘리멘탈(elemental) 니켈은 실리콘-포함 라인의 상부 및 언도핑 실리콘 이산화물의 상부에 증착된다. 상기 엘리멘탈 니켈 및 실리콘 라인은 니켈 규화물-포함 라인을 형성하는데 효과적이게 어닐(anneal)된다. 니켈 규화물은, H3PO4 및 H2O를 포함하는 유체를 이용하여 언도핑 실리콘 이산화물에 대해 니켈 규화물-포함 라인을 리세스(recess)하는 데 효과적인 적어도 50℃의 온도 및 350 Torr 내지 1100 Torr의 압력으로, 언도핑 실리콘 이산화물에 대하여 선택적으로 에칭된다.
일 실시예에서, 니켈 규화물 또는 코발트 규화물의 적어도 하나를 포함하는 전도성 라인을 형성하는 방법은, 그 양측 위에 횡방향으로 수용되는 실리콘 질화물 또는 언도핑 실리콘 이산화물의 적어도 하나를 갖는 실리콘-포함 라인을 형성하는 공정을 포함한다. 엘리멘탈 니켈 또는 엘리멘탈 코발트의 적어도 하나는 실리콘-포함 라인의 상부 및 실리콘 질화물 또는 언도핑 실리콘 이산화물의 적어도 하나의 상부에 증착된다. 상기 엘리멘탈 니켈 또는 엘리멘탈 코발트 라인의 적어도 하나는 니켈 규화물-포함 라인 또는 코발트 규화물-포함 라인의 적어도 하나를 형성하는데 효과적이게 어닐된다. 니켈 규화물-포함 라인 또는 코발트 규화물-포함 라인의 적어도 하나는, H2SO4, H2O2, H2O, 및 HF를 포함하는 유체로 실리콘 질화물 또는 언도핑 실리콘 이산화물의 적어도 하나에 대해 니켈 규화물-포함 라인 또는 코발트 규화물-포함 라인의 적어도 하나를 리세스하는 데 효과적이게 실리콘 질화물 또는 언도핑 실리콘 이산화물의 적어도 하나에 선택적인 적어도 50℃의 온도 및 350 Torr 내지 1100 Torr의 압력으로 에칭된다.
다른 양태 및 실시예들도 의도된다.
본 발명의 바람직한 실시예들이 하기의 첨부도면을 참조하여 후술된다.
도 1은 본 발명의 양태에 따른 처리에서 반도체 기판 단편(fragment)의 개략적인 단면도이다.
도 2는 도 1에 의해 도시된 공정의 차후 처리 공정에서 도 1의 기판 단편의 도면이다.
도 3은 본 발명의 양태에 따른 처리에서 교호적인 실시예의 반도체 기판 단편의 개략적인 단면도이다.
도 4는 도 3에 의해 도시된 공정의 차후 처리 공정에서 도 3의 기판의 단편의 도면이다.
도 5는 본 발명의 양태에 따른 처리에서 다른 반도체 기판의 단편의 개략적인 단면도이고, 도 6의 5-5 라인을 통해 취해진다.
도 6은 도 5의 기판 단편의 평면도이다.
도 7은 도 5에 의해 도시된 공정의 차후 처리 공정에서 도 5의 기판 단편의 도면이다.
도 8은 도 7에 의해 도시된 공정의 차후 처리 공정에서 도 7의 기판 단편의 도면이다.
도 9는 도 8에 의해 도시된 공정의 차후 처리 공정에서 도 8의 기판 단편의 도면이다.
도 10은 도 9에 의해 도시된 공정의 차후 처리 공정에서 도 9의 기판 단편의 도면이다.
도 11은 도 10에 의해 도시된 공정의 차후 처리 공정에서 도 10의 기판 단편의 도면이다.
일 실시예에서, 본 발명은 니켈 규화물 재료의 에칭 방법을 포함한다. 그 제1 대표적인 실시예들은 도 1 및 2에 관해 예시의 목적으로서만 기술된다. 도 1 은 일반적으로 참조 번호 10으로 지시되는 기판의 단편을 묘사한다. 상기는 바람직하게, 도 1에서는 그 위에 형성된 니켈 규화물 재료(14)를 갖는 모범적인 벌크(bulk) 단결정(monocrystalline) 실리콘 기판(12)을 묘사한, 반도체 기판을 포함한다. 이 명세서의 문맥(context)에서, “반도체 기판” 또는 “반도성(semiconductive) 기판”이라는 용어는, 반도성 웨이퍼(단독이거나 그렇지 않으면 다른 재료가 그에 포함된 어셈블리(assembly)의)와 같은 벌크 반도성 재료, 및 반도성 재료 층(단독이거나 그렇지 않으면 다른 재료가 그에 포함된 어셈블리의)을 포함하지만 한정되지는 않는, 반도성 재료를 포함하는 어떠한 구성도 의미하는 것으로 정의된다. “기판”이라는 용어는 앞서 기술된 반도성 기판을 포함하지만 한정되지는 않는 어떠한 지지 구조를 말한다. 도 1의 기판은 단지 예시이며, 존재하거나 아직 개발 중인, 생각할 수 있는 어떠한 기판도 의도된다. 니켈 규화물은, 모범적인 조성물인, “x” 범위가 1 내지 2인, NiSix를 가진, 화학식대(stoichiometric)로이거나 비-화학식대로(non-stoichiometric)일 수 있다.
도 2를 참조하면, 니켈 규화물(14)을 포함하는 기판(10)은 H3P04 및 H2O를 포함하는 유체에 기판(10)으로부터 니켈 규화물(14)을 에칭하는 데 효과적인 적어도 50℃의 온도 및 350 Torr 내지 1110 Torr의 압력으로 노출된다. 물론, 상기한 에칭은 기판에서 모든 노출된 니켈 규화물 재료를 제거하는 것이거나, 도 2에 묘사된 바와 같이 부분적인 것일 수 있다. 또한 단지 예시로서, 재료(14)의 몇몇은 상기한 유체에 노출되는 도중에 마스크(mask)될 수 있다. 가장 바람직하게는, 유체는 100% 액체를 포함하여, 주로 액체일 수 있다. 온도는 더욱 바람직하기로는 적어도 100℃이고, 더욱 더 바람직한 온도 범위는 135℃ 내지 155℃ 이다. 더욱 바람직한 압력 범위는 600 Torr 내지 900 Torr이고, 본 발명은 145℃ 온도 및 대기압에서 실시된다.
바람직한 일 실시예에 있어서, 유체는 본질적으로 H3PO4 및 H2O로 이루어진다. 바람직한 H3PO4의 농도는 유체의 65 용량 퍼센트 내지 90 용량 퍼센트이고, 80 용량 퍼센트 내지 90 퍼센트가 보다 바람직하며, 약 85 용량 퍼센트(즉, +/- 0.5 퍼센트)의 농도가 바람직한 특정 예이다. H2O는 유체에서 바람직하게는 35 용량 퍼센트 내지 10 용량 퍼센트, 더욱 바람직하게는 20 용량 퍼센트 내지 10 용량 퍼센트로 존재하며, 약 15 용량 퍼센트(즉, +/- 0.5 퍼센트)가 바람직한 특정 예이다. 일 특정예에서, 본질적으로 NiSi2로 이루어진 층은, 140℃ 및 대기압(760 Torr)에서, 본질적으로 85 용량 퍼센트의 H3PO4 및 15 용량 퍼센트의 H2O로 이루어진 액체 내에서 분당 15 옹스트롬(Angstrom)의 비율로 에칭된다.
일 실시예에 있어서, 기판은 에칭의 적어도 몇 부분의 도중에 노출된 언도핑 실리콘 이산화물 또는 노출된 엘리멘탈 실리콘의 적어도 하나를 포함하여 에칭될 수 있다. 이 명세서의 문맥에서, 실리콘 이산화물이 영(zero) 내지 0.5 원자 퍼센트 이하의 붕소 또는 인(phosphorous)의 하나 또는 각각을 가지면 “언도핑”된 것이다. 또한, 상기한 경우의 일 실시예에 있어서, 바람직하게는, 에칭이 노출된 언 도핑 실리콘 이산화물 또는 노출된 엘리멘탈 실리콘의 적어도 하나에 선택적이다. 이 명세서의 문맥에 있어서, 선택적 또는 선택성은 하나의 재료가 다른 것에 대해서 적어도 2:1의 비율로 제거되는 것으로 정의된다.
예로서, 단지 예로서, 교호의 모범적인 실시예가 기판 단편(10a)에 관련하여 도 3 및 4에 묘사된다. 첫 번째-기술된 실시예에서와 동일한 번호가 적절한 곳에 활용되고, 다른 부분은 접미사“a” 또는 다른 번호로 지시된다. 도 3을 참조하면, 금속 규화물-포함 층(14a) 및 다른 층(16)이 베이스 기판(12) 위에 서로 횡방향으로 근접하여 수용되는 것으로 도시된다. 재료(16)는, 재료(14a)의 에칭 도중에 몇몇 시점에서, 에칭 유체에 바깥쪽으로 노출되는 언도핑 실리콘 이산화물 또는 엘리멘탈 실리콘의 적어도 하나를 포함한다. 상기한 노출은 에칭의 시작, 또는 시작에서 에칭이 필수적이지 않은 도중의 몇몇 시점에서 이루어질 수 있다.
도 4를 참조하면, 니켈 규화물(14a)(도시되지 않음)은 H3PO4 및 H2O를 포함하는 유체에 기판에서 니켈 규화물을 에칭하는 데 효과적인 적어도 50℃의 온도 및 350 Torr 내지 1100 Torr의 압력으로 노출된다. 그 밖의 바람직한 처리는 첫 번째-기술된 실시예와 관련하여 상술한 바와 같다. 단지 예시로서, 도 4는 베이스 기판(12) 위에서의 니켈 규화물(14a)의 완전한 에칭을 묘사한다. 물론, 미완의 에칭도 또한 생각될 수 있다. 바람직하게는, 노출된 언도핑 실리콘 이산화물 또는 노출된 엘리멘탈 실리콘의 적어도 하나의 선택성은 적어도 10:1의 제거 비율/선택성(노출된 언도핑 실리콘 이산화물 또는 엘리멘탈 실리콘의 어느 하나에 대한 니켈 규화물의 제거 비율)이며, 더욱 더 바람직하게는 적어도 100:1의 제거 비율이다. 상기한 실시예에서, 언도핑 열 산화층의 에칭 비율은, 니켈 규화물의 분당 15 옹스트롬 에칭 비율에 비교해서 분당 약 0.1 옹스트롬이고, 따라서 150:1의 모범적인 선택성을 부여한다.
일 양태에 있어서, 본 발명은 니켈 규화물 또는 코발트 규화물의 적어도 하나를 에칭하는 방법을 또한 의도한다. 니켈 규화물 및/또는 코발트 규화물은, 모범적인 합성물인, “x" 범위가 1 내지 2인, NiSix 및 CoSix의, 화학식대로이거나 비-화학식대로일 수 있다. 예로서, 단지 예로서, 상기한 실시예에서 재료(14) 또는 재료(14a) 중 어느 하나는 니켈 규화물 및/또는 코발트 규화물의 하나 또는 조합을 포함할 수 있다. 본 발명의 일 실시예에 따른 상기 재료의 에칭은, 니켈 규화물 또는 코발트 규화물의 적어도 하나를 포함하는 기판을, H2SO4, H2O2, H2O, 및 HF를 포함하는 유체에 기판에서 니켈 규화물 또는 코발트 규화물을 에칭하는 데 효과적인 적어도 50℃의 온도 및 350 Torr 내지 1100 Torr의 압력으로 노출시키는 공정을 포함한다.
가장 바람직하게는, 유체는 100% 액체를 포함하여, 액체를 주로 포함한다. 또한 바람직하게는, 온도는 적어도 100℃이고, 더욱 바람직한 압력 범위는 600 Torr 내지 900 Torr 이다. 일 실시예에 있어서, 바람직하게는 유체가 본질적으로 H2SO4, H2O2, H2O, 및 HF로 이루어진다. 일 실시예에 있어서, 유체에 존재하는 H2SO4, H2O2, 및 H2O의 합에 대한 HF의 용적비는, 0.0005:1 내지 0.1:1이며, 더욱 더 바람직하게는 상기 용적비가 0.001:1 내지 0.002:1 이다. 또한, 여하튼, 바람직한 일 실시예에 있어서, 유체에 존재하는 H2O2에 대한 H2SO4의 용적비는 20:1 내지 40:1이며, 더욱 바람직한 상기 용적비는 30:1 내지 35:1 이다. 또한, 여하튼, 바람직한 일 실시예에 있어서, 유체에 존재하는 H2SO4 및 H2O2의 합에 대한 H2O의 용적비는 0.03:1 내지 1:1이며, 더욱 바람직한 상기 용적비는 0.05:1 내지 0.07:1 이다.
바람직한 일 실시예에 있어서, 기판은 H2SO4, H2O2, H2O, 및 HF를 포함하는 유체로 에칭되는 적어도 몇 부분 도중에 노출된 언도핑 실리콘 이산화물, 노출된 엘리멘탈 실리콘, 또는 노출된 실리콘 질화물의 적어도 하나를 포함하여 에칭될 수 있다. 바람직하게는 상기한 실시예에서, 상기 에칭은 노출된 언도핑 실리콘 이산화물, 노출된 엘리멘탈 실리콘, 또는 노출된 실리콘 질화물의 적어도 하나에 선택적이다. 상기 선택성은 더욱 더 바람직하게는 규화물에 대한 언도핑 실리콘 이산화물, 엘리멘탈 실리콘, 또는 실리콘 질화물의 적어도 10:1의 제거 비율이고, 더욱 더 바람직하게는 적어도 100:1의 제거 비율이다. 일 특정예에서, 유체는 액체이고, 1:910:27:56의 용적비의 HF:H2SO4:H2O2:H2O를 포함한다. 에칭 도중의 유체 온도는 100℃ 이고, 에칭은 대기압(760 Torr)에서 수행된다. 언도핑된, 열 성장 실리콘과 더불어 니켈 규화물(NiSi2)은 상기한 에칭 도중에 노출된다. 상기 에칭은, 분당 6.3 옹스트롬에서 발생한 상기 언도핑 실리콘 산화물의 제거와 더불어서, 니켈 규화물의 제거 비율이 분당 70 옹스트롬 이상인 결과를 가져왔다.
본 발명의 양태는 니켈 규화물 또는 코발트 규화물의 적어도 하나를 포함하는 전도성 라인을 형성하는 방법을 또한 포함한다. 예로서, 단지 예로서, 도 5는 벌크 반도성 재료(26)를 포함하는 기판 단편(25)을 묘사한다. 모범적인 바람직한 재료(26)는, 예컨대 트랜지스터 게이트의 채널 영역으로서 기능할 수 있게 되는, 적합한 백그라운드(background) 도전율-향상 도핑에 마련되는 단결정 실리콘을 포함한다. 교호의 기판 및 구조도, 물론, 단지 교호의 일예인 반도체-온-인슐레이터와 더불어서, 또한 고려된다. 바람직한 라인 형태의 트렌치(trench)(28)가 기판(26)에 관련하여 제조된다. 재료(26) 내의 트렌치(28)의 모범적인 깊이는 300 옹스트롬 내지 2,000 옹스트롬이다. 일 실시예에 있어서, 언도핑 실리콘 이산화물 층(30)은 기판(26)의 상부 및 트렌치(28)의 내부에 형성된다. 층(30)에 대한 바람직한 모범적인 두께 범위는 500 옹스트롬 내지 800 옹스트롬이다. 실리콘-포함 재료(32)는 트렌치(28)의 내부에 형성되고, 양 횡측면(34, 36)을 가진 것으로 생각되어질 수 있다. 바람직한 모범적인 재료(32)는, 증착되고, 예컨대 화학 기계적 연마에 의해, 언도핑 실리콘 산화물 층(30)의 외면과 관련한 뒷부분이 평탄화된 진성(intrinsic) 다결정 실리콘(폴리실리콘)이다. 상기는 그 양측 위에 횡방향으로 수용된 언도핑 실리콘 이산화물을 갖는 단지 하나의 모범적인 실리콘-포함 라인을 제공한다. 바람직한 모범적인 일 실시예에 있어서, 묘사되는 바와 같이, 상기 형성된 니켈 규화물-포함 라인은 트랜지스터 게이트 라인을 포함할 것이고, 재료(30)는 상기한 게이트 라인을 포함하는 전계 효과 트랜지스터의 게이트 유전체를 포함한다.
도 7을 참조하면, 엘리멘탈 니켈(40)은 실리콘-포함 라인(32)의 상부 및 언도핑 실리콘 이산화물(30)의 상부에 증착된다. 니켈(40)에 대한 바람직한 모범적인 두께 범위는 50 옹스트롬 내지 1,000 옹스트롬이다. 바람직하게, 또한, 티타늄 층(42) 및 티타늄 질화물 층(44)이 니켈(40) 위에 형성된다. 층(42)에 대한 바람직한 모범적인 두께 범위는 50 옹스트롬 내지 500 옹스트롬이고, 층(44)에 대한 바람직한 모범적인 두께 범위는 50 옹스트롬 내지 500 옹스트롬이다. 층(42, 44)은 후술되는 어닐에서 규화물 응집(agglomeration)을 감소시키기 위해 바람직하게 마련된다.
도 8을 참조하면, 엘리멘탈 니켈(40) 및 실리콘-포함 라인(32)의 실리콘은 니켈 규화물-포함 라인(50)을 형성하는 데 효과적이게 어닐된다. 상기는, 바람직한 일 실시예에서, 언도핑 실리콘 이산화물(30)의 바깥쪽으로 돌출되는 것으로서 묘사된다. 모범적인 어닐 조건은 비활성의 대기에서 350 Torr 내지 1100 Torr의 압력에 400℃ 내지 1,000℃ 온도를 포함한다.
도 9를 참조하면, 미반응의 니켈, Ti 및 TiN은 기판으로부터, 바람직하게는 에칭에 의해 제거된다. 모범적인 화학물(chemistries)은 H2SO4, H2O2, 및 H2O의 혼합물, 또는 HCl, H2O2, 및 H2O의 혼합물을 포함한다.
도 10을 참조하면, 니켈 규화물-포함 라인(50)의 니켈 규화물은, H3PO4 및 H2O2를 포함하는 유체를 이용하여 언도핑 실리콘 이산화물(30)에 대해 니켈 규화물-포함 라인(50)을 리세스하는 데 효과적인 적어도 50℃의 온도 및 350 Torr 내지 1100 Torr의 압력에서 언도핑 실리콘 이산화물(30)에 대해 선택적으로 에칭된다. 그 밖의 바람직한 처리는 도 1 내지 4의 실시예에 관하여 H3PO4 및 H2O2와 함께 니켈 규화물의 에칭에 관하여 상술한 바와 같다. 라인(50)의 니켈 규화물-포함 재료의 바람직한 에칭 각도/깊이는 언도핑 실리콘 이산화물(30)의 아래로 재료(26)의 최외측 표면에서 50 옹스트롬 내지 1,500 옹스트롬이다. 도 10은 또한, 바람직한 일 실시예에서, 트랜지스터 게이트 라인 및 바람직한 반도성 재료(26) 내의 소스/드레인 영역(60, 70)의 구조를 포함하는 라인(50)을 묘사하며, 그것에 의해 라인(50)을 통합한 트랜지스터를 형성한다. 상기는 처리의 현 시점, 또는 처리의 이전 또는 이후에 형성될 수 있다.
도 11을 참조하면, 전기적인 절연 재료(80)가 기판 위에 증착된다. 바람직한 모범적인 재료는 실리콘 질화물을 포함한다. 상기는 그 때문에, 게이트 라인을 형성하는 상기한 에칭 후에 트랜지스터 게이트 라인(50) 위에 형성/수용된 모범적인 절연 캡(85)의 결과를 가져온다.
본 발명은 또한, 상기의 에칭이, H2SO4, H2O2, H2O, 및 HF 포함-유체와 함께 적어도 50℃의 온도 및 350 Torr 내지 1100 Torr 압력에서 이루어지고, 실리콘 질화물 또는 언도핑 실리콘 이산화물의 적어도 하나에 대해 상기 라인을 리세스하는 데 효과적이게 실리콘 질화물 또는 언도핑 실리콘 이산화물의 적어도 하나에 선택적인, 실리콘 규화물 또는 언도핑 실리콘 이산화물의 적어도 하나를 포함하는 전도성 라인의 제조를 의도한다. 그 밖의 바람직한 처리는 니켈 규화물 또는 코발트 규화물의 적어도 하나를 H2SO4, H2O2, H2O, 및 HF를 포함하는 유체로 에칭하는 것에 관련한 실시예에 관해서 상술한 바와 같다. 예로서, 단지 예로서, 도 5 내지 11에 관하여 기술된 실시예에서, 재료(30)는 실리콘 질화물 또는 언도핑 실리콘 이산화물의 적어도 하나를 포함할 수 있고, 그 위에 증착된 재료(40)는 엘리멘탈 니켈 또는 엘리멘탈 코발트의 적어도 하나를 포함한다. 상기는, 예로서 도 8에서 라인(50)으로 도시된 바와 같이, 니켈 규화물-포함 라인 또는 코발트 규화물-포함 라인의 적어도 하나를 형성하는 데 효과적이게, 예컨대 상기한 바와 같이, 어닐될 것이다. 그 밖에 바람직하게 이루어질 수 있는 처리는, 니켈 규화물 또는 코발트 규화물의 적어도 하나의 에칭이 H2SO4, H2O2, H2O, 및 HF를 포함하는 유체에서 이루어지는, 도 9 내지 11에 관하여 기술된 바와 같다.
법령에 따라서, 본 발명은 구조적 및 방법론적인 특징에 대해서 다소 상세한 말로 기술되었다. 그러나, 이 명세서에 기술된 수단들은 본 발명을 실시하는 바람직한 형태를 포함하는 것이기 때문에, 본 발명은 도시 및 기술된 특정한 특징에 한정되지 않는 것이 이해되어진다. 본 발명은, 따라서, 균등론에 따라 적절히 해석되는 첨부된 청구범위의 적합한 권리범위 내에서의 어떠한 형태 또는 변형도 권리 청구된다.

Claims (44)

  1. 니켈 규화물을 포함하는 기판을, H3PO4 및 H2O를 포함하는 유체에, 상기 기판에서 니켈 규화물을 에칭하는 데 효과가 있는 적어도 50℃의 온도 및 350 Torr 내지 1100 Torr의 압력으로 노출시키는 공정을 포함하는 니켈 규화물 에칭 방법.
  2. 청구항 1에 있어서, 상기 유체는 액체를 주로 포함하는, 니켈 규화물 에칭 방법.
  3. 청구항 1에 있어서, 상기 온도는 적어도 100℃인, 니켈 규화물 에칭 방법.
  4. 청구항 3에 있어서, 상기 온도는 135℃ 내지 155℃인, 니켈 규화물 에칭 방법.
  5. 청구항 1에 있어서, 상기 압력은 600 Torr 내지 900 Torr인, 니켈 규화물 에칭 방법.
  6. 청구항 1에 있어서, 상기 유체에서 상기 H3PO4는 65 용량 퍼센트 내지 90 용량 퍼센트로 존재하고, 상기 유체에서 H2O는 35 용량 퍼센트 내지 10 용량 퍼센트로 존재하는, 니켈 규화물 에칭 방법.
  7. 청구항 6에 있어서, 상기 유체에서 상기 H3PO4는 80 용량 퍼센트 내지 90 용량 퍼센트로 존재하고, 상기 유체에서 상기 H2O는 20 용량 퍼센트 내지 10 용량 퍼센트로 존재하는, 니켈 규화물 에칭 방법.
  8. 청구항 7에 있어서, 상기 유체에서 상기 H3PO4는 약 85 용량 퍼센트로 존재하고, 상기 유체에서 상기 H2O는 약 15 용량 퍼센트로 존재하는, 니켈 규화물 에칭 방법.
  9. 청구항 6에 있어서, 상기 유체는 본질적으로 H3PO4 및 H2O로 이루어진, 니켈 규화물 에칭 방법.
  10. 청구항 1에 있어서, 상기 기판은 상기 에칭의 적어도 몇 부분의 도중에 노출된 언도핑 실리콘 이산화물 또는 노출된 엘리멘탈 실리콘의 적어도 하나를 포함하며, 상기 에칭은 상기 노출된 언도핑 실리콘 이산화물 또는 노출된 엘리멘탈 실리콘의 적어도 하나에 선택적인, 니켈 규화물 에칭 방법.
  11. 청구항 10에 있어서, 상기 노출된 언도핑 실리콘 이산화물 또는 노출된 엘리멘탈 실리콘의 적어도 하나의 선택성은 적어도 10:1인, 니켈 규화물 에칭 방법.
  12. 청구항 11에 있어서, 상기 노출된 언도핑 실리콘 이산화물 또는 노출된 엘리멘탈 실리콘의 적어도 하나의 선택성은 적어도 100:1인, 니켈 규화물 에칭 방법.
  13. 청구항 10에 있어서, 상기 기판은 상기 에칭의 적어도 몇 부분의 도중에 노출된 언도핑 실리콘 이산화물을 포함하는, 니켈 규화물 에칭 방법.
  14. 청구항 10에 있어서, 상기 기판은 상기 에칭의 적어도 몇 부분의 도중에 노출된 엘리멘탈 실리콘을 포함하는, 니켈 규화물 에칭 방법.
  15. 니켈 규화물을 포함하는 기판을, 65 용량 퍼센트 내지 90 용량 퍼센트로 존재하는 H3PO4 및 35 용량 퍼센트 내지 10 용량 퍼센트로 존재하는 H2O를 포함하는 액체에, 상기 기판에서 니켈 규화물을 에칭하는 데 효과가 있는 적어도 100℃의 온도 및 600 Torr 내지 900 Torr의 압력으로 노출시키는 공정을 포함하며,
    상기 기판은 상기 에칭의 적어도 몇 부분의 도중에 노출된 언도핑 실리콘 이산화물 또는 노출된 엘리멘탈 실리콘의 적어도 하나를 포함하며, 상기 에칭은 상기 노출된 언도핑 실리콘 이산화물 또는 노출된 엘리멘탈 실리콘의 적어도 하나에 선 택적인, 니켈 규화물 에칭 방법.
  16. 니켈 규화물 또는 코발트 규화물의 적어도 하나를 포함하는 기판을, H2SO4, H2O2, H2O, 및 HF를 포함하는 유체에, 상기 기판에서 니켈 규화물 또는 코발트 규화물의 적어도 하나를 에칭하는 데 효과가 있는 적어도 50℃의 온도 및 350 Torr 내지 1100 Torr의 압력으로 노출시키는 공정을 포함하는 니켈 규화물 또는 코발트 규화물의 적어도 하나를 에칭하는 방법.
  17. 청구항 16에 있어서, 상기 에칭은 니켈 규화물의 것인, 니켈 규화물 또는 코발트 규화물의 적어도 하나를 에칭하는 방법.
  18. 청구항 16에 있어서, 상기 에칭은 코발트 규화물의 것인, 니켈 규화물 또는 코발트 규화물의 적어도 하나를 에칭하는 방법.
  19. 청구항 16에 있어서, 상기 유체는 액체를 주로 포함하는, 니켈 규화물 또는 코발트 규화물의 적어도 하나를 에칭하는 방법.
  20. 청구항 16에 있어서, 상기 온도는 적어도 100℃인, 니켈 규화물 또는 코발트 규화물의 적어도 하나를 에칭하는 방법.
  21. 청구항 16에 있어서, 상기 압력은 600 Torr 내지 900 Torr인, 니켈 규화물 또는 코발트 규화물의 적어도 하나를 에칭하는 방법.
  22. 청구항 16에 있어서, 상기 유체는 본질적으로 H2SO4, H2O2, H2O, 및 HF로 이루어지는, 니켈 규화물 또는 코발트 규화물의 적어도 하나를 에칭하는 방법.
  23. 청구항 16에 있어서, 상기 유체에 존재하는 상기 H2SO4, H2O2, 및 H2O의 합에 대한 상기 HF의 용적비는, 0.0005:1 내지 0.1:1인, 니켈 규화물 또는 코발트 규화물의 적어도 하나를 에칭하는 방법.
  24. 청구항 23에 있어서, 상기 용적비는 0.001:1 내지 0.002:1 인, 니켈 규화물 또는 코발트 규화물의 적어도 하나를 에칭하는 방법.
  25. 청구항 16에 있어서, 상기 유체에 존재하는 H2O2에 대한 상기 H2SO4의 용적비는 20:1 내지 40:1인, 니켈 규화물 또는 코발트 규화물의 적어도 하나를 에칭하는 방법.
  26. 청구항 25에 있어서, 상기 용적비는 30:1 내지 35:1인, 니켈 규화물 또는 코 발트 규화물의 적어도 하나를 에칭하는 방법.
  27. 청구항 16에 있어서, 상기 유체에 존재하는 H2SO4 및 H2O2의 합에 대한 H2O의 용적비는 0.03:1 내지 1:1인, 니켈 규화물 또는 코발트 규화물의 적어도 하나를 에칭하는 방법.
  28. 청구항 27에 있어서, 상기 용적비는 0.05:1 내지 0.07:1인, 니켈 규화물 또는 코발트 규화물의 적어도 하나를 에칭하는 방법.
  29. 청구항 16에 있어서, 상기 유체에 존재하는 상기 H2SO4, H2O2, 및 H2O의 합에 대한 상기 HF의 용적비는 0.0005:1 내지 0.1:1이며,
    상기 유체에 존재하는 H2O2에 대한 상기 H2SO4의 용적비는 20:1 내지 40:1인, 니켈 규화물 또는 코발트 규화물의 적어도 하나를 에칭하는 방법.
  30. 청구항 16에 있어서, 상기 유체에 존재하는 상기 H2SO4, H2O2, 및 H2O의 합에 대한 상기 HF의 용적비는 0.0005:1 내지 0.1:1이며,
    상기 유체에 존재하는 상기 H2SO4 및 H2O2의 합에 대한 상기 H2O의 용적비는 0.03:1 내지 1:1인, 니켈 규화물 또는 코발트 규화물의 적어도 하나를 에칭하는 방 법.
  31. 청구항 16에 있어서, 상기 유체에 존재하는 H2O2에 대한 상기 H2SO4의 용적비는 20:1 내지 40:1이며,
    상기 유체에 존재하는 H2SO4 및 H2O2의 합에 대한 상기 H2O의 용적비는 0.03:1 내지 1:1인, 니켈 규화물 또는 코발트 규화물의 적어도 하나를 에칭하는 방법.
  32. 청구항 16에 있어서, 상기 유체에 존재하는 상기 H2SO4, H2O2, 및 H2O의 합에 대한 상기 HF의 용적비는 0.0005:1 내지 0.1:1이고,
    상기 유체에 존재하는 상기 H2O2에 대한 상기 H2SO4의 용적비는 20:1 내지 40:1이며,
    상기 유체에 존재하는 상기 H2SO4 및 H2O2의 합에 대한 상기 H2O의 용적비는 0.03:1 내지 1:1인, 니켈 규화물 또는 코발트 규화물의 적어도 하나를 에칭하는 방법.
  33. 청구항 16에 있어서, 상기 기판은 상기 에칭의 적어도 몇 부분의 도중에 노출된 언도핑 실리콘 이산화물, 노출된 엘리멘탈 실리콘, 또는 노출된 실리콘 질화물의 적어도 하나를 포함하며, 상기 에칭은 상기 노출된 언도핑 실리콘 이산화물, 노출된 엘리멘탈 실리콘, 또는 노출된 실리콘 질화물의 적어도 하나에 선택적인, 니켈 규화물 또는 코발트 규화물의 적어도 하나를 에칭하는 방법.
  34. 청구항 33에 있어서, 상기 노출된 언도핑 실리콘 이산화물, 노출된 엘리멘탈 실리콘, 또는 노출된 실리콘 질화물의 적어도 하나에 대한 선택성은, 적어도 10:1인, 니켈 규화물 또는 코발트 규화물의 적어도 하나를 에칭하는 방법.
  35. 청구항 34에 있어서, 상기 노출된 언도핑 실리콘 이산화물, 노출된 엘리멘탈 실리콘, 또는 노출된 실리콘 질화물의 적어도 하나에 대한 선택성은, 적어도 100:1인, 니켈 규화물 또는 코발트 규화물의 적어도 하나를 에칭하는 방법.
  36. 청구항 33에 있어서, 상기 기판은 상기 에칭의 적어도 몇 부분의 도중에 노출된 언도핑 실리콘 이산화물을 포함하는, 니켈 규화물 또는 코발트 규화물의 적어도 하나를 에칭하는 방법.
  37. 청구항 33에 있어서, 상기 기판은 상기 에칭의 적어도 몇 부분의 도중에 노출된 엘리멘탈 실리콘을 포함하는, 니켈 규화물 또는 코발트 규화물의 적어도 하나를 에칭하는 방법.
  38. 청구항 33에 있어서, 상기 기판은 상기 에칭의 적어도 몇 부분의 도중에 노 출된 실리콘 질화물을 포함하는, 니켈 규화물 또는 코발트 규화물의 적어도 하나를 에칭하는 방법.
  39. 니켈 규화물 또는 코발트 규화물의 적어도 하나를 포함하는 기판을, H2SO4, H2O2, H2O, 및 HF를 포함하는 액체에, 상기 기판에서 니켈 규화물 또는 코발트 규화물의 적어도 하나를 에칭하는 데 효과적인 적어도 50℃의 온도 및 600 Torr 내지 900 Torr의 압력으로, 노출시키는 공정을 포함하며, 상기 액체에 존재하는 상기 H2SO4, H2O2, 및 H2O의 합에 대한 상기 HF의 용적비는 0.0005:1 내지 0.1:1이고, 상기 액체에 존재하는 상기 H2O2에 대한 상기 H2SO4의 용적비는 20:1 내지 40:1이며, 상기 액체에 존재하는 상기 H2SO4 및 H2O2의 합에 대한 상기 H2O의 용적비는 0.03:1 내지 1:1이고,
    상기 기판은 상기 에칭의 적어도 몇 부분의 도중에 노출된 언도핑 실리콘 이산화물, 노출된 엘리멘탈 실리콘, 또는 노출된 실리콘 질화물의 적어도 하나를 포함하며, 상기 에칭은 상기 노출된 언도핑 실리콘 이산화물, 노출된 엘리멘탈 실리콘, 또는 노출된 실리콘 질화물의 적어도 하나에 선택적인, 니켈 규화물 또는 코발트 규화물의 적어도 하나를 에칭하는 방법.
  40. 그 양측 위에 횡방향으로 수용되는 언도핑 실리콘 이산화물을 갖는 실리콘- 포함 라인을 형성하는 공정,
    상기 실리콘-포함 라인 및 상기 언도핑 실리콘 이산화물의 위에 엘리멘탈 니켈을 증착하는 공정,
    니켈 규화물-포함 라인을 형성하는 데 효과적인 상기 엘리멘탈 니켈 및 실리콘 라인을 어닐(anneal)하는 공정, 및
    상기 니켈 규화물을, H3PO4 및 H2O를 포함하는 유체를 이용하여 상기 언도핑 실리콘 이산화물에 대해 상기 니켈 규화물-포함 라인을 리세스(recess)하는 데 효과적인 적어도 50℃의 온도 및 350 Torr 내지 1100 Torr의 압력으로, 상기 언도핑 실리콘 이산화물에 대하여 선택적으로 에칭하는 공정을 포함하는 니켈 규화물-포함 전도성 라인을 형성하는 방법.
  41. 청구항 40에 있어서, 상기 어닐은, 상기 니켈 규화물-포함 라인을 상기 언도핑 실리콘 이산화물의 외부로 돌출하도록 형성하는, 니켈 규화물-포함 전도성 라인을 형성하는 방법.
  42. 청구항 40에 있어서, 상기 니켈 규화물-포함 라인은 트랜지스터 게이트 라인을 포함하고, 상기 언도핑 실리콘 이산화물은 상기 게이트 라인을 포함하는 전계 효과 트랜지스터의 게이트 유전체를 포함하는, 니켈 규화물-포함 전도성 라인을 형성하는 방법.
  43. 청구항 42에 있어서, 상기 에칭 후에 상기 트랜지스터 게이트 라인 위에 전기적인 절연 캡(cap)을 형성하는 공정, 및
    상기 절연 캡에 횡방향으로 근접한 상기 전계 효과 트랜지스터의 소스/드레인 영역을 형성하는 공정를 포함하는 니켈 규화물-포함 전도성 라인을 형성하는 방법.
  44. 그 양측 위에 횡방향으로 수용되는 실리콘 질화물 또는 언도핑 실리콘 이산화물의 적어도 하나를 갖는 실리콘-포함 라인을 형성하는 공정,
    상기 실리콘-포함 라인 위 및 실리콘 질화물 또는 언도핑 실리콘 이산화물의 적어도 하나 위에 엘리멘탈 니켈 또는 엘리멘탈 코발트의 적어도 하나를 증착하는 공정,
    니켈 규화물-포함 라인 또는 코발트 규화물-포함 라인의 적어도 하나를 형성하는 데 효과적인 상기 엘리멘탈 니켈 또는 상기 엘리멘탈 코발트의 적어도 하나 및 실리콘 라인을 어닐하는 공정, 및
    니켈 규화물-포함 라인 또는 코발트 규화물-포함 라인의 적어도 하나를, H2SO4, H2O2, H2O, 및 HF를 포함하는 유체로, 상기 실리콘 질화물 또는 언도핑 실리콘 이산화물의 적어도 하나에 대해 니켈 규화물-포함 라인 또는 코발트 규화물-포함 라인의 적어도 하나를 리세스하는 데 효과적인 실리콘 질화물 또는 언도핑 실리 콘 이산화물의 적어도 하나에 선택적인 적어도 50℃의 온도 및 350 Torr 내지 1100 Torr의 압력으로 에칭하는 공정을 포함하는 니켈 규화물 또는 코발트 규화물의 적어도 하나를 포함하는 전도성 라인을 형성하는 방법.
KR1020087000367A 2005-06-07 2006-05-19 니켈 규화물과 코발트 규화물 에칭 방법 및 전도성 라인형성 방법 KR100966002B1 (ko)

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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8283258B2 (en) 2007-08-16 2012-10-09 Micron Technology, Inc. Selective wet etching of hafnium aluminum oxide films
US20120315754A1 (en) * 2011-06-08 2012-12-13 Micron Technology, Inc. Interconnection barrier material device and method
TWI517235B (zh) * 2013-03-01 2016-01-11 栗田工業股份有限公司 半導體基板洗淨系統以及半導體基板的洗淨方法

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4663191A (en) 1985-10-25 1987-05-05 International Business Machines Corporation Salicide process for forming low sheet resistance doped silicon junctions
JPH03239327A (ja) * 1990-02-16 1991-10-24 Fuji Electric Co Ltd 表面処理用エッチング液及びこれを用いたメッキ方法
DE69625747T2 (de) 1995-06-19 2003-10-23 Imec Inter Uni Micro Electr Ätzverfahren für CoSi2-Schichten und Verfahren zur Herstellung von Schottky-Barrieren Detektoren unter Verwendung desselben
JP3295679B2 (ja) * 1995-08-04 2002-06-24 株式会社半導体エネルギー研究所 半導体装置の作製方法
US5933757A (en) * 1997-06-23 1999-08-03 Lsi Logic Corporation Etch process selective to cobalt silicide for formation of integrated circuit structures
JPH1154455A (ja) 1997-07-30 1999-02-26 Sharp Corp 半導体装置の製造方法
US6074960A (en) * 1997-08-20 2000-06-13 Micron Technology, Inc. Method and composition for selectively etching against cobalt silicide
JPH11195619A (ja) * 1998-01-06 1999-07-21 Sony Corp 半導体装置の製造方法
JP2000077356A (ja) * 1998-06-25 2000-03-14 Texas Instr Inc <Ti> 自己整列ケイ化の方法
US6589884B1 (en) 2000-08-31 2003-07-08 Micron Technology, Inc. Method of forming an inset in a tungsten silicide layer in a transistor gate stack
US6362095B1 (en) * 2000-10-05 2002-03-26 Advanced Micro Devices, Inc. Nickel silicide stripping after nickel silicide formation
JP4176362B2 (ja) * 2001-03-16 2008-11-05 株式会社半導体エネルギー研究所 半導体装置の作製方法
US7052943B2 (en) 2001-03-16 2006-05-30 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing a semiconductor device
US6524901B1 (en) * 2002-06-20 2003-02-25 Micron Technology, Inc. Method for forming a notched damascene planar poly/metal gate
DE10335101B4 (de) * 2003-07-31 2010-02-04 Advanced Micro Devices, Inc., Sunnyvale Verfahren zur Herstellung einer Polysiliziumleitung mit einem Metallsilizidgebiet, das eine Linienbreitenreduzierung ermöglicht
US7322406B2 (en) 2004-07-16 2008-01-29 Frank's Casing Crew & Rental Tools, Inc. Elevation sensor for a service hose and an apparatus for positioning and stabbing well tubulars
TWI283442B (en) * 2004-09-09 2007-07-01 Sez Ag Method for selective etching

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