JPH10303313A - Ｃｍｏｓ回路の製造方法 - Google Patents
Ｃｍｏｓ回路の製造方法Info
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- JPH10303313A JPH10303313A JP10136089A JP13608998A JPH10303313A JP H10303313 A JPH10303313 A JP H10303313A JP 10136089 A JP10136089 A JP 10136089A JP 13608998 A JP13608998 A JP 13608998A JP H10303313 A JPH10303313 A JP H10303313A
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Abstract
(57)【要約】
【課題】 プロセスに対する経費を低減するＣＭＯＳ回
路の製造方法を提供する。 【解決手段】 半導体基板１１内にｎチャネルＭＯＳト
ランジスタ及びｐチャネルＭＯＳトランジスタを形成
し、ｐチャネルＭＯＳトランジスタを形成するために第
１のゲート電極１６を形成し、その側面を絶縁スペーサ
１９で覆い、選択エピタキシーにより第１のゲート電極
１６の側方にｐチャネルＭＯＳトランジスタのソース／
ドレイン領域１１３を形成するための拡散源として適し
ているｐドープされた単結晶シリコンパターンを形成
し、選択エピタキシーを絶縁材料及びｎドープされたシ
リコンから成る表面上へのシリコンの析出を抑制するよ
うに行う。
路の製造方法を提供する。 【解決手段】 半導体基板１１内にｎチャネルＭＯＳト
ランジスタ及びｐチャネルＭＯＳトランジスタを形成
し、ｐチャネルＭＯＳトランジスタを形成するために第
１のゲート電極１６を形成し、その側面を絶縁スペーサ
１９で覆い、選択エピタキシーにより第１のゲート電極
１６の側方にｐチャネルＭＯＳトランジスタのソース／
ドレイン領域１１３を形成するための拡散源として適し
ているｐドープされた単結晶シリコンパターンを形成
し、選択エピタキシーを絶縁材料及びｎドープされたシ
リコンから成る表面上へのシリコンの析出を抑制するよ
うに行う。
Description
【０００１】
【発明の属する技術分野】実装密度の増大に伴なうデバ
イスの小型化においては横方向の寸法も縦方向の寸法も
削減される。これはＭＯＳトランジスタの場合ゲート電
極の横方向の寸法及びチャネル長ばかりでなく、ソース
／ドレイン領域の深さも削減することを意味する。
イスの小型化においては横方向の寸法も縦方向の寸法も
削減される。これはＭＯＳトランジスタの場合ゲート電
極の横方向の寸法及びチャネル長ばかりでなく、ソース
／ドレイン領域の深さも削減することを意味する。
【０００２】
【従来の技術】欧州特許出願公開第０２６８９４１号明
細書には平坦なソース／ドレイン領域を有するＭＯＳ電
界効果トランジスタ構造が提案されている。このＭＯＳ
電界効果トランジスタはフィールド酸化物領域間に配設
されている。ＭＯＳトランジスタのゲート電極とフィー
ルド酸化物領域との間に選択エピタキシーにより形成さ
れドープされた単結晶シリコン層が配設されており、そ
れらはソース／ドレイン領域を形成するための拡散源と
して用いられ、またその上に配設されているソース／ド
レイン接続端子の端子領域を形成する。
細書には平坦なソース／ドレイン領域を有するＭＯＳ電
界効果トランジスタ構造が提案されている。このＭＯＳ
電界効果トランジスタはフィールド酸化物領域間に配設
されている。ＭＯＳトランジスタのゲート電極とフィー
ルド酸化物領域との間に選択エピタキシーにより形成さ
れドープされた単結晶シリコン層が配設されており、そ
れらはソース／ドレイン領域を形成するための拡散源と
して用いられ、またその上に配設されているソース／ド
レイン接続端子の端子領域を形成する。
【０００３】相補型ＭＯＳトランジスタを有するＣＭＯ
Ｓ回路の製造のために欧州特許第０２６８９４１号明細
書には、選択エピタキシーにより形成されドープされた
単結晶シリコン層を種々にドープすることが提案されて
いる。これは選択エピタキシーにより未ドープのシリコ
ン層をｎチャネルトランジスタの範囲にもｐチャネルト
ランジスタの範囲にも形成することによって行うことが
できる。２つのマスクを使用しての注入により引続きシ
リコン層をそれぞれトランジスタの形式に応じて種々に
ドープする。或はまずｎ+ドープされた単結晶シリコン
層を選択エピタキシーにより形成する。その際ｐチャネ
ルトランジスタ用の領域が１つのマスクにより被覆され
る。引続きｎチャネルトランジスタ用の領域をもう１つ
のマスクにより被覆し、ｐ+ドープされたｎ結晶シリコ
ン層を選択エピタキシーにより形成する。種々にドープ
されたソース／ドレイン領域を形成するためにこれらの
２つの方法の場合２つのマスク工程が必要となる。
Ｓ回路の製造のために欧州特許第０２６８９４１号明細
書には、選択エピタキシーにより形成されドープされた
単結晶シリコン層を種々にドープすることが提案されて
いる。これは選択エピタキシーにより未ドープのシリコ
ン層をｎチャネルトランジスタの範囲にもｐチャネルト
ランジスタの範囲にも形成することによって行うことが
できる。２つのマスクを使用しての注入により引続きシ
リコン層をそれぞれトランジスタの形式に応じて種々に
ドープする。或はまずｎ+ドープされた単結晶シリコン
層を選択エピタキシーにより形成する。その際ｐチャネ
ルトランジスタ用の領域が１つのマスクにより被覆され
る。引続きｎチャネルトランジスタ用の領域をもう１つ
のマスクにより被覆し、ｐ+ドープされたｎ結晶シリコ
ン層を選択エピタキシーにより形成する。種々にドープ
されたソース／ドレイン領域を形成するためにこれらの
２つの方法の場合２つのマスク工程が必要となる。
【０００４】
【発明が解決しようとする課題】本発明の課題は、プロ
セスに対する経費を低減するＣＭＯＳ回路の製造方法を
提供することにある。
セスに対する経費を低減するＣＭＯＳ回路の製造方法を
提供することにある。
【０００５】
【課題を解決するための手段】この課題は本発明の請求
項１に記載の方法により解決される。本発明の実施態様
は従属請求項に記載されている。
項１に記載の方法により解決される。本発明の実施態様
は従属請求項に記載されている。
【０００６】即ち本発明により、半導体基板上にｎチャ
ネルＭＯＳトランジスタ及びｐチャネルＭＯＳトランジ
スタが形成される。このｐチャネルＭＯＳトランジスタ
を形成するため第１のゲート誘電体及び側面に絶縁スペ
ーサを備えた第１のゲート電極を形成した後選択エピタ
キシーにより第１のゲート電極の側方にｐドープされた
単結晶シリコンパターンを形成する。このｐドープされ
た単結晶シリコンパターンはｐチャネルＭＯＳトランジ
スタのソース／ドレイン領域を形成するための拡散源と
して適している。その際選択エピタキシーは絶縁材料及
びｎドープされたシリコンから成る表面上へのシリコン
の析出を抑制するように行われる。その際イン・サイト
でｎドープされた選択エピタキシーでのシリコンの析出
が未ドープの選択エピタキシー又はイン・サイトでｐド
ープされた選択エピタキシーの場合よりも５〜２０倍緩
慢に行われることが利用される。ｐドープされた単結晶
シリコンパターンを形成するための選択エピタキシーで
は表面にｎドープされたシリコンのみが成長可能である
ｎドープされたシリコン領域が局部的にドーパント源と
して用いられる。この措置によりｎドープされたシリコ
ン領域又は絶縁材料から成る領域は別個のマスクで被覆
される必要はなく、ｐドープされた単結晶シリコンパタ
ーンが形成される。このようにしてＣＭＯＳ回路を形成
する際にマスクが節約される。これはプロセスの出費を
低減することを意味する。
ネルＭＯＳトランジスタ及びｐチャネルＭＯＳトランジ
スタが形成される。このｐチャネルＭＯＳトランジスタ
を形成するため第１のゲート誘電体及び側面に絶縁スペ
ーサを備えた第１のゲート電極を形成した後選択エピタ
キシーにより第１のゲート電極の側方にｐドープされた
単結晶シリコンパターンを形成する。このｐドープされ
た単結晶シリコンパターンはｐチャネルＭＯＳトランジ
スタのソース／ドレイン領域を形成するための拡散源と
して適している。その際選択エピタキシーは絶縁材料及
びｎドープされたシリコンから成る表面上へのシリコン
の析出を抑制するように行われる。その際イン・サイト
でｎドープされた選択エピタキシーでのシリコンの析出
が未ドープの選択エピタキシー又はイン・サイトでｐド
ープされた選択エピタキシーの場合よりも５〜２０倍緩
慢に行われることが利用される。ｐドープされた単結晶
シリコンパターンを形成するための選択エピタキシーで
は表面にｎドープされたシリコンのみが成長可能である
ｎドープされたシリコン領域が局部的にドーパント源と
して用いられる。この措置によりｎドープされたシリコ
ン領域又は絶縁材料から成る領域は別個のマスクで被覆
される必要はなく、ｐドープされた単結晶シリコンパタ
ーンが形成される。このようにしてＣＭＯＳ回路を形成
する際にマスクが節約される。これはプロセスの出費を
低減することを意味する。
【０００７】本発明によれはｐチャネルＭＯＳトランジ
スタ用の第１のゲート誘電体及び第１のゲート電極及び
ｎチャネルＭＯＳトランジスタ用の第２のゲート誘電体
及び第２のゲート電極を形成した後に側面に絶縁スペー
サを備え、ｐチャネルＭＯＳトランジスタ用の能動領域
を覆うマスクを形成する。引続きイオン注入によりｎチ
ャネルＭＯＳトランジスタ用のｎドープされたソース／
ドレイン領域を形成する。マスクを除去した後ｐドープ
された単結晶シリコンパターンを形成するための選択エ
ピタキシーを行う。最後にｐチャネルＭＯＳトランジス
タのソース／ドレイン領域をｐドープされた単結晶シリ
コンシリコンパターンからの拡散により形成する。
スタ用の第１のゲート誘電体及び第１のゲート電極及び
ｎチャネルＭＯＳトランジスタ用の第２のゲート誘電体
及び第２のゲート電極を形成した後に側面に絶縁スペー
サを備え、ｐチャネルＭＯＳトランジスタ用の能動領域
を覆うマスクを形成する。引続きイオン注入によりｎチ
ャネルＭＯＳトランジスタ用のｎドープされたソース／
ドレイン領域を形成する。マスクを除去した後ｐドープ
された単結晶シリコンパターンを形成するための選択エ
ピタキシーを行う。最後にｐチャネルＭＯＳトランジス
タのソース／ドレイン領域をｐドープされた単結晶シリ
コンシリコンパターンからの拡散により形成する。
【０００８】もう１つの実施態様ではｐチャネルＭＯＳ
トランジスタ又はｎチャネルＭＯＳトランジスタ用の第
１のゲート誘電体、第１のゲート電極、第２のゲート誘
電体及び第２のゲート電極の形成後、及び第１のゲート
電極及び第２のゲート電極の側面に絶縁スペーサの形成
後ｐチャネルＭＯＳトランジスタの能動領域を覆うマス
クを形成する。選択エピタキシーによりｎチャネルＭＯ
Ｓトランジスタのソース／ドレイン領域を形成するため
の拡散源として適しているｎドープされた単結晶シリコ
ンパターンを形成する。引続きマスクを除去し、ｐドー
プされた単結晶シリコンパターンを形成するための選択
エピタキシーを行う。この選択エピタキシーが絶縁材料
及びｎドープされたシリコンに対して選択的に行われる
ので、ｐドープされた単結晶シリコンパターンはｎチャ
ネルＭＯＳトランジスタの範囲には成長しない。ｐチャ
ネルＭＯＳトランジスタのソース／ドレイン領域はｐド
ープされた単結晶シリコンパターンからの拡散により、
またｎチャネルＭＯＳトランジスタのソース／ドレイン
領域はｎドープされた単結晶シリコンパターンからの拡
散により形成される。
トランジスタ又はｎチャネルＭＯＳトランジスタ用の第
１のゲート誘電体、第１のゲート電極、第２のゲート誘
電体及び第２のゲート電極の形成後、及び第１のゲート
電極及び第２のゲート電極の側面に絶縁スペーサの形成
後ｐチャネルＭＯＳトランジスタの能動領域を覆うマス
クを形成する。選択エピタキシーによりｎチャネルＭＯ
Ｓトランジスタのソース／ドレイン領域を形成するため
の拡散源として適しているｎドープされた単結晶シリコ
ンパターンを形成する。引続きマスクを除去し、ｐドー
プされた単結晶シリコンパターンを形成するための選択
エピタキシーを行う。この選択エピタキシーが絶縁材料
及びｎドープされたシリコンに対して選択的に行われる
ので、ｐドープされた単結晶シリコンパターンはｎチャ
ネルＭＯＳトランジスタの範囲には成長しない。ｐチャ
ネルＭＯＳトランジスタのソース／ドレイン領域はｐド
ープされた単結晶シリコンパターンからの拡散により、
またｎチャネルＭＯＳトランジスタのソース／ドレイン
領域はｎドープされた単結晶シリコンパターンからの拡
散により形成される。
【０００９】上記の２つの実施態様ではＣＭＯＳ技術分
野で一般的であるようにそれぞれｎチャネルＭＯＳトラ
ンジスタ及びｐチャネルＭＯＳトランジスタ用の能動領
域を画成する絶縁パターンが形成される。更に必要であ
れば公知の方法でｎドープされたウェル又はｐドープさ
れたウェルがｐチャネルＭＯＳトランジスタ又はｎチャ
ネルＭＯＳトランジスタを収容するために形成され、チ
ャネル注入が行われる。
野で一般的であるようにそれぞれｎチャネルＭＯＳトラ
ンジスタ及びｐチャネルＭＯＳトランジスタ用の能動領
域を画成する絶縁パターンが形成される。更に必要であ
れば公知の方法でｎドープされたウェル又はｐドープさ
れたウェルがｐチャネルＭＯＳトランジスタ又はｎチャ
ネルＭＯＳトランジスタを収容するために形成され、チ
ャネル注入が行われる。
【００１０】ｐドープされた単結晶シリコンパターンを
形成するための選択エピタキシーはＨ2、ＨＣｌ、Ｓｉ
Ｈ2Ｃｌ2及びＢ2Ｈ6を含むプロセスガスの使用下に７０
０〜９００℃の温度範囲及び１〜７００トルの圧力範囲
で行われると有利である。
形成するための選択エピタキシーはＨ2、ＨＣｌ、Ｓｉ
Ｈ2Ｃｌ2及びＢ2Ｈ6を含むプロセスガスの使用下に７０
０〜９００℃の温度範囲及び１〜７００トルの圧力範囲
で行われると有利である。
【００１１】このようにして深さ１０〜５０ｎｍのソー
ス／ドレイン領域を形成することができる。
ス／ドレイン領域を形成することができる。
【００１２】マスクをフォトリソグラフィによる処理工
程でパターニングされたマスク層から、特にＳｉＯ2か
ら形成することは本発明の枠内にある。
程でパターニングされたマスク層から、特にＳｉＯ2か
ら形成することは本発明の枠内にある。
【００１３】
【実施例】本発明を図示の実施例に基づき以下に詳述す
る。
る。
【００１４】例えば単結晶シリコンウェハ又はＳＯＩ基
板の単結晶シリコン層の基板１１の表面に絶縁パターン
１２を形成する（図１参照）。絶縁パターン１２は、例
えばＬＯＣＯＳプロセスでの部分酸化により又はシャロ
ー・トレンチ絶縁プロセス（ＳＴＩ）により絶縁トレン
チを満たすことにより形成される。更に基板１１内にｐ
ドープされたウェル１３及びｎドープされたウェル１４
を形成する。絶縁パターン１２は、ｐドープされたウェ
ル１３内にｎチャネルＭＯＳトランジスタ用の能動領域
を、またｎドープされたウェル１４内にｐチャネルＭＯ
Ｓトランジスタ用の能動領域を画成するように形成され
る。
板の単結晶シリコン層の基板１１の表面に絶縁パターン
１２を形成する（図１参照）。絶縁パターン１２は、例
えばＬＯＣＯＳプロセスでの部分酸化により又はシャロ
ー・トレンチ絶縁プロセス（ＳＴＩ）により絶縁トレン
チを満たすことにより形成される。更に基板１１内にｐ
ドープされたウェル１３及びｎドープされたウェル１４
を形成する。絶縁パターン１２は、ｐドープされたウェ
ル１３内にｎチャネルＭＯＳトランジスタ用の能動領域
を、またｎドープされたウェル１４内にｐチャネルＭＯ
Ｓトランジスタ用の能動領域を画成するように形成され
る。
【００１５】引続き誘電層及び導電層の全面的析出及び
同時にフォトリソグラフィ工程による共通のパターニン
グ及び異方性エッチングによりｐチャネルＭＯＳトラン
ジスタ用の第１のゲート誘電体１５及び第１のゲート電
極１６及びｎチャネルＭＯＳトランジスタ用の第２のゲ
ート誘電体１７及び第２のゲート電極１８を形成する
（図２参照）。第１のゲート誘電体１５及び第２のゲー
ト誘電体１７は例えばＳｉＯ2から熱酸化により５ｎｍ
の層厚で形成される。第１のゲート電極１６及び第２の
ゲート電極１８は例えばドープされたポリシリコン及び
／又は金属ケイ化物から例えば２００ｎｍの層厚で形成
される。
同時にフォトリソグラフィ工程による共通のパターニン
グ及び異方性エッチングによりｐチャネルＭＯＳトラン
ジスタ用の第１のゲート誘電体１５及び第１のゲート電
極１６及びｎチャネルＭＯＳトランジスタ用の第２のゲ
ート誘電体１７及び第２のゲート電極１８を形成する
（図２参照）。第１のゲート誘電体１５及び第２のゲー
ト誘電体１７は例えばＳｉＯ2から熱酸化により５ｎｍ
の層厚で形成される。第１のゲート電極１６及び第２の
ゲート電極１８は例えばドープされたポリシリコン及び
／又は金属ケイ化物から例えば２００ｎｍの層厚で形成
される。
【００１６】引続き例えば１０〜５００ｎｍの層厚で例
えばＳｉＯ2又はＳｉ3Ｎ4から成る絶縁層の同形析出に
より及び異方性エッチバックにより絶縁スペーサ１９を
第１のゲート電極１６及び第２のゲート電極１８の側面
に形成する。
えばＳｉＯ2又はＳｉ3Ｎ4から成る絶縁層の同形析出に
より及び異方性エッチバックにより絶縁スペーサ１９を
第１のゲート電極１６及び第２のゲート電極１８の側面
に形成する。
【００１７】例えば１００〜３０００ｎｍの層厚でＳｉ
Ｏ2層の全面的析出及び引続いてのフォトリソグラフィ
処理工程によるパターニング及び異方性エッチングによ
りｐチャネルＭＯＳトランジスタ用の能動領域を完全に
覆うマスク１１０を形成する。それに対してｎチャネル
ＭＯＳトランジスタ用の能動領域はマスク１１０で覆わ
ないでおく（図３参照）。引続き例えば５〜８０ｋｅＶ
のエネルギー及び例えば１０14〜１０21ｃｍ-2の線量で
の砒素のイオン注入によりｎチャネルＭＯＳトランジス
タ用のソース／ドレイン領域１１１を形成する。
Ｏ2層の全面的析出及び引続いてのフォトリソグラフィ
処理工程によるパターニング及び異方性エッチングによ
りｐチャネルＭＯＳトランジスタ用の能動領域を完全に
覆うマスク１１０を形成する。それに対してｎチャネル
ＭＯＳトランジスタ用の能動領域はマスク１１０で覆わ
ないでおく（図３参照）。引続き例えば５〜８０ｋｅＶ
のエネルギー及び例えば１０14〜１０21ｃｍ-2の線量で
の砒素のイオン注入によりｎチャネルＭＯＳトランジス
タ用のソース／ドレイン領域１１１を形成する。
【００１８】マスク１１０を例えばフッ化水素酸でエッ
チングにより除去した後及びエピタキシーに必要な洗浄
工程の後イン・サイトでの選択エピタキシーによりｐド
ープされた単結晶シリコンパターン１１２をｎドープさ
れたウェル１４の露出表面に形成する。この選択エピタ
キシーの際に絶縁材料上にもｎドープされたシリコン上
にもシリコンが析出されないようにプロセスパラメータ
を調整する。それにはＨ2、ＨＣｌ、ＳｉＨ2Ｃｌ2及び
Ｂ2Ｈ6を含むプロセスガスが使用される。選択エピタキ
シーを７００〜９００℃の温度範囲及び１〜７００トル
の圧力範囲で実施する。その際ｐドープされた単結晶シ
リコンパターン１１２内のドーパント濃度は約１０20ｃ
ｍ-3に調整される（図４参照）。
チングにより除去した後及びエピタキシーに必要な洗浄
工程の後イン・サイトでの選択エピタキシーによりｐド
ープされた単結晶シリコンパターン１１２をｎドープさ
れたウェル１４の露出表面に形成する。この選択エピタ
キシーの際に絶縁材料上にもｎドープされたシリコン上
にもシリコンが析出されないようにプロセスパラメータ
を調整する。それにはＨ2、ＨＣｌ、ＳｉＨ2Ｃｌ2及び
Ｂ2Ｈ6を含むプロセスガスが使用される。選択エピタキ
シーを７００〜９００℃の温度範囲及び１〜７００トル
の圧力範囲で実施する。その際ｐドープされた単結晶シ
リコンパターン１１２内のドーパント濃度は約１０20ｃ
ｍ-3に調整される（図４参照）。
【００１９】その後ｐドープされた単結晶シリコンパタ
ーン１１２からの拡散によりｐチャネルＭＯＳトランジ
スタ用のソース／ドレイン領域１１３を形成する熱処理
工程が行われる。同時にｎチャネルＭＯＳトランジスタ
用のソース／ドレイン領域１１１内のドーパントが活性
化される。ｎチャネルＭＯＳトランジスタ用のソース／
ドレイン領域１１１の深さは約２０〜２００ｎｍとな
り、ｐチャネルＭＯＳトランジスタ１１３用のソース／
ドレイン領域の深さは約２０〜３００ｎｍとなる。
ーン１１２からの拡散によりｐチャネルＭＯＳトランジ
スタ用のソース／ドレイン領域１１３を形成する熱処理
工程が行われる。同時にｎチャネルＭＯＳトランジスタ
用のソース／ドレイン領域１１１内のドーパントが活性
化される。ｎチャネルＭＯＳトランジスタ用のソース／
ドレイン領域１１１の深さは約２０〜２００ｎｍとな
り、ｐチャネルＭＯＳトランジスタ１１３用のソース／
ドレイン領域の深さは約２０〜３００ｎｍとなる。
【００２０】もう１つの実施例においては第１の実施例
と同様に基板２１内に絶縁パターン２２、ｐドープされ
たウェル２３及びｎドープされたウェル２４を形成す
る。基板２１はここでも例えば単結晶シリコンウェハ又
はＳＯＩ基板の単結晶シリコン層である。絶縁パターン
２２は例えばＬＯＣＯＳ法又はＳＴＩ法（シャロー・ト
レンチ絶縁プロセス）で形成される。絶縁パターン２２
は、ｐドープされたウェル２２内にｎチャネルＭＯＳト
ランジスタの能動領域を、またｎドープされたウェル２
４内にｐチャネルＭＯＳトランジスタ用の能動領域を画
成するように形成される（図５参照）。第１の実施例と
同様にｐチャネルＭＯＳトランジスタ用の第１のゲート
誘電体２５及び第１のゲート電極２６及びｎチャネルＭ
ＯＳトランジスタ用の第２のゲート誘電体２７及び第２
のゲート電極２８を形成する。ゲート電極２６、２８の
側面に絶縁スペーサ２９を形成する（図６参照）。
と同様に基板２１内に絶縁パターン２２、ｐドープされ
たウェル２３及びｎドープされたウェル２４を形成す
る。基板２１はここでも例えば単結晶シリコンウェハ又
はＳＯＩ基板の単結晶シリコン層である。絶縁パターン
２２は例えばＬＯＣＯＳ法又はＳＴＩ法（シャロー・ト
レンチ絶縁プロセス）で形成される。絶縁パターン２２
は、ｐドープされたウェル２２内にｎチャネルＭＯＳト
ランジスタの能動領域を、またｎドープされたウェル２
４内にｐチャネルＭＯＳトランジスタ用の能動領域を画
成するように形成される（図５参照）。第１の実施例と
同様にｐチャネルＭＯＳトランジスタ用の第１のゲート
誘電体２５及び第１のゲート電極２６及びｎチャネルＭ
ＯＳトランジスタ用の第２のゲート誘電体２７及び第２
のゲート電極２８を形成する。ゲート電極２６、２８の
側面に絶縁スペーサ２９を形成する（図６参照）。
【００２１】引続き例えば８００〜１１００℃で再酸化
を行い、その際ｐドープされたウェル２３、ｎドープさ
れたウェル２４、第１のゲート電極２６及び第２のゲー
ト電極２８の露出表面に約５〜１００ｎｍの層厚でＳｉ
Ｏ2層２１４が形成される（図７参照）。
を行い、その際ｐドープされたウェル２３、ｎドープさ
れたウェル２４、第１のゲート電極２６及び第２のゲー
ト電極２８の露出表面に約５〜１００ｎｍの層厚でＳｉ
Ｏ2層２１４が形成される（図７参照）。
【００２２】引続き例えば１００〜３０００ｎｍの層厚
のＳｉＯ2層の被着及びフォトリソグラフィ法によるＳ
ｉＯ2層のパターニング及び異方性エッチングによりｐ
チャネルＭＯＳトランジスタ用の能動領域を覆うマスク
２１０を形成する。それに対してｎチャネルＭＯＳトラ
ンジスタ用の能動領域はマスク２１０で覆わないでお
く。マスク２１０のパターニングの際に絶縁パターン２
２の一部と絶縁スペーサ２９との間のｐドープされたウ
ェル２３の表面が露出される（図８参照）。Ｈ2、ＨＣ
ｌ、ＳｉＨ2Ｃｌ2、ＡｓＨ3を含むプロセスガスの使用
下に７００〜９００℃の温度範囲及び１〜７００トルの
圧力範囲での選択エピタキシーによりｎドープされた単
結晶シリコンパターン２１５を形成する。このエピタキ
シーはｐドープされたウェル２３の露出するシリコン表
面上に選択的にシリコンを析出するようにして行われる
（図９参照）。ドーピングガスＡｓＨ3の添加によりｎ
ドープされた単結晶シリコンパターン２１５はイン・サ
イトでの約１０19ｃｍ-3のドーパント濃度でｎドープさ
れる。
のＳｉＯ2層の被着及びフォトリソグラフィ法によるＳ
ｉＯ2層のパターニング及び異方性エッチングによりｐ
チャネルＭＯＳトランジスタ用の能動領域を覆うマスク
２１０を形成する。それに対してｎチャネルＭＯＳトラ
ンジスタ用の能動領域はマスク２１０で覆わないでお
く。マスク２１０のパターニングの際に絶縁パターン２
２の一部と絶縁スペーサ２９との間のｐドープされたウ
ェル２３の表面が露出される（図８参照）。Ｈ2、ＨＣ
ｌ、ＳｉＨ2Ｃｌ2、ＡｓＨ3を含むプロセスガスの使用
下に７００〜９００℃の温度範囲及び１〜７００トルの
圧力範囲での選択エピタキシーによりｎドープされた単
結晶シリコンパターン２１５を形成する。このエピタキ
シーはｐドープされたウェル２３の露出するシリコン表
面上に選択的にシリコンを析出するようにして行われる
（図９参照）。ドーピングガスＡｓＨ3の添加によりｎ
ドープされた単結晶シリコンパターン２１５はイン・サ
イトでの約１０19ｃｍ-3のドーパント濃度でｎドープさ
れる。
【００２３】引続きマスク２１０を例えばフッ水素酸中
でのエッチングにより除去する（図９参照）。その後ｐ
チャネルＭＯＳトランジスタ用の能動領域の範囲にある
ＳｉＯ2層２１４の部分をＨＦで除去する。ｎドープさ
れたウェル２４の露出するシリコン表面をその後のエピ
タキシーのため洗浄する（図１０参照）。
でのエッチングにより除去する（図９参照）。その後ｐ
チャネルＭＯＳトランジスタ用の能動領域の範囲にある
ＳｉＯ2層２１４の部分をＨＦで除去する。ｎドープさ
れたウェル２４の露出するシリコン表面をその後のエピ
タキシーのため洗浄する（図１０参照）。
【００２４】イン・サイトでホウ素をドープされたシリ
コンの選択エピタキシーによりｎドープされたウェル２
４の露出表面にｐドープされた単結晶シリコンパターン
２１２を形成する（図１１参照）。この選択エピタキシ
ーは、シリコンを絶縁材料の表面にもｎドープされたシ
リコンの表面にも析出させないように行われる。それに
はＨ2、ＨＣｌ、ＳｉＨ2Ｃｌ2、Ｂ2Ｈ6を含むプロセス
ガスを使用し、エピタキシーを７００〜９００℃の範囲
の温度及び１〜７００トルの圧力で行う。ｐドープされ
た単結晶シリコンパターン２１２では選択エピタキシー
の際にドーピングガスＢ2Ｈ6を添加することによりドー
パント濃度が約１０20ｃｍ-3に調整される。
コンの選択エピタキシーによりｎドープされたウェル２
４の露出表面にｐドープされた単結晶シリコンパターン
２１２を形成する（図１１参照）。この選択エピタキシ
ーは、シリコンを絶縁材料の表面にもｎドープされたシ
リコンの表面にも析出させないように行われる。それに
はＨ2、ＨＣｌ、ＳｉＨ2Ｃｌ2、Ｂ2Ｈ6を含むプロセス
ガスを使用し、エピタキシーを７００〜９００℃の範囲
の温度及び１〜７００トルの圧力で行う。ｐドープされ
た単結晶シリコンパターン２１２では選択エピタキシー
の際にドーピングガスＢ2Ｈ6を添加することによりドー
パント濃度が約１０20ｃｍ-3に調整される。
【００２５】例えば８００〜１１００℃での熱処理工程
でｎチャネルＭＯＳトランジスタ用のソース／ドレイン
領域２１１及びｐチャネルＭＯＳトランジスタ用のソー
ス／ドレイン領域２１３を形成する（図１１参照）。ｎ
チャネルＭＯＳトランジスタ用のソース／ドレイン領域
２１１の深さは約２０〜２００ｎｍとなり、ｐチャネル
ＭＯＳトランジスタ用のソース／ドレイン領域２１３の
深さは約２０〜３００ｎｍとなる。
でｎチャネルＭＯＳトランジスタ用のソース／ドレイン
領域２１１及びｐチャネルＭＯＳトランジスタ用のソー
ス／ドレイン領域２１３を形成する（図１１参照）。ｎ
チャネルＭＯＳトランジスタ用のソース／ドレイン領域
２１１の深さは約２０〜２００ｎｍとなり、ｐチャネル
ＭＯＳトランジスタ用のソース／ドレイン領域２１３の
深さは約２０〜３００ｎｍとなる。
【図１】本発明による第１の実施例における絶縁パター
ン及びｎドープされたウェル及びｐドープされたウェル
を有する半導体基板の断面図。
ン及びｎドープされたウェル及びｐドープされたウェル
を有する半導体基板の断面図。
【図２】その側面に絶縁スペーサを備えているゲート誘
電体及びゲート電極を形成後の半導体基板の断面図。
電体及びゲート電極を形成後の半導体基板の断面図。
【図３】ｎドープされたソース／ドレイン領域を形成す
るためのマスクを形成し、イオン注入後の半導体基板の
断面図。
るためのマスクを形成し、イオン注入後の半導体基板の
断面図。
【図４】マスクを除去し、ｐドープされた単結晶シリコ
ンパターンを形成し、このシリコンパターからの拡散に
よりｐドープされたソース／ドレイン領域を形成後の半
導体基板の断面図。
ンパターンを形成し、このシリコンパターからの拡散に
よりｐドープされたソース／ドレイン領域を形成後の半
導体基板の断面図。
【図５】第２の実施例における絶縁パターン、ｎドープ
されたウェル及びｐドープされたウェルを有する半導体
基板の断面図。
されたウェル及びｐドープされたウェルを有する半導体
基板の断面図。
【図６】その側面に絶縁スペーサを備えているゲート誘
電体及びゲート電極を形成後の半導体基板の断面図。
電体及びゲート電極を形成後の半導体基板の断面図。
【図７】再酸化工程後の半導体基板の断面図。
【図８】マスクを形成後の半導体基板の断面図。
【図９】ｎドープされた単結晶シリコンパターンを成長
させ、マスク除去後の半導体基板の断面図。
させ、マスク除去後の半導体基板の断面図。
【図１０】ｎドープされたウェルの範囲の半導体基板の
表面をフリーエッチングした後の半導体基板の断面図。
表面をフリーエッチングした後の半導体基板の断面図。
【図１１】ｐドープされた単結晶シリコンパターンを選
択的に成長させ、ソース／ドレイン領域を形成するため
の熱処理後の半導体基板の断面図。
択的に成長させ、ソース／ドレイン領域を形成するため
の熱処理後の半導体基板の断面図。
１１、２１ 半導体基板 １２、２２ 絶縁パターン １３、２３ ｐドープ・ウェル １４、２４ ｎドープ・ウェル １５、２５ 第１のゲート誘電体 １６、２６ 第１のゲート電極 １７、２７ 第２のゲート誘電体 １８、２８ 第２のゲート電極 １９、２９ 絶縁スペーサ １１０、２１０ マスク １１１、２１１、１１３、２１３ ソース／ドレイン領
域 １１２、２１２ ｐドープされた単結晶シリコンパター
ン ２１４ ＳｉＯ2層 ２１５ ｎドープされた単結晶シリコンパターン
域 １１２、２１２ ｐドープされた単結晶シリコンパター
ン ２１４ ＳｉＯ2層 ２１５ ｎドープされた単結晶シリコンパターン
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ウド シュワルケ ドイツ連邦共和国 84431 ヘルデンシュ タイン ゲヴェルベシュトラーセ 22 (72)発明者 ヘルベルト シェーファー ドイツ連邦共和国 86535 ヘーエンキル ヒェン−ジークブルン レルヒェンシュト ラーセ 33 (72)発明者 ディルク シューマン ドイツ連邦共和国 81479 ミュンヘン アイデンバッハシュトラーセ 223
Claims (7)
- 【請求項１】 半導体基板（１１）内にｎチャネルＭＯ
Ｓトランジスタ及びｐチャネルＭＯＳトランジスタを形
成し、 ｐチャネルＭＯＳトランジスタを形成するために第１の
ゲート電極（１６）を形成し、その側面を絶縁スペーサ
で（１９）で覆い、 選択エピタキシーにより第１のゲート電極（１６）の側
方にｐチャネルＭＯＳトランジスタのソース／ドレイン
領域（１１３）を形成するための拡散源として適してい
るｐドープされた単結晶シリコンパターン（１１２）を
形成し、 選択エピタキシーを絶縁材料及びｎドープされたシリコ
ンから成る表面上へのシリコンの析出を抑制するように
行うことを特徴とするＣＭＯＳ回路の製造方法。 - 【請求項２】 半導体基板（１１）内にそれぞれｎチャ
ネルＭＯＳトランジスタ及びｐチャネルＭＯＳトランジ
スタ用の能動領域を画成する絶縁パターン（１２）を形
成し、 ｐチャネルＭＯＳトランジスタ用の第１のゲート誘電体
（１５）及び第１のゲート電極（１６）及びｎチャネル
ＭＯＳトランジスタ用の第２のゲート誘電体（１７）及
び第２のゲート電極（１８）を形成し、 第１のゲート電極（１６）及び第２のゲート電極（１
８）の側面に絶縁スペーサ（１９）を形成し、 ｐチャネルＭＯＳトランジスタの能動領域を覆うマスク
（１１０）を形成し、 ｎドーピングイオンによるイオン注入でｎチャネルＭＯ
Ｓトランジスタ用のソース／ドレイン領域（１１１）を
形成し、 マスク（１１０）の除去後ｐドープされた単結晶シリコ
ンパターン（１１２）を形成するための選択エピタキシ
ーを行い、 ｐチャネルＭＯＳトランジスタのソース／ドレイン領域
（１１３）をｐドープされた単結晶シリコンパターン
（１１２）からの拡散により形成することを特徴とする
請求項１記載の方法。 - 【請求項３】 半導体基板（２１）内にそれぞれｎチャ
ネルＭＯＳトランジスタ及びｐチャネルＭＯＳトランジ
スタ用の能動領域を画成する絶縁パターン（２２）を形
成し、 ｐチャネルＭＯＳトランジスタ用の第１のゲート誘電体
（２５）及び第１のゲート電極（２６）及びｎチャネル
ＭＯＳトランジスタ用の第２のゲート誘電体２７）及び
第２のゲート電極（２８）を形成し、 第１のゲート電極（２６）及び第２のゲート電極（２
８）の側面に絶縁スペーサ（２９）を形成し、 ｐチャネルＭＯＳトランジスタの能動領域を覆うマスク
（２１０）を形成し、 選択エピタキシーによりｎチャネルＭＯＳトランジスタ
のソース／ドレイン領域（２１１）形成するための拡散
源として適しているｎドープされた単結晶シリコンパタ
ーン（２１５）を形成し、 マスク（２１０）を除去した後ｐドープされた単結晶シ
リコンパターン（２１２）を形成するための選択エピタ
キシーを行い、 ｐチャネルＭＯＳトランジスタのソース／ドレイン領域
（２１３）をｐドープされた単結晶シリコンパターン
（２１２）からの拡散により、またｎチャネルＭＯＳト
ランジスタのソース／ドレイン領域（２１１）をｎドー
プされた単結晶シリコンパターン（２１５）からの拡散
により形成することを特徴とする請求項１記載の方法。 - 【請求項４】 ｐドープされた単結晶シリコンパターン
（１１２）を形成するための選択エピタキシーをＨ2、
ＨＣｌ、ＳｉＨ2Ｃｌ2、Ｂ2Ｈ6を含むプロセスガスの使
用下に７００〜９００℃の温度範囲及び１〜７００トル
の圧力範囲で実施することを特徴とする請求項１乃至３
の１つに記載の方法。 - 【請求項５】 ２０〜３００ｎｍの深さを有するソース
／ドレイン領域（１１１、１１３）を形成することを特
徴とする請求項１乃至４の１つに記載の方法。 - 【請求項６】 マスク（１１０）を形成するためにマス
ク層を析出し、 フォトレジストマスクを形成し、 マスク層をフォトレジストマスクの使用下にパターニン
グすることを特徴とする請求項２乃至５の１つに記載の
方法。 - 【請求項７】 ＳｉＯ2から成るマスク層を形成するこ
とを特徴とする請求項６記載の方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE19718165 | 1997-04-29 | ||
| DE19718165.1 | 1997-04-29 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10303313A true JPH10303313A (ja) | 1998-11-13 |
| JP4070876B2 JP4070876B2 (ja) | 2008-04-02 |
Family
ID=7828149
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13608998A Expired - Fee Related JP4070876B2 (ja) | 1997-04-29 | 1998-04-28 | Ｃｍｏｓ回路の製造方法 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US5913115A (ja) |
| EP (1) | EP0875931B1 (ja) |
| JP (1) | JP4070876B2 (ja) |
| KR (1) | KR100433868B1 (ja) |
| DE (1) | DE59813593D1 (ja) |
| TW (1) | TW379422B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4685215B2 (ja) * | 1999-06-18 | 2011-05-18 | 株式会社ハイニックスセミコンダクター | 半導体素子の製造方法 |
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|---|---|---|---|---|
| KR100578218B1 (ko) * | 1999-06-24 | 2006-05-12 | 주식회사 하이닉스반도체 | 엘리베이티드 소오스/드레인을 갖는 반도체소자 제조방법 |
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| US6797602B1 (en) | 2001-02-09 | 2004-09-28 | Advanced Micro Devices, Inc. | Method of manufacturing a semiconductor device with supersaturated source/drain extensions and metal silicide contacts |
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| KR100882930B1 (ko) * | 2004-12-17 | 2009-02-10 | 삼성전자주식회사 | 소오스 및 드레인 영역들을 갖는 씨모스 반도체 소자들 및 그 제조방법들 |
Family Cites Families (10)
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