KR20030050783A - 반도체 소자의 제조 방법 - Google Patents
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Abstract
본 발명의 반도체 소자의 제조 방법에 관한 것으로, 종래의 측벽 스페이서를 과도 식각하여 게이트 전극을 노출시키고 SEG(Selective Epitaxial Growing)공정을 이용하여 노출된 게이트 전극 상부를 확장시킴으로써 저 저항의 게이트 전극을 형성하여 소자의 특성향상 및 원가절감 할 수 있는 반도체 소자의 제조 방법을 제공한다.
Description
본 발명의 반도체 소자의 제조 방법에 관한 것으로, 반도체 소자가 고집적화 되어감에 따라 증가하는 게이트의 저항을 감소시키기 위해서 게이트 전극(Gateelectrode)과 샐리사이드막이 접촉하는 부분의 면적을 증가 시켜 저항을 감소시키고 열적 안정성을 높일 수 있는 반도체 소자의 제조 방법에 관한 것이다.
고집적 CMOS 소자의 제조에 있어서 게이트의 저항감소는 소자의 속도를 증가시키는 작용을 한다. 종래에 게이트 저항을 감소시키기 위해 여러 가지 방법이 시도되고 있으나 가장 널리 쓰이는 방법이 폴리 실리콘 게이트 상에 금속 샐리사이드막을 형성시켜 저항을 감소시키는 것이다.
도 1 은 종래 기술에 따른 반도체 소자의 단면도이다.
도 1을 참조하면, 트랜치(2)가 형성된 반도체 기판(1)상에 게이트 산화막(Gate oxide)(3) 및 폴리 실리콘(Poly-Si)(4)을 증착하고 게이트 전극(Gate electrode) 패터닝 하여 게이트 전극(5)을 형성한 후 LDD이온 주입공정을 실시한다. 전체 구조상부에 산화막(6) 및 질화막(7)을 증착한 후 건식식각을 수행하여 게이트 전극(5) 측벽에 스페이서(Spacer)를 형성한다. 다음으로 소스(Source) 및 드레인(Drain) 이온주입을 실시하고 소정의 공정을 통하여 게이트, 소스 및 드레인부에 금속 샐리사이드막(8)을 증착하여 반도체 소자를 형성한다.
상기와 같이 게이트 전극(5) 상부에 금속 샐리사이드막(8)을 증착하는 방법은 게이트 저항을 크게 감소시키는 효과를 주지만 최근 게이트 선 폭이 감소함에 따라 저항값 자체가 증가하는 현상과 또한 후속 열공정에서 금속 샐리사이드막(8)이 열화되어 저항이 증가하는 현상이 발생하고 있다.
따라서 본 발명은 상술한 단점을 해소할 수 있는 반도체 소자의 제조 방법을 제공하는데 그 목적이 있다.
본 발명의 다른 목적은 게이트 전극의 상부를 SEG(Selective Epitaxial Growing)공정을 이용하여 확장함으로써 게이트 전극 상부에 금속 샐리사이드막이 형성되는 부분의 면적을 증가할 수 있는 반도체 소자의 제조 방법을 제공하는데 그 목적이 있다.
본 발명의 특징에 의하면 게이트 전극 상부에 금속 샐리사이드막이 형성되는 면적이 증가되어 후속 열처리 공정시 샐리사이드막이 열화되는 것을 방지하고 게이트 전극의 저항을 감소시킬 수 있다.
도 1 은 종래 기술에 따른 반도체 소자의 단면도.
도 2a 내지 2h는 본 발명에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도.
<도면의 주요 부분에 대한 부호의 설명>
1, 11 : 반도체 기판2, 12 : 트랜치
3 : 게이트 산화막4, 17 : 폴리 실리콘
8, 18 : 샐리사이드막6, 14, 16 : 산화막
7, 15 : 질화막5, 13 : 게이트 전극
게이트 전극이 형성된 반도체 기판내에 LDD영역이 형성되는 단계, 전체 구조 상부에 제 1 산화막 및 질화막이 형성되는 단계, 상기 게이트 전극 측벽에 상기 제 1 산화막과 상기 질화막으로 이루어진 스페이서가 형성되되 상기 게이트 전극 측벽의 일부가 노출되도록 과도식각 공정을 실시하는 단계, 상기 반도체 기판에 이온을 주입하여 소스 및 드레인을 형성하는 단계, 상기 전체 구조 상부에 제 2 산화막을 증착한 후 평탄화 공정을 수행하여 상기 게이트 전극을 노출시키는 단계, 상기 게이트 전극측벽의 일부가 노출되도록 상기 게이트 전극 양측의 제 2 산화막의 일부를 제거한 후 상기 노출된 게이트 전극의 표면에 실리콘층을 형성시키는 단계, 상기 잔류하는 제 2 산화막을 제거하는 단계 및 상기 전체 구조 상부에 코발트 및 티타늄을 증착한 후 열처리하여 샐리사이드막을 형성하는 단계를 포함하여 이루어 진 것을 특징으로 하는 반도체 소자의 제조 방법을 제공한다.
이하 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 상세히 설명하기로 한다.
도 2a 내지 2h는 본 발명에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도이다.
도 2a를 참조하면, 게이트 전극(Gate electrode)(13)이 형성된 반도체 기판(11)에 LDD(Lighty doped drain) 이온주입을 시행하여 반도체 기판(11)내의 활성 영역에 LDD영역을 형성한다.
도 2b를 참조하면, 전체 구조상부에 제 1 산화막(Oxide)(14) 및 질화막(Nitride)(15)을 증착한 후 건식 식각을 수행하여 게이트 전극(13)측벽에 스페이서(Spacer)를 형성한 다음 소스(Source) 및 드레인(Drain) 이온을 주입한다.
이때 제 1 산화막(14) 및 질화막(15)을 과도 식각하여 게이트 전극(13)의 측벽이 50 내지 500Å 노출되도록 한다. 즉 스페이서가 게이트 전극(13)상부에서 50 내지 500Å아래에 형성되어 게이트 전극(13)측벽의 노출영역이 발생되도록 게이트 전극(13)을 노출시킨다. 또한 소스 및 드레인 이온을 주입하여 소스 및 드레인 영역을 형성한다.
도 2c 및 2d를 참조하면, 전체 구조 상부에 제 2 산화막(16)을 게이트전극(13)의 두께보다 200 내지 2000Å 두껍게 증착한다. 상기의 게이트 전극(13)을 식각 정지층으로 하는 CMP(Chemical Mechanical Polishing)를 이용하여 평탄화 공정을 수행한다. 이때 제 1 및 제 2 산화막(14 및 16)으로는 TEOS 또는 CVD 및 PVD로 제조되는 산화막이 사용될 수 있다.
도 2e 및 2f를 참조하면, 게이트 전극(13)의 측벽에 형성된 스페이서를 식각 정지층으로 하는 식각공정을 수행하여 제 2 산화막(16)의 일부를 제거함으로써 게이트 전극(13)을 노출시킨다. 그후 상기의 게이트 전극(13)의 노출부에 SEG(Selective Epitaxial Growing)공정 즉 선택적 실리콘 증착(Selective Silicon Deposition)을 이용하여 실리콘(17)을 성장시킨다.
구체적으로 SEG공정은 500 내지 1000℃의 온도와 1 내지 600Torr의 압력 하에서 DCS, SiH4,Si2HCl2또는 Si2H6를 실리콘 소스가스(Source gas)로 이용하여 게이트 전극(13)의 노출부의 표면에 실리콘층(17)을 성장시킨다. 상기 노출부 이외에 성장된 실리콘은 HCl 및 Cl과 같은 식각가스(Etchant gas)를 사용하여 제거한다. 상기와 같은 조건의 SEG공정을 통하여 게이트 전극(13)의 노출부에 10 내지 500Å의 두께의 실리콘층(17)이 형성된다.
도 2g 및 2h를 참조하면, 상기 제 2 산화막(16)은 HF 또는 BOE를 이용한 습식 식각공정이나 건식 식각공정에 의해 제거된 후 전체 구조 상부에 코발트 및 티타늄을 증착한 후 열처리하여 게이트, 소스 및 드레인 상부에 샐리사이드막(18)를 증착함으로써 반도체 소자가 형성된다.
게이트 전극(13)의 노출부에 성장된 실리콘(17)에 의해 T자형으로 게이트 전극(13) 상부가 확장되어 게이트 전극(13)과 샐리사이드막(18)의 접촉면적이 늘어나 게이트 저항을 크게 감소 시켜주고 또한 후속 열처리 공정에서 샐리사이드막(18)이 열화 되어 저항이 증가하는 현상을 막을 수 있다.
이와 같이 본 발명에 따른 반도체 소자의 제조 방법은 스페이서를 과도 식각하여 게이트 전극의 측벽을 노출시킨 후 선택적 실리콘 증착(Selective Silicon Deposition)공정을 이용하여 게이트 전극의 상부를 성장시킴으로써 T자형으로 게이트 전극을 확장하여 게이트 전극상부의 면적을 증가 킬 수 있다.
또한 게이트 전극상부의 면적이 증가됨에 따라 금속 샐리사이드막과 게이트 전극의 접촉면이 넓어짐으로 인해 게이트 전극의 저항을 감소시키고 금속 샐리사이드가 열화되는 것을 방지할 수 있다.
또한 고집적화된 반도체 소자의 속도를 향상시킬 수 있다.
Claims (9)
- 게이트 전극이 형성된 반도체 기판내에 LDD영역이 형성되는 단계;전체 구조 상부에 제 1 산화막 및 질화막이 형성되는 단계;상기 게이트 전극 측벽에 상기 제 1 산화막과 상기 질화막으로 이루어진 스페이서가 형성되되 상기 게이트 전극 측벽의 일부가 노출되도록 과도식각 공정을 실시하는 단계;상기 반도체 기판에 이온을 주입하여 소스 및 드레인을 형성하는 단계;상기 전체 구조 상부에 제 2 산화막을 증착한 후 평탄화 공정을 수행하여 상기 게이트 전극을 노출시키는 단계;상기 게이트 전극측벽의 일부가 노출되도록 상기 게이트 전극 양측의 제 2 산화막의 일부를 제거한 후 상기 노출된 게이트 전극의 표면에 실리콘층을 형성시키는 단계;상기 잔류하는 제 2 산화막을 제거하는 단계; 및상기 전체 구조 상부에 코발트 및 티타늄을 증착한 후 열처리하여 샐리사이드막을 형성하는 단계를 포함하여 이루어 진 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 게이트 전극측벽은 50 내지 500Å 노출되는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 제 1 및 제 2 산화막은 TEOS 또는 CVD 및 PVD로 제조되는 산화막을 사용하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 제 2 산화막은 상기 게이트 전극의 두께보다 200 내지 2000Å 두껍게 증착되는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 제 1 및 제 2 산화막은 HF 또는 BOE를 이용한 습식 식각공정이나 건식 식각공정에 의해 제거되는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 실리콘층은 SEG 공정에 의해 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 실리콘층은 10 내지 500Å의 두께로 성장되는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 6 항에 있어서,상기 SEG공정은 500 내지 1000℃의 온도와 1 내지 600Torr의 압력 하에서 실시하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 6 항에 있어서,상기 SEG공정은 실리콘 소스가스로는 DCS, SiH4,Si2HCl2또는 Si2H6를 사용하고 식각가스로는 HCl, Cl을 사용하는 것을 특징으로 하는 반도체 소자의 제조 방법.
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| KR101037691B1 (ko) * | 2004-01-09 | 2011-05-30 | 매그나칩 반도체 유한회사 | 반도체 소자 및 그의 제조방법 |
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