KR20010110769A - 반도체 디바이스 및 그 제조 방법 - Google Patents

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KR20010110769A
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포노마레브요우리
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롤페스 요하네스 게라투스 알베르투스
코닌클리즈케 필립스 일렉트로닉스 엔.브이.
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Abstract

본 발명은 실리콘 기판(1) 내에 형성되는 반도체 영역(23, 24, 29, 30)을 갖는 NMOS 및 PMOS 트랜지스터(A, B)를 구비하는 집적 CMOS 회로를 포함하는 반도체 디바이스에 관한 것이다. 게이트 영역(29, 30)의 위치에서, 기판의 표면(3)에는 게이트 전극(16, 17)이 형성되는 게이트 산화물층(11)을 제공한다. PMOS 트랜지스터(B)의 게이트 전극(17)을 p 형 도핑 다결정 실리콘층 및 실리콘 게르마늄층과 게이트 산화물 사이에 위치하는 p형 도핑 다결정 실리콘 게르마늄(Si1-XGeX; 0 <x < 1)층(13) 내에 형성한다. NMOS 트랜지스터(A)의 게이트 전극을 게르마늄이 없는 n 도핑 다결정 실리콘층(14) 내에 형성한다. 집적 CMOS 회로는 p 형 도핑 실리콘 게르마늄 게이트 전극을 갖는 PMOS 트랜지스터의 이점을 n 도핑 실리콘 게이트 전극을 갖는 NMOS 트랜지스터의 이점과 모두 갖는다.

Description

반도체 디바이스 및 그 제조 방법{SEMICONDUCTOR DEVICE WITH AN INTEGRATED CMOS CIRCUIT WITH MOS TRANSISTORS HAVING SILICON-GERMANIUM (Si1-xGex) GATE ELECTRODES, AND METHOD OF MANUFACTURING SAME}
서문에서 언급된 종류의 반도체 디바이스는 PMOS 트랜지스터의 게이트 전극 뿐만 아니라 NMOS 트랜지스터의 게이트 전극을 다결정 실리콘층 및 다결정 실리콘층과 게이트 산화물 사이에 위치한 다결정 실리콘 게르마늄(Si1-XGeX)층 내에 형성하는 유럽 특허 제 A-614226 호로부터 알려져 있다. 게이트 전극은 다결정 실리콘층 상에 제공된 금속 실리사이드의 상부 층을 더 포함한다. PMOS 트랜지스터의 게이트 전극은 P형 도핑하고, NMOS 트랜지스터의 게이트 전극은 n형 도핑한다.
실제로, 집적 CMOS 회로 내에서 사용하기 위한 NMOS 및 PMOS 트랜지스터를 절대 값이 동일한 임계 전압 Vt를 갖도록 설계한다. "0.18 ㎛ 세대"의 트랜지스터의 임계 전압은, 예를 들어 0.3 V의 목표 값(target value)을 갖는다. PMOS 트랜지스터 내의 다결정 실리콘의 p형 도핑 게이트 전극을 다결정 실리콘 게르마늄의 p형 도핑 게이트 전극으로 대체하면, 트랜지스터의 임계 전압이 더 높아질 것이다. 그럼에도 불구하고, 낮은 임계 전압을 갖는 트랜지스터를 얻길 원하는 경우에는 트랜지스터의 게이트 영역의 도핑 레벨을 낮출 수 있다. 예컨대, 0.3 V의 임계 전압을 갖는 "0.18 ㎛ 세대" PMOS 트랜지스터에서는 게르마늄을 30 at% 더 부가하면 5.107의 표면 도핑 농도를 3.107의 표면 도핑 농도까지 줄일 수 있다. 그러한 게이트 영역의 더 낮은 도핑 레벨은 유리하다. 트랜지스터는 더 높은 Ion, 더 낮은 Ioff,그에 따라 더 높은 Ion/Ioff비를 가질 것이다. 또한, 그런 다음에는 임계 전압 Vt에대한 기판 전압의 영향이 더 작아진다는 것이 밝혀졌다. 실리콘 게르마늄층 내의 게르마늄 양의 비가 더 많아지고 게이트 영역의 도핑 레벨은 더 낮아지게 됨에 따른 이러한 이점도 커진다. 이는 NMOS 트랜지스터에는 해당되지 않는다. 실제로, 특히 실리콘 게르마늄층 내의 게르마늄 양이 30 at%보다 더 많은 경우에는 n형 도핑된 실리콘 게르마늄 게이트 전극을 갖는 NMOS 트랜지스터가 게르마늄이 없는 n형 도핑된 실리콘 게이트 전극을 갖는 NMOS 트랜지스터보다 더 나쁜 특성을 갖는다. 특히, 게르마늄을 게이트 전극에 30 at% 이상 더 부가할 경우에 PMOS 트랜지스터의 특성이 개선되기 때문에, 전술한 반도체에 있어서 상보형 PMOS 및 NMOS 트랜지스터의 게이트 전극에 대한 그러한 부가는 그다지 유용할 것 같지는 않다.
발명의 개요
본 발명의 목적은 전술한 문제에 대한 해결책을 제공하여, 집적 CMOS 회로 내의 게이트 산화물에 인접한 다결정 실리콘 게르마늄층을 갖는 게이트 전극을 사용하는 것이 유용하도록 하는 것이다. 이를 위해 전문에서 언급한 반도체 디바이스는 NMOS 트랜지스터의 게이트 전극이 게르마늄이 없는 n형 도핑 다결정 실리콘층 내에 형성되는 것을 특징으로 한다.
다결정 실리콘층 및 그 층과 PMOS 트랜지스터 내의 게이트 산화물 사이에 위치하는 도핑된 다결정 실리콘 게르마늄(Si1-XGeX)층 내에 형성된 p형 도핑 게이트 전극의 사용은 전술한 이점을 갖는다. NMOS 트랜지스터 내의 n형 실리콘 게르마늄게이트 전극의 사용에는 단점만이 존재한다. 실리콘 게르마늄 게이트 전극에 부가된 비소 및 인과 같은 n형 도펀트는 활성화되기 어렵고 제조 공정에서 후속하여 수행되는 상승된 온도에서의 취급 동안 가열을 통해 다시 쉽사리 비활성화된다. 이들 비활성 도펀트 원자는 바람직하지 못한 게이트 영역의 강한 공핍을 일으킨다.
본 발명에 따른 방법은 모두 실리콘 게르마늄 게이트 전극만 제공되는 상보형 NMOS 및 PMOS 트랜지스터를 갖는 집적 회로뿐만 아니라 모두 게르마늄이 없는 실리콘 게이트 전극이 제공되는 상보형 NMOS 및 PMOS 트랜지스터를 갖는 집적 회로보다 더 우수한 특성을 갖는 상보형 NMOS 및 PMOS 트랜지스터를 갖는 집적 회로를 형성할 수 있게 한다. 실리콘 게르마늄 게이트를 PMOS 트랜지스터 내에서 사용함에 따른 이점은 이용하되 그러한 게이트를 NMOS 트랜지스터 내에서 사용하는데 따른 단점은 피한다.
전술한 이점은 p형 도핑 다결정 실리콘 게르마늄(Si1-XGeX)층 이 30 at% 보다 많은 게르마늄(x > 0.3)을 포함할 경우에 최대화된다. 그러한 층을 두께가 5 nm 미만인 비결정 실리콘층 상에 증착하는 경우에는 낮은 표면 돌출을 갖도록 층이 형성되면서, 전술한 트랜지스터의 동작에는 영향을 미치지는 않는다.
반도체 디바이스의 바람직한 실시예는 전술한 PMOS 트랜지스터 외에도 게이트 산화물 상에 위치하는 게르마늄 없는 p형 도핑 다결정 실리콘층 내에 형성되는 게이트 전극을 갖는 PMOS 트랜지스터를 더 포함하는데, 후자의 PMOS 트랜지스터는 다른 모든 사항에서는 전술한 PMOS 트랜지스터와 동일하다. 실리콘 게르마늄 게이트 전극을 갖는 PMOS 트랜지스터와 동일한 도핑을 갖는 게이트 영역을 가지는 이들 PMOS 트랜지스터는 더 낮은 임계 전압을 나타낸다. 전술한 게이트 영역 도핑 레벨이 한 예로서 3.1017atmos/cc의 표면 농도를 갖는 경우에는 임계 전압은 단지 -0.3 V가 아닌 -0.1 V가 된다. 이하 명백해지겠지만, 집적 회로 내에 단순한 방법으로 부가되는 이들 트랜지스터는 예를 들어, 더 높은 임계 전압을 갖는 트랜지스터보다 아날로그 신호를 증폭시키는 데 더 적합하다.
또한, 본 발명은 실리콘 기판 내에 형성되고 기판 표면에 인접하는 반도체 영역을 갖는 NMOS 및 PMOS 트랜지스터를 구비하는 집적 CMOS 회로를 구비하는 반도체 디바이스 제조 방법에 관한 것으로서, 실리콘 게르마늄 게이트 전극이 PMOS 트랜지스터를 위해 형성되고 게르마늄이 없는 실리콘 게이트 전극이 NMOS 트랜지스터를 위해 형성되는 게이트 산화물층이 그 기판 표면에 제공된다. 다결정 실리콘 게르마늄층을 게이트 산화물층 상에 증착하는 단계와, PMOS 트랜지스터의 영역에 있는 다결정 실리콘 게르마늄층은 덮고 NMOS 트랜지스터의 영역에 있는 덮지 않는 포토레지스트 마스크를 다결정 실리콘 게르마늄층 상에 형성하는 단계와, 에칭 처리를 수행하여 NMOS 트랜지스터의 영역에 있는 실리콘 게르마늄층을 게이트 산화물층으로부터 제거하는 단계와, 포토레지스트 층을 제거하는 단계와, 그에 따라 형성된 구조물 상에 다결정 실리콘층을 증착하는 단계와, 하나의 게이트 전극을 다결정 실리콘 게르마늄층 및 그곳에 존재하는 다결정 실리콘 덮개층 내의 전술한 PMOS 트랜지스터의 영역에서 형성하며, 하나의 게이트 전극을 그곳에 존재하는 다결정 실리콘층 내의 전술한 NMOS 트랜지스터의 영역에서 형성하는 단계의 순서로 게이트 전극을 형성한다. 트랜지스터의 소스 및 드레인 영역을 형성하는 반도체 영역을 이온 주입을 통한 통상의 방법으로 형성하고 이전에 형성하는데, 이전에 형성된 게이트 전극이 마스크로서의 역할을 한다. PMOS 트랜지스터의 게이트 전극은 자동적으로 강하게 p형 도핑되고, 그에 따라 NMOS 트랜지스터의 게이트 전극도 강하게 n형 도핑된다.
PMOS 트랜지스터가 형성되는 액티브 영역의 형성동안 포토레지스트 마스크를 제공하여 NMOS 트랜지스터의 영역에서의 표면을 덮고 PMOS 트랜지스터의 영역에서의 표면은 노출되도록 한다. NMOS 트랜지스터가 형성되는 액티브 영역의 형성 동안 포토레지스트를 제공하여 PMOS 트랜지스터의 영역에서 표면을 덮고 PMOS 트랜지스터의 영역에서의 표면은 노출되도록 한다. 본 발명의 방법에 따라 PMOS 트랜지스터의 영역에서의 실리콘 게르마늄층은 덮되 NMOS 트랜지스터의 영역에서의 실리콘 게르마늄층은 덮지 않고, 전술한 NMOS 트랜지스터의 영역에서의 실리콘 게르마늄층을 게이트 산화물층으로부터 제거하기 위해 사용되는 포토레지스트 마스크로서 제 2 포토레지스트 마스크를 동시에 사용할 수 있다. 이들 두 개의 동일한 포토레지스트 마스크를 하나의 동일한 포토리소그래피 마스크에 의해 형성할 수도 있다.
바람직하게, 30 at% 보다 많은 게르마늄(x > 0.3)을 포함하는 다결정 실리콘 게르마늄(Si1-XGeX)층을 게이트 산화물층 상에 증착한다. 실리콘 게르마늄층을 증착하기 전에 게이트 산화물층 상에 두께가 5 nm 미만인 비결정 실리콘층을 먼저 형성하는 경우에는 그것에 의해 평탄한 표면을 갖는 층을 형성하게 된다.
실리콘 게르마늄 게이트 전극을 갖는 PMOS 트랜지스터 및 실리콘 게이트 전극을 갖는 NMOS 트랜지스터 외에도 게르마늄이 없는 실리콘 게이트 전극을 갖는 PMOS 트랜지스터도 부가적 포토레지스트 마스크가 필요없는 단순한 방법으로 형성할 수 있다. 그런 다음, 이들 PMOS 트랜지스터의 영역에서의 다결정 실리콘층 내 - NMOS 트랜지스터의 게이트 전극도 형성됨 - 에 게이트 전극을 형성할 수 있다. 게이트 전극은 NMOS 트랜지스터의 게이트 전극도 형성하는 포토레지스트 마스크에 의해 형성된다. 소스 및 드레인은 다른 PMOS 트랜지스터의 소스 및 드레인도 형성하는 역할을 하는 포토레지스트 마스크에 의해 형성된다. 이러한 또 다른 설계를 구현하기 위해서는 전술한 포토레지스트 마스크의 제조를 위해 필요한 포토리소그래피 마스크를 이런 상이한 설계에 적용하면 충분하다.
본 발명은 실리콘 기판 상에 형성되고 기판의 표면에 인접한 반도체 영역을 갖는 NMOS 및 PMOS 트랜지스터를 구비하는 집적 CMOS 회로를 포함하는 반도체 디바이스에 관한 것으로, 그 표면에는 이들 트랜지스터의 게이트 영역을 형성하는 반도체 영역에 해당하는 위치에 게이트 전극이 형성되는 게이트 산화물층을 제공하여, PMOS 트랜지스터의 게이트 전극을 p형 도핑 다결정 실리콘층 및 다결정 실리콘층과 게이트 산화물 사이에 위치한 p형 도핑 다결정 실리콘 게르마늄(Si1-XGeX; 0 <x < 1)층 내에 형성하도록 한다.
실레인(silane)(SiH4), 게르마늄 수소화물(GeH4) 및 질소를 포함하는 가스 혼합물로부터의 CVD(Chemical Vapor Deposition) 공정에 의한 통상의 방식으로 실리콘 게르마늄(Si1-XGeX)층을 증착한다. 비율 x는 가스 혼합물 내의 실레인 및 게르마늄 수소화물의 양의 비에 의해 결정된다. 실제로 0과 1 사이에 존재할 수 있는 비율 x로 게이트 산화물 상에 층을 증착할 수 있다.
본 발명은 도면을 참조하여 예에 의해 이하 더 상세히 설명될 것이다.
도 1 내지 도 13은 본 발명에 따른 집적 CMOS 회로를 갖는 반도체 디바이스의 다수의 제조 단계를 도식적으로 도시한 단면도,
도 14 및 도 15는 본 발명에 따른 집적 CMOS 회로를 갖는 반도체 디바이스의 바람직한 실시예의 몇몇 제조 단계를 도식적으로 도시한 단면도.
도 1 내지 도 13은 NMOS 트랜지스터 및 PMOS 트랜지스터를 갖는 집적 CMOS를 포함하는 반도체 디바이스에 대한 다수의 제조 단계를 도식적인 단면으로 도시하고 있다. 도면들은 명료하게 하기 위해 단 하나의 NMOS 및 PMOS 트랜지스터의 제조 단계만을 도시하고 있다. 집적 회로가 매우 많은 그러한 트랜지스터를 포함할 수도 있다는 것은 명백할 것이다.
이 예에서는 대략 3.1015atoms/cc로 약하게 p 형 도핑된 두께가 대략 3 ㎛인 에피텍셜 성장 상부 층(2)이 제공된 실리콘 웨이퍼(1)에서 시작한다. 통상의 방법에서는 액티브 영역 A 및 B를 상부 층(2)에 형성하는데, 이들 영역은 표면(3)에 인접하고 전계 산화물 영역(4)에 의해 서로 절연된다. 여기서는 전계 산화물층(4)을 실리콘 국부 산화를 이용하여 형성하지만, 이와는 달리, 예컨대, 이후 절연 재료로 충진될 표면(3) 내의 그루브(groove)를 에칭하여 형성할 수도 있다. NMOS 트랜지스터는 액티브 영역 A에 형성하고 PMOS 트랜지스터는 액티브 영역 B에 형성한다.
전계 산화물 영역을 형성한 후에는 NMOS트랜지스터를 위한 액티브 영역 A는 덮고 PMOS 트랜지스터를 위한 액티브 영역 B는 노출시키는 제 1 포토레지스트 마스크(5)를 제공하는데, 그 위에는 점선(6)이 나타내는 바와 같이 인 이온을 주입한다. 그런 다음, 포토레지스트 마스크(5)를 제거하고 PMOS 트랜지스터를 위한 액티브 영역 B는 덮고 NMOS 트랜지스터를 위한 액티브 영역 A는 노출시키는 제 2 포토레지스트 마스크(7)를 제공하는데, 그 위에는 점선(8)이 나타내는 바와 같이 붕소이온을 주입한다. 포토레지스트(7)를 제거하고 후속 열처리를 수행하여 p 웰(p-wells)로 지칭되는 표면(3)에 인접한 p 형 도핑 영역(9)을 액티브 영역 A 내에 형성하고, n 웰이라 지칭되는 표면(3)에 인접한 n 형 도핑 영역(10)을 액티브 영역 B 내에 형성한다. 영역(9, 10)은 깊이가 대략 600 nm이고, 모두 대략 2.1017atom/cc로 약 도핑하는데, 그 도핑은 표면(3)에서 농도가 대략 3.1017atoms/cc로 더 높게 나타난다. 실리콘의 열적 산화를 이용하는 통상의 방법으로 두께가 대략 5 nm인 게이트 산화물층(11)을 액티브 영역 A 및 B의 영역에서의 표면(3) 상에 형성한다.
p 웰(9), n 웰(10) 및 게이트 산화물층(11)을 형성한 후에, 대략 두께가 2 nm인 비결정 층(12) 및 두께가 대략 20 nm인 다결정 실리콘 게르마늄(Si1-xGex)층(13)을 증착한다. 캐리어 가스로서 실레인(SiH4), 게르마늄 수산화물(GeH4) 및 질소를 포함하는 통상의 가스 혼합물로부터의 CVD 공정을 이용하여 실리콘 게르마늄층(13)을 증착한다. 실리콘 게르마늄층의 내의 게르마늄 비율은 가스 혼합물 내의 게르마늄 수산화물에 대한 실레인 비에 따른다. 층(13)은 게르마늄을 100%까지 포함할 수 있다. 이 예에서는, 층이 게르마늄을 30 at% 포함하도록 증착한다. 비결정질 실리콘층(12) 상에 실리콘 게르마늄층(13)을 증착하면 게이트 산화물(11) 상에 실리콘 게르마늄층을 직접적으로 증착하는 경우보다는 더 평탄한 표면을 갖는 실리콘 게르마늄층을 형성할 수 있는 이점이 있지만, 비결정질 실리콘층(12)이 본 발명에 반드시 필수적인 것은 아니다.
후속하여, NMOS 트랜지스터를 위한 액티브 영역 A는 노출시키고 PMOS 트랜지스터를 위한 액티브 영역 B는 덮도록 하는 제 2 포토레지스트 마스크(7)를 다시 제공한다. 질소 산(nitric acid) 및 불화수소 산(hydrofluoric acid)(30 vol% HNO3, 20 vol%H2O 및 10vol% 희석 HF[0.88 % HF])를 갖는 에칭 조(etching bath) 내에서 액티브 영역의 영역에서의 실리콘 게르마늄층(10)을 비결정질 실리콘층으로부터 에칭한다. 앞서, p 웰(9)을 형성하기 위해 제 2 포토레지스트 마스크를 사용하였다. 포토레지스트 마스크(7)를 형성하기 위해 동일한 포토리소그래피 마스크를 다시 사용한다.
제 2 포토레지스트 마스크(7)를 제거한 후에는 두께가 대략 120 nm인 다결정 실리콘층(14)을 통상의 방법으로 증착한다. 트랜지스터의 게이트 전극을 규정하기 위해 다결정 실리콘층(14)을 상에 포토레지스트 마스크(15)를 형성한다. NMOS 트랜지스터의 게이트 전극(16) 및 PMOS 트랜지스터의 게이트 전극(17)을 층 내로 통상의 에칭 플라즈마를 이용하여 에칭한다. PMOS 트랜지스터의 게이트 전극(17)을 다결정 실리콘층(14) 내, 하부의 실리콘 게르마늄층(13) 내 및 비결정 실리콘층(12) 내에 형성하고, NMOS 트랜지스터의 게이트 전극(16)은 다결정 실리콘층(14) 및 비결정질 실리콘층(12) 내에 형성한다. 이 예에서 게이트 전극(16, 17)은 0.18 ㎛의 폭을 갖는다.
그런 다음, 트랜지스터의 소스 및 드레인을 형성한다. 먼저, 영역 B는 덮고 영역 A는 노출시키는 포토레지스트 마스크를 제공하는데, 도 9의 점선(18)으로 나타나는 것처럼 그 위에는 비소 이온을 주입한다. 이 포토레지스트 마스크를 제거한 후에는 영역 B를 노출시키고 영역 A는 덮는 포토레지스트 마스크를 제공하는데, 그 위에서는 도 9에서 점선(19)으로 나타낸 바와 같이 붕소 이온을 주입한다. 게이트 전극(16, 17)에 포토레지스트 마스크를 제거한 후에는 통상의 방법으로 실리콘 산화물의 스페이서(20)를 제공하는데, 즉, 두께가 대략 150 nm인 실리콘 산화물층을 증착하고 후속하여 게이트 전극(16, 17)이 그들의 상부의 면에서 다시 노출될 때까지 이방성 에칭 처리한다. 그런 다음, 영역 B는 덮고 영역 A는 노출시키는 포토레지스트 마스크(도시되지 않음)를 제공하는데, 그 후에는 점선(21)으로 나타내 바와 같이 비소 이온을 한번 더 주입한다. 이 포토레지스트 마스크(11)를 제거한 후에는 영역 B는 노출시키고 영역 A는 덮는 포토레지스트 마스크(도시하지 않음)를 제공하는데, 그 위에서는 점선(22)으로 나타낸 바와 같이 붕소 이온을 다시 한번 더 주입한다. 이 최종 포토레지스트 마스크를 제거한 후에는 열 처리를 수행하여 트랜지스터의 소스 및 드레인 영역(23, 24)을 형성한다. 게이트 전극(17) 아래로 확장하는 대략 1021atoms/cc로 도핑된 부분(25) 및 대략 1020atoms/cc로 도핑된 부분(26)과 함께 PMOS 트랜지스터의 소스 및 드레인 영역(23)을 p형 도핑한다. 게이트 전극(16) 아래로 확장하는 대략 1021atoms/cc로 도핑된 부분(27) 및 대략 1020atoms/cc로 도핑된 부분(28)과 함께 NMOS 트랜지스터의 소스 및 드레인 영역(24)을 n형 도핑한다. 소스 및 드레인 영역(23) 사이에 위치한 n 웰(10)의 부분(29)은 PMOS 트랜지스터의 게이트 영역을 형성하고, 소스 및 드레인 영역(24) 사이에 위치한 p 웰의 부분(30)은 NMOS 트랜지스터의 게이트 영역을 형성한다. 이온 주입 및 열 처리를 이용하여 소스 및 드레인 영역(23, 24)을 형성하면서 동시에 게이트 전극에 도핑을 제공하는데, 즉, PMOS 트랜지스터의 게이트 전극(17)에는 p 형 도핑을, NMOS 트랜지스터의 게이트 전극(16)에는 n 형 도핑을 제공한다. 마지막으로, 게이트 전극(16, 17) 근처에서 게이트 산화물을 에칭하고, 통상의 자기정렬 방법을 사용하여 게이트 전극(16, 17)과 소스 및 드레인 영역(23, 24)에는 티타늄 디실리사이드(TiSi2)의 상부 층(31)을 제공한다.
그 결과, 실리콘 기판(1) 내에 형성되고 기판 표면(3)에 인접하는 반도체 영역(23, 24, 29, 30)을 갖는 NMOS 및 PMOS 트랜지스터를 구비한 반도체 디바이스가 생성되는데, 기판 표면(3)에는 이들 트랜지스터의 게이트 영역(29, 30)을 형성하는 반도체 영역의 영역에 게이트 산화물층(11)을 제공하고, 게이트 산화물층 상에는 게이트 전극(16, 17)을 형성하여, p 형 도핑 다결정 실리콘층(14) 및 그 층(14)과 게이트 산화물(11) 사이에 위치하는 p 형 도핑 다결정 실리콘 게르마늄(Si1-xGex)층(13) 내에 PMOS 트랜지스터의 게이트 전극(17)을 형성하고, 게이트 산화물층(11) 상에 위치하는 게르마늄 없는 p 형 도핑 다결정 실리콘층(14) 내에 NMOS 트랜지스터의 게이트 전극을 형성하도록 한다.
현재 예에서 형성된 것처럼 30 at%의 게르마늄을 갖는 실리콘 게르마늄 게이트 전극(17)을 갖는 PMOS 트랜지스터와 3.1017atoms/cc의 표면 농도를 갖는 도핑을 갖는 게이트 영역은 동일한 임계 전압 -0.3 V를 갖고, 게르마늄 없는 실리콘 게이트 전극과 5.1017atoms/cc의 표면 도핑 농도를 갖는 게이트 영역을 갖는 다른 모든 면에서는 동일한 PMOS 트랜지스터보다 대략 10 % 더 높은 Ion및 대략 10 % 더 낮은 Ioff를 갖는다. 이러한 더 우수한 특성은 트랜지스터의 게이트 영역에 대한 더 약한 도핑으로부터 기인한다. 그들은 실리콘 게르마늄층 내에 실리콘 게름마늄이 더 많이 첨가되면 더 우수할 수도 있다. 예를 들어, 이 양이 60 at%(x = 0.6)인 경우에는 -0.3 V의 동일한 Vt를 구현하기 위해 게이트 영역에 대한 도핑을 대략 1.1017atoms/cc의 표면 농도까지 줄일 수 있어, 게르마늄 없는 실리콘 게이트 전극을 갖는 전술한 트랜지스터와 비교했을 때 대략 25 % 더 높은 Ion및 대략 15 % 더 낮은 Ioff를 구현하게 된다. 그러므로, 30 at%보다 많은 게르마늄을 포함하는(x > 0.3) p 형 도핑 다결정 실리콘 게르마늄(Si1-xGex)층을 사용하는 것이 바람직하다.
그러한 이점은 실리콘 게이트 게르마늄 게이트 전극을 사용하는 NMOS 트랜지스터에서 달성할 수 없다. 실리콘 게르마늄의 게이트 전극 내의 n 형 도펀트는 잘 활성화 될 수 없는데, 즉, 그와 관련된 비활성 원자는 바람직하지 않는 게이트 영역의 강한 공핍을 야기한다. NMOS 트랜지스터가 아닌 PMOS 트랜지스터를 위해 실리콘 게르마늄 게이트 전극을 사용하는 경우에는 전술한 이점은 살리고 후자의 단점은 피할 수 있다.
도 14 내지 도 15는 집적 CMOS 회로를 갖는 반도체 디바이스의 바람직한 실시예의 몇몇 제조 단계 도식적인 단면도로 도시하고 있다. 부가적인 포토레지스트 마스크가 필요없이, 영역 B 내에 형성된 실리콘 게르마늄 게이트 전극(17)을 갖는 PMOS 트랜지스터 및 영역 A 내에서 형성되는 실리콘 게이트 전극(16)을 갖는 NMOS 트랜지스터 이외에도 게르마늄이 없는 실리콘 게이트 전극을 갖는 PMOS 트랜지스터를 형성한다. 이를 위해 액티브 영역 A 및 B와 함께 부가하여 액티브 영역 C를 형성한다. 도 14에서처럼, 영역 B에서의 경우와 마찬가지로 영역 C에도 n 웰(10)을 제공한다. 영역 A에서처럼 영역 C 내에서 비결정 실리콘층(12)으로부터 실리콘 게르마늄층(13)을 제거하고 비결정 실리콘층(12) 상에 다결정 실리콘층(14)을 직접적으로 증착한다. 도 15에 도시된 바와 같이, 영역 A 내에서와 같이 영역 C 내의 게이트 산화물층(11) 상에 동일한 게이트 전극(16)을 형성하고, 영역 B 내에서와 같이 소스 및 드레인 영역(23)을 형성한다. 따라서, 영역 B 및 C 내에 형성된 PMOS 트랜지스터는 단지 그들 각각의 게이트 전극(16, 17)의 모양만 상이하고 다른 모든 특성은 동일하다. 영역 A 내에 NMOS 트랜지스터의 게이트 전극(16)을 형성하는 포토레지스트 마스크에 의해 영역 C 내의 PMOS 트랜지스터의 게이트 전극(16)을 형성한다. 영역 B 내에 PMOS 트랜지스터의 소스 및 드레인을 형성하는 포토레지스트 마스크에 의해 영역 C 내의 PMOS의 소스 및 드레인을 형성한다. 이러한 또 다른 설계를 구현하기 위해서는 이 새로운 설계에 부응하기 위해 이들 포토레지스트 마스크를 제조하는 데 필요한 포토리소그래피 마스크를 이용하는 것으로 충분하다.
영역 C 내에 형성된 실리콘 게이트 전극(16)을 갖는 PMOS 트랜지스터는 영역 B 내에 형성된 실리콘 게르마늄 게이트 전극(17)을 갖는 PMOS 트랜지스터와 동일한도핑을 갖고 그에 따라 더 낮은 임계 전압을 나타내는 게이트 영역(29)을 갖는다. 예로서 본 상세한 설명에서 언급된 3.1017atoms/cc의 표면 농도를 갖는 게이트 영역 도핑이 주어진 경우에는, 임계 전압은 -0.3 V 대신에 단지 -0.1 V일 것이다. 이러한 포토레지스트는 예컨대, 높은 임계 전압을 갖는 트랜지스터보다 아날로그 신호를 증폭하는 경우에 더 적절하다.

Claims (8)

  1. 실리콘 기판 상에 형성되고 상기 실리콘 기판 표면에 인접한 반도체 영역을 갖는 NMOS 및 PMOS 트랜지스터를 구비하는 집적 CMOS 회로를 포함하는 반도체 디바이스에 있어서, 상기 실리콘 기판 표면에는 이들 트랜지스터의 게이트 영역을 형성하는 반도체 영역의 해당 영역에서 게이트 전극이 형성되는 게이트 산화물층이 제공되어, 상기 PMOS 트랜지스터의 게이트 전극을 p형 도핑 다결정 실리콘층 및 상기 다결정 실리콘층과 상기 게이트 산화물 사이에 위치한 p형 도핑 다결정 실리콘 게르마늄(Si1-XGeX; 0 <x < 1)층 내에 형성하되,
    상기 NMOS 트랜지스터의 게이트 전극은 게르마늄 없는 n 형 도핑 다결정 실리콘층 내에 형성되는 것을 특징으로하는
    반도체 디바이스.
  2. 제 1 항에 있어서,
    상기 p 형 도핑 다결정 실리콘 게르마늄(Si1-xGex)층은 30 at%보다 많은 게르마늄(x > 0.3)을 포함하는 것을 특징으로 하는
    반도체 디바이스.
  3. 제 1 항 또는 제 2 항에 있어서,
    두께가 5 nm 미만인 비결정 실리콘층이 상기 게이트 산화물층과 상기 다결정 실리콘 게르마늄층 사이에 형성되는 것을 특징으로 하는
    반도체 디바이스.
  4. 제 2 항 또는 제 3 항에 있어서,
    상기 반도체 디바이스는 상기 PMOS 트랜지스터 외에도, 상기 게이트 산화물 상에 위치하고 게르마늄 없는 p 형 도핑된 다결정 실리콘층 내에 형성되는 게이트 전극을 갖는 PMOS 트랜지스터 - 상기 후자의 PMOS 트랜지스터는 다른 모든 면에서는 상기 전자의 PMOS 트랜지스터와 동일함 - 를 더 포함하는 것을 특징으로 하는
    반도체 디바이스.
  5. 실리콘 기판 상에 형성되고 상기 실리콘 기판 표면 - 상기 실리콘 기판 표면에는 그 위에 PMOS 트랜지스터를 위해 실리콘 게르마늄 게이트 전극이 형성되고 NMOS 트랜지스터를 위해 게르마늄이 없는 실리콘 게이트 전극이 형성되는 게이트 산화물층이 제공됨 - 에 인접하는 반도체 영역을 갖는 NMOS 및 PMOS 트랜지스터를 구비하는 집적 CMOS 회로를 포함하는 반도체 디바이스의 제조 방법에 있어서,
    게이트 전극을
    ① 다결정 실리콘 게르마늄(Si1-xGex; 0 < x < 1)층을 상기 게이트 산화물층 상에 형성하는 단계와,
    ② 상기 PMOS 트랜지스터의 영역에 있는 상기 다결정 실리콘 게르마늄 층은 덮고 상기 NMOS 트랜지스터의 영역에 있는 덮지 않는 포토레지스트 마스크를 상기 다결정 실리콘 게르마늄층 상에 형성하는 단계와,
    ③ 에칭 처리를 수행하여 상기 NMOS 트랜지스터의 영역에 있는 상기 실리콘 게르마늄층을 상기 게이트 산화물층으로부터 제거하는 단계와,
    ④ 상기 포토레지스트 마스크를 제거하는 단계와,
    ⑤ 그에 따라 형성된 구조물 상에 다결정 실리콘층을 증착하는 단계와,
    ⑥ 하나의 게이트 전극은 상기 다결정 실리콘 게르마늄층 및 그곳에 존재하는 다결정 실리콘 덮개층 내의 상기 PMOS 트랜지스터의 영역에 형성하고, 하나의 게이트 전극은 그곳에 존재하는 상기 다결정 실리콘층 내의 상기 NMOS 트랜지스터의 영역에 형성하는 단계
    의 순서로 형성하는 것을 특징으로 하는 반도체 디바이스 제조 방법.
  6. 제 5 항에 있어서,
    30 at%보다 더 많은 게르마늄(x > 0.3)을 포함하는 다결정 실리콘게르마늄(Si1-xGex)층이 상기 산화물층 상에 증착되는 것을 특징으로 하는
    반도체 디바이스 제조 방법.
  7. 제 5 항 또는 제 6 항에 있어서,
    두께가 5 nm 미만인 제 1 비결정 실리콘층이 상기 실리콘 게르마늄층이 그 위에 증착되기 전에 상기 게이트 산화물층 상에 형성되는
    반도체 디바이스 제조 방법.
  8. 제 5 항 내지 제 7 항 중 어느 한 항에 있어서,
    상기 게이트 전극들은 PMOS 트랜지스터를 위해 예약된 영역에서 게르마늄 없는 실리콘 게이트 전극을 갖는 PMOS 트랜지스터의 생성을 위해 다결정 실리콘층 - 상기 NMOS 트랜지스터의 게이트 전극도 형성됨 - 내에 형성되는
    반도체 디바이스 제조 방법.
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