KR100717811B1 - 반도체 소자의 콘택 형성 방법 - Google Patents

반도체 소자의 콘택 형성 방법 Download PDF

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Abstract

본 발명은 기본적으로 모든 전처리 세정을 건식 세정 방법으로 진행하므로써 더 낮은 콘택 저항과 아울러 소자의 신뢰성 및 수율도 충분히 확보하는데 적합한 반도체 소자의 콘택 형성 방법을 제공하기 위한 것으로, 이를 위한 본 발명의 반도체 소자의 콘택 형성 방법은 반도체 기판 상부에 콘택홀을 형성하는 단계; 폴리머성 불순물의 성분을 변질시키는 제1세정, 상기 폴리머성 불순물을 제거하는 제2세정, 상기 폴리머성 불순물을 제외한 잔유물이 휘발되기 쉽도록 성분을 변질시키는 제3세정 및 상기 잔유물을 휘발시키는 제4세정으로 이루어진 전처리를 실시하는 단계; 및 상기 전처리가 실시된 콘택홀에 콘택 물질을 매립하여 콘택을 형성하는 단계를 포함하며 이에 따라 본 발명은 콘택용 플러그를 매립하기 전에 전처리 공정으로 4-스텝의 건식 세정을 실시하되 인-시튜로 진행하여 공정 스텝을 감소시킬 수 있는 효과가 있으며, 반도체 기판의 표면에 존재하는 공정 불순물을 모두 제거함으로써 반도체 소자의 콘택 저항을 감소시키고, 신뢰성 및 수율을 향상시킬 수 있는 효과가 있다.
건식 세정, 플라즈마, N2H2, 에피택셜 실리콘, 콘택 저항

Description

반도체 소자의 콘택 형성 방법{METHOD FOR FORMING CONTACT IN SEMICONDUCTOR DEVICE}
도 1a 내지 도 1c는 종래 기술에 따른 반도체 소자의 콘택 매립 물질을 나타낸 TEM 사진.
도 2a 내지 도 2d는 본 발명의 일실시예에 따른 반도체 소자의 콘택 플러그 형성 방법을 도시한 단면도.
* 도면의 주요 부분에 대한 부호의 설명
31 : 반도체 기판 32 : 소자분리막
33 : 게이트 절연막 34 : 게이트 전도막
35 : 게이트 하드마스크 36 : 게이트 스페이서
38 : 층간절연막 39 : 랜딩 콘택홀
40 : 콘택 플러그
본 발명은 반도체 제조 기술에 관한 것으로, 특히 반도체 소자의 콘택 플러그 형성 방법에 관한 것이다.
반도체 소자가 점점 고집적화되면서 또는 콘택 면적도 비례하여 감소하므로 콘택 저항(Contact Resistance)이 증가할 뿐만 아니라 동작 전류(Drive Current)가 감소하면서 반도체 소자의 신뢰성(Reliability), 동작 속도뿐만 아니라 tWR(Write Recovery Time)의 열화(Degradation)에 따른 수율(Yield)까지도 영향을 받고 있다. 따라서 궁극적으로는 콘택 면적이 감소할지라도 콘택 저항을 낮게 유지하는 것이 매우 중요한 항목이 되었다.
콘택 저항을 낮추기 위한 방법으로는 먼저 정션(Junction) 이온 주입(Implant)을 조정하는 방법이 있으나 이는 채널 및 정션 같은 좁은 영역에서의 전계 증가 및 누설 전류의 증가를 동반하여 결국 소자 특성을 열화시키고 있다. 그러므로 새로운 물질 또는 새로운 공정을 도입하는 것이 필요하게 되었다. 현재 콘택 물질로 가장 많이 사용되는 폴리실리콘(Polycrystalline-Si)은 배치 타입의 퍼니스(Batch type Furnace)에서 500∼600℃의 온도 및 SiH4/PH3 가스로 증착 시작시 콘택 실리콘 표면에 얇은 산화이 형성되어, 반도체 기판과 콘택 같의 계면 저항을 증가시킬 뿐만 아니라 이 산화막이 도핑된 인(Phosphorus)의 원활한 확산 거동(Diffusion Behavior)을 방해하므로 향후 고집적 반도체 소자 공정에 적용하기 어려운 실정이다.
이와 같은 문제점을 해결하기 위한 것이 에피택셜 실리콘(Epitaxial Si)인데, 이것은 단결정 실리콘 기판(Single Crystal Substrate) 위에 동일한 단결정 실리콘을 성장시키는 것을 말한다. 가장 대표적인 것이 고온 공정인 SEG(Selective Epitaxial Growth; 800℃ 이상에서 형성)와 저온 공정이며, 비선택적 에피택셜 실리콘인 SPE(Solid Phase Epitaxy; 약 600℃에서 형성)가 있다.
도 1a 내지 도 1c는 종래 기술에 따른 반도체 소자의 콘택 매립 물질을 나타낸 사진이다.
도 1a를 참조하면, 반도체 기판(11) 상에 게이트 절연막(12), 게이트 전도막(13, 14) 및 게이트 하드마스크(15)가 차례로 적층된 게이트 패턴(G)이 형성되고, 게이트 패턴(G)의 양측벽에는 게이트 스페이서가 형성되어 있다.
계속해서, 자기 정렬 콘택 공정을 진행하여 인접하는 게이트 패턴(G) 사이에 랜딩 콘택홀(18)을 형성한다. 랜딩 콘택홀(18)을 매립하기 위한 콘택 물질로 폴리실리콘막(Poly, 19)이 매립되어 있다.
도 1b와 도 1c를 함께 참조하면, 도 1b의 랜딩 콘택홀(18)에는 콘택 매립 물질로 SEG(20)가 형성되어 있고, 도 1c의 랜딩 콘택홀(18)에는 SPE(21)가 형성되어 있다. 현재까지 평가한 콘택 저항은 에피택셜 필리콘이 도핑된 인의 농도가 낮음에도 불구하고, 기존의 폴리실리콘막 보다 15∼25% 낮은 것으로 평가되고 있다.
그런데, 상술한 바와 같이 에피텍셜 실리콘을 형성하기 위해서는 실리콘 표면을 완전하게 세정(Cleaning)해야 하며, 이를 위해서는 전처리(Pretreatment) 세정(Cleaning)이 매우 중요하다. 현재 SEG와 같은 에피택셜 실리콘을 형성하기 전의 전처리 세정 공정은 건식 세정과 습식 세정이 병행하여 진행하고 있다.
즉, SAC(Self Align Contact) 식각 후의 폴리머성 불순물과 실리콘 기판 표면의 자연 산화막 등을 제거하기 위해 건식 세정(CDE, Chemical Dry Etch; NF3/N2/NH3), 습식 세정(HF 후세정) 및 고온의 수소 베이크(H2-bake)의 순서로 진행하고 있다.
또한, 이러한 세정은 모두 다른 장비에서 진행될 뿐만 아니라 습식 세정 이후로는 시간 지연(Time Delay) 없이 진행되어야 하는 문제점이 있어 공정 관리 및 공정 단순화를 통한 공정 안정화 또는 용이성을 반드시 확보할 필요가 있다.
즉, 더 나은 전처리 세정 방법을 통해 콘택을 형성함으로써 더 낮은 콘택 저항과 아울러 소자의 신뢰성 및 수율도 충분히 확보할 필요가 있다.
본 발명은 상기한 종래 기술의 전처리 세정(건식 세정+습식 세정)의 문제점을 해결하기 위해 제안된 것으로, 기본적으로 모든 전처리 세정을 건식 세정 방법으로 진행하므로써 더 낮은 콘택 저항과 아울러 소자의 신뢰성 및 수율도 충분히 확보하는데 적합한 반도체 소자의 콘택 형성 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 특징적인 본 발명의 반도체 소자의 콘택 형성 방법은 반도체 기판 상부에 콘택홀을 형성하는 단계; 폴리머성 불순물의 성분을 변질시키는 제1세정, 상기 폴리머성 불순물을 제거하는 제2세정, 상기 폴리머성 불순물을 제외한 잔유물이 휘발되기 쉽도록 성분을 변질시키는 제3세정 및 상기 잔유물을 휘발시키는 제4세정으로 이루어진 전처리를 실시하는 단계; 및 상기 전처리가 실시된 콘택홀에 콘택 물질을 매립하여 콘택을 형성하는 단계를 포함한다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 2a 내지 도 2d는 본 발명의 일실시예에 따른 반도체 소자의 콘택 형성 방법을 도시한 단면도이다.
도 2a에 도시된 바와 같이, 반도체 기판(31)의 소정 영역에 STI(Shallow Trench Isolation) 공정을 실시하여 소자분리막(32)을 형성한다. 이어서, 반도체 기판(31) 상에 게이트 절연막(33), 게이트 전도막(34) 및 게이트 하드마스크(35)의 순서로 증착된 다수의 게이트 패턴(G)을 형성한다. 이 때, 게이트 절연막(33)은 열산화, 건식 산화 또는 습식 산화를 실시하여 형성되고, 게이트 전도막(34)은 폴리실리콘막, 텅스텐막, 텅스텐실리사이드의 그룹에서 선택된 어느 한 물질을 단독 또는 이들의 적층 구조를 사용한다. 계속해서, 게이트 하드마스크(35)는 질화막 계열의 물질막으로 형성한다.
도 2b에 도시된 바와 같이, 게이트 패턴(G)의 양측벽에 게이트 스페이서(36) 를 형성한다. 게이트 하드마스크(35)와 게이트 스페이서(36)는 후속 층간절연막과 식각선택비를 갖는 물질을 이용하되, 층간절연막이 실리콘 산화막인 경우 실리콘 질화막을 사용한다.
게이트 스페이서(36)는, 반도체 기판(31)과 게이트 패턴(G)의 프로파일을 따라 스페이서용 물질막을 증착한 후, 건식 또는 습식 식각을 실시하여 스페이서용 물질막을 식각하여 형성된다.
그런 다음, 게이트 패턴(G) 및 게이트 스페이서(36) 또는 별도의 이온주입마스크를 포함하는 이온 주입 베리어를 이용한 이온 주입 공정을 진행하여 게이트 패턴(G)의 양측 하부 반도체 기판(31) 내부에 소스/드레인 영역(37a, 37b)을 형성한다.
소스/드레인 영역(37a, 37b)에서 비트라인접합영역(37a)은 후속 비트라인이 콘택될 영역이고, 스토리지노드접합영역(37b)은 스토리지노드가 콘택될 영역이며, 소스/드레인 영역(37a, 37b)은 바람직하게 N형 불순물이 도핑된다. 예컨대, N형 불순물로는 인(P) 또는 아세닉(As)를 사용한다.
위와 같이, 비트라인접합영역(37a)과 스토리지노드접합영역(37b)이 게이트 패턴(G) 사이에 형성되어 하나의 셀 트랜지스터가 완성되고, 비트라인접합영역(37a)과 스토리지노드접합영역(37b) 사이의 활성 영역 아래에서 채널 영역이 정의된다.
도 2c에 도시된 바와 같이, 반도체 기판(31)의 전면에 층간절연막(38)을 증착한다. 층간절연막(38)은 산화막을 사용하는데, BPSG, USG, TEOS, PSG 또는 BSG 중에서 선택되는 실리콘산화막계 물질을 사용한다.
계속해서, 게이트 패턴(G)의 상부가 드러날 때까지 층간절연막(38)을 평탄화하고, 포토/식각 공정 즉, 포토레지스트 도포, 노광 및 현상을 통해 콘택 마스크(도시하지 않음)를 형성한 후 콘택 마스크를 식각마스크로 층간절연막(38)을 식각하여 인접하는 게이트 패턴(G) 사이를 오픈하는 랜딩 콘택홀(39)을 형성한다.
이 때, 초고집적소자에서는 하부층과의 포토/식각 공정 마진이 부족하므로 층간절연막(38)을 게이트 하드마스크(35) 및 게이트 스페이서(36)와 식각 선택비가 좋은 조건에서 자기정렬콘택식각(Self Align Contact Etch; SAC)을 진행한다. 이에 따라 포토 공정에 의해 노출된 층간절연막(38)인 실리콘산화막계 물질은 빠른 속도로 식각되지만, 게이트 하드마스크(35) 및 게이트 스페이서(36)인 실리콘질화막의 식각 속도는 느리므로 게이트 패턴(G)의 상부 또는 측벽의 스페이서는 어느 정도 보호되면서, 반도체 기판의 접합층(37a, 37b)을 노출시킨다.
한편, 층간절연막(38)을 식각하여 형성된 랜딩 콘택홀(39)의 측벽 및 바텀부에는 유기 오염물(도시되지 않음)이 잔류하며, 또한 랜딩 콘택홀(39)이 형성되면서 노출된 접합층(37a, 37b)의 표면에는 자연 산화막이 형성된다. 유기 오염물은 소자의 누설 전류 특성을 저하시키며, 자연 산화막은 콘택 저항을 증가시켜 소자의 전기적 특성을 저하시키는 요인이 된다.
따라서, 유기 오염물, 자연 산화막 및 기타 공정 잔유물을 제거하기 위해, 플러그용 전도막을 매립하기 전에 전처리(Pre treatment)를 진행하여 공정 잔유물을 제거한다. 이 때, 모든 전처리는 건식 세정으로 진행하는데, 공정의 단순화와 양산성 문제까지 해결하기 위해 모든 건식 세정을 동일한 장비에서 인시튜로 진행한다.
자세히 살펴보면, 자기 정렬 콘택 식각 및 질화막(자기 정렬 콘택 식각시 하부 구조 데미지 방지 위한 베리어막으로 도시하지 않음)식각으로 반도체 기판(31)을 노출시킬 때 발생하는 폴리머성 탄소 불순물을 후속 공정에서 쉽게 제거될 수 있도록 그 성분을 변질시키는 제1세정을 실시한다. 제1세정은 화학적 건식 식각(Chemical Dry Etch; CDE) 또는 LET(Light Etch Treatment) 처리한다. LET는 NF3/N2/NH3의 혼합 가스를 사용하며 10∼400℃ 의 온도 분위기에서 진행한다.
계속해서, 성분이 변질된 폴리머성 탄소 불순물을 제거하기 위한 제2세정을 실시한다. 제2세정은, 반도체 기판(31)에 데미지가 거의 없는 저온 플라즈마 처리(Low Plasma Treatment)를 실시하는데, 이 때, 사용하는 플라즈마는 원격 플라즈마(Remote Plasma)의 한 종류로써, N2H2 플라즈마를 이용하여 폴리머성 탄소 불순물을 대부분 제거한다. 이 때, N2H2 플라즈마를 이용한 세정은 10∼200℃ 의 온도 분위기에서 진행한다.
다음으로, 폴리머성 탄소 불순물을 제외한 자연 산화막 및 기타 공정 잔유물의 상태를 변질시키기 위한 제3세정을 실시한다. 제3세정은, 불소(Flourine)계 플라즈마를 사용하는 건식 세정이며, NF2/NH3/N2의 혼합 가스 또는 HF/NH3/N2의 혼합 가스를 사용하며 10∼200℃ 의 온도 분위기에서 진행한다. 플로린계 플라즈마를 사용한 건식 세정을 실시하여 후속 공정에서 쉽게 휘발될 수 있도록 상태를 변질시킨 다.
그리고 나서, 상태가 변질된 자연 산화막 및 기타 공정 잔유물을 가열(Heating)하여 휘발시켜 제거하는 제4세정을 실시한다. 가열은 200∼300℃ 온도 분위기에서 진행한다.
따라서, 제1세정과 제2세정에서 폴리머성 탄소 불순물을 대부분 제거하고, 제3세정에서 다시 건식 세정을 진행하여 기타 잔유물의 상태를 변질시킨 후 제4세정에서 200∼300℃ 의 온도 분위기에서 가열하면, 반도체 기판(31) 상의 폴리머성 탄소 불순물 뿐만 아니라 자연 산화막까지 모두 제거된다.
즉, 제1세정∼제4세정으로 구성된 4-스텝의 건식 세정을 마친 후 반도체 기판(31)의 표면에 수소 종말 처리(Terminate; 실리콘 기판 표면의 실리콘 댕글링 본드(dangling bond)가 수소 원자와 결합된 상태)처리가 되므로써, 일정 시간 자연 산화막의 성장이 억제된다. 즉, 공기 중의 산소와 반도체 기판(31)이 반응하는 것을 방지하므로써, 반도체 기판(31) 상에 산화막이 재형성될 때까지의 시간(Queue time)이 매우 길어진다. 즉, 반도체 기판(31) 상에 자연 산화막이 형성되기 어렵다. 이로 인해 반도체 기판(31)의 표면의 개끗한 상태는 더욱 향상되면서, 소자의 특성이 향상된다.
또한, 본 발명의 실시예에서 진행하는 건식 세정들은 모두 동일 장비 내에서 인시튜(In-situ)로 진행시키면서 공정의 단순화를 꾀할 뿐만 아니라 공정의 양산성도 향상시킬 수 있다. 이후, 이런 깨끗한 상태의 반도체 기판(31) 상에 에피택셜 실리콘이 불순물 없는 순수한 상태로 형성된다. 따라서, 후속 공정들을 진행 완료 하면 반도체 소자의 콘택 저항을 감소시킬 뿐만 아니라 소자의 신뢰성 및 수율도 향상시킬 수 있다.
도 2d에 도시된 바와 같이, 건식 세정을 진행한 후 랜딩 콘택홀(31)을 매립하기 위해 반도체 기판(31)의 전면에 콘택 물질을 증착한다. 콘택 물질은 실리콘, 저마늄, 실리콘 저마늄, 및 메탈막과의 혼합막 중에서 선택된 어느 한 물질을 사용하며, 450∼750℃의 온도 분위기에서 형성한다.
그리고 나서 화학적·기계적 연마(Chemical Mechanical Polishing; CMP) 또는 전면 식각(Etch Back)을 실시하여 게이트 패턴(G)의 게이트 하드마스크(35)가 노출되는 타겟으로 콘택 물질을 평탄화하여 랜딩 플러그(40)을 형성한다.
계속해서, 도면에 도시하지는 않았지만 후속 공정으로 비트라인 및 캐패시터 형성 공정을 진행한다.
상술한 바와 같이, 콘택 플러그를 형성하기 위한 공정시 전처리를 제1세정∼제4세정으로 이루어진 4-스텝의 건식 세정을 인시튜로 진행함으로써, 폴리머성 불순물, 자연 산화막 및 기타 공정 잔유물을 모두 제거한 후 콘택 플러그를 형성함으로써, 소자의 콘택 저항을 감소시키고 신뢰성 및 소자의 수율을 향상시킬 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 본 발명은 콘택용 플러그를 매립하기 전에 전처리 공정으로 4-스텝의 건식 세정을 실시하되 인-시튜로 진행하여 공정 스텝을 감소시킬 수 있는 효과가 있다.
또한, 반도체 기판의 표면에 존재하는 공정 불순물을 모두 제거함으로써 반도체 소자의 콘택 저항을 감소시키고, 신뢰성 및 수율을 향상시킬 수 있는 효과가 있다.

Claims (14)

  1. 반도체 기판 상부에 콘택홀을 형성하는 단계;
    폴리머성 불순물의 성분을 변질시키는 제1세정, 상기 폴리머성 불순물을 제거하는 제2세정, 상기 폴리머성 불순물을 제외한 잔유물이 휘발되기 쉽도록 성분을 변질시키는 제3세정 및 상기 잔유물을 휘발시키는 제4세정으로 이루어진 전처리를 실시하는 단계; 및
    상기 전처리가 실시된 콘택홀에 콘택 물질을 매립하여 콘택을 형성하는 단계
    를 포함하는 반도체 소자의 콘택 형성 방법.
  2. 제1항에 있어서,
    상기 제1세정은,
    CDE 또는 LET(Light Etch Treatment) 처리하는 반도체 소자의 콘택 형성 방법.
  3. 제1항에 있어서,
    상기 제1세정, 제2세정, 제3세정 및 제4세정은 건식 세정인 반도체 소자의 콘택 형성 방법.
  4. 제2항에 있어서,
    상기 LET는 적어도 질소가 함유된 가스를 사용하는 반도체 소자의 콘택 형성 방법.
  5. 제4항에 있어서,
    상기 LET는, NF3/N2/NH3의 혼합 가스를 사용하며 10∼400℃ 의 온도 분위기에서 진행하는 반도체 소자의 콘택 형성 방법.
  6. 제1항에 있어서,
    상기 제2세정은,
    원격 플라즈마를 사용하여 플라즈마 처리하는 반도체 소자의 콘택 형성 방법.
  7. 제6항에 있어서,
    상기 원격 플라즈마는 N2H2 플라즈마를 이용하고, 10∼200℃ 의 온도 분위기에서 진행하는 반도체 소자의 콘택 형성 방법.
  8. 제1항에 있어서,
    상기 제3세정은,
    적어도 불소가 함유된 가스를 사용하는 반도체 소자의 콘택 형성 방법.
  9. 제8항에 있어서,
    상기 제3세정은, NF2/NH3/N2의 혼합 가스 또는 HF/NH3/N2의 혼합 가스를 사용하며 10∼200℃ 의 온도 분위기에서 진행하는 반도체 소자의 콘택 형성 방법.
  10. 제1항에 있어서,
    상기 제4세정은,
    200∼300℃ 의 온도 분위기에서 가열하는 반도체 소자의 콘택 형성 방법.
  11. 제1항에 있어서,
    상기 제1세정, 제2세정, 제3세정 및 제4세정은 동일 장비에서 인-시튜로 진행하는 반도체 소자의 콘택 형성 방법.
  12. 제1항에 있어서,
    상기 콘택 물질은,
    실리콘, 저마늄, 실리콘 저마늄, 및 메탈막과의 혼합막 중에서 선택된 어느 한 물질을 사용하는 반도체 소자의 콘택 형성 방법.
  13. 제12항에 있어서,
    상기 실리콘, 저마늄 및 실리콘 저마늄은 450∼750℃의 온도 분위기에서 형성하는 반도체 소자의 콘택 형성 방법.
  14. 제9항에 있어서,
    상기 콘택 물질은,
    비정질, 다결정 및 단결정 상태 중에서 선택된 상태의 물질을 사용하는 반도 체 소자의 콘택 형성 방법.
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