KR20080058006A - 반도체 소자의 제조방법 - Google Patents
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Abstract
반도체 소자의 제조방법은, 랜딩 플러그 형성 영역과 게이트 형성 영역을 포함하는 활성 영역 및 소자분리 영역을 갖는 반도체 기판 상에 상기 소자분리 영역을 노출시키는 하드마스크를 형성하는 단계; 상기 하드마스크에 의해 노출된 기판 부분을 식각하여 트렌치를 형성하는 단계; 상기 트렌치를 매립하도록 절연막을 형성하는 단계; 상기 하드마스크를 활성 영역의 랜딩 플러그 형성 영역에 대응하는 기판 부분이 노출되도록 식각하는 단계; 상기 노출된 랜딩 플러그 형성 영역의 기판 부분에 SPE(Solid Phase Epitaxy) 공정을 통해 실리콘 에피층을 성장시키는 단계; 상기 하드마스크를 제거하는 단계; 및 상기 기판의 게이트 형성 영역에 게이트를 형성하는 단계;를 포함한다.
Description
도 1은 종래 기술에 따른 SPE 공정시 실리콘 에피층의 비정상적인 성장을 보여주는 반도체 소자의 사진.
도 2a 내지 도 2j는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도.
*도면의 주요 부분에 대한 부호의 설명*
200 : 반도체 기판 202 : 패드산화막
204 : 패드질화막 206 : 산화막
208 : 실리콘질산화막 210 : 하드마스크
T : 트렌치 212 : 측벽산화막
214 : 선형질화막 216 : 소자분리막
220 : 실리콘 에피층 222 : 게이트절연막
224 : 게이트도전막 226 : 하드마스크막
230 : 게이트 232 : 스페이서막
234 : BPSG막 H : 콘택홀
240 : 폴리실리콘막
본 발명은 반도체 소자의 제조방법에 관한 것으로, 보다 상세하게는, SPE(Solid Phase Epitaxy) 방식을 통해 실리콘 에피층을 성장시켜 랜딩 플러그를 형성하는 반도체 소자의 제조방법에 관한 것이다.
주지된 바와 같이, 디램(DRAM)과 같은 반도체 소자에서 랜딩 플러그(Landing Plug)는 트랜지스터의 접합 영역(소오스/드레인 영역)과 비트라인 및 캐패시터를 전기적으로 연결시켜주는 콘택용 플러그의 일종이다.
일반적으로, 상기 랜딩 플러그의 형성은 활성 영역을 한정하는 소자분리막이 구비된 반도체 기판 상에 게이트들을 형성한 후, 상기 게이트 양측 활성 영역 내에 소오스/드레인 영역을 형성하고, 상기 결과물 상에 게이트를 덮도록 층간절연막을 형성하고 나서, 상기 층간절연막을 식각하여 수 개의 게이트들 및 이들 사이의 소오스/드레인 영역을 노출시키는 콘택홀을 형성한 다음, 상기 콘택홀을 폴리실리콘막으로 매립하여 랜딩 플러그를 형성하고, 상기 랜딩 플러그들과 콘택되도록 비트라인 및 캐패시터를 형성하는 방식으로 진행된다.
그런데, 반도체 소자의 크기가 감소하고 고집적화 되어감에 따라 콘택 면적이 감소하여 콘택 저항의 증가 및 동작전류의 감소 현상이 나타나고 있다. 이로 인해, 반도체 소자의 tWR(Write Recovery Time) 및 리프레쉬 특성이 불량해지는 등 소자 특성의 열화가 유발된다.
그래서, 소자의 콘택 저항을 낮추고 동작전류를 향상시키기 위해 기판 접합 영역에 도핑된 불순물의 농도를 높이거나, 또는, 콘택 물질인 폴리실리콘막 내에 도핑된 불순물의 농도를 높이는 방법이 사용되어 왔다.
하지만, 폴리실리콘은 그 물질 자체가 가지고 있는 저항이 매우 높을 뿐만 아니라, 장비에 웨이퍼를 로딩할 때 미세한 산화막을 형성시켜 소자의 콘택 저항을 증가시키므로, 향후 차세대 반도체 소자에서는 콘택 물질로서 사용하기 어려운 실정이다.
이에, 싱글 타입(Single Type)의 CVD(Chemical Vapor Deposition) 장비에서 형성되는 실리콘 에피층을 이용한 랜딩 플러그 형성에 대한 연구가 활발히 진행되고 있다. 이러한 실리콘 에피층은 보통 SEG(Selective Epitaxial Growth) 공정 또는 SPE(Solid Phase Epitaxy) 공정을 통해 성장되는데, 이 중에서 상기 SPE 공정은 저온에서의 증착이 가능하고 저농도의 도핑농도로도 콘택 저항을 감소시킬 수 있다는 장점이 있다.
상기 SPE 공정을 통해 성장된 실리콘 에피층을 이용한 랜딩 플러그 형성공정을 간략하게 설명하면 다음과 같다.
먼저, 실리콘 기판 내에 활성 영역을 정의하는 소자분리막을 형성한 후, 상기 소자분리막을 포함한 기판 결과물 상에 게이트절연막과 게이트도전막 및 하드마스크막을 차례로 증착한다. 그 다음, 상기 하드마스크막과 게이트도전막 및 게이트절연막을 패터닝하여 게이트를 형성한다.
이어서, 상기 게이트와 게이트 사이의 공간을 완전히 매립하도록 층간절연막을 증착하고, 그리고 나서, 상기 층간절연막을 식각하여 기판을 노출시키는 콘택홀 을 형성한다. 계속해서, 상기 콘택홀 저면으로부터 SPE 공정을 통해 실리콘 에피층을 성장시킨 후, 폴리실리콘막으로 콘택홀을 완전히 매립하여 랜딩 플러그를 형성한다.
이때, 상기 SPE 공정은 SiH4 및 PH3 가스를 사용하여 500∼600℃ 정도의 온도에서 5×1019∼2×1020atoms/cm3 정도의 농도로 P가 도핑된 저농도의 비정질 실리콘층을 증착한 다음, 저온의 열처리를 수행하여 상기 비정질 실리콘층을 기판 계면에서부터 콘택홀의 일정 높이까지 실리콘 에피층으로 성장시키는 방식으로 수행한다. 상기 저온의 열처리는 질소 분위기와 550∼650℃ 정도의 온도에서 수행한다.
그러나, 종래의 SPE 공정을 통해 랜딩 플러그를 형성하는 경우에는, 소자의 크기가 미세화되고 고집적화 되면서, 게이트의 형성시 공정 오차로 인해 패턴의 오정렬(Miss-Align)이 발생함에 따라 실리콘 에피층이 원치 않는 방향으로 비정상적으로 성장하여 인접 게이트간 브리지(Bridge)가 유발된다.
도 1은 종래 기술에 따른 SPE 공정시 실리콘 에피층의 비정상적인 성장을 보여주는 반도체 소자의 사진이다.
도시된 바와 같이, 패턴의 오정렬로 인해 실리콘 에피층이 비정상적으로 성장되고 게이트간 브리지가 유발됨에 따라 반도체 소자의 신뢰성이 저하된다.
따라서, 본 발명은 SPE(Solid Phase Epitaxy) 방식을 통해 실리콘 에피층을 성장시켜 랜딩 플러그를 형성함에 있어서, 상기 실리콘 에피층의 비정상적인 성장 과 인접 게이트간 브리지(Bridge)를 방지할 수 있는 반도체 소자의 제조방법을 제공한다.
또한, 본 발명은 상기 실리콘 에피층의 비정상적인 성장과 인접 게이트간 브리지를 방지하여 반도체 소자의 신뢰성을 향상시킬 수 있는 반도체 소자의 제조방법을 제공한다.
일 실시예에 있어서, 반도체 소자의 제조방법은, 랜딩 플러그 형성 영역과 게이트 형성 영역을 포함하는 활성 영역 및 소자분리 영역을 갖는 반도체 기판 상에 상기 소자분리 영역을 노출시키는 하드마스크를 형성하는 단계; 상기 하드마스크에 의해 노출된 기판 부분을 식각하여 트렌치를 형성하는 단계; 상기 트렌치를 매립하도록 절연막을 형성하는 단계; 상기 하드마스크를 활성 영역의 랜딩 플러그 형성 영역에 대응하는 기판 부분이 노출되도록 식각하는 단계; 상기 노출된 랜딩 플러그 형성 영역의 기판 부분에 SPE(Solid Phase Epitaxy) 공정을 통해 실리콘 에피층을 성장시키는 단계; 상기 하드마스크를 제거하는 단계; 및 상기 기판의 게이트 형성 영역에 게이트를 형성하는 단계;를 포함한다.
상기 하드마스크는 제1산화막, 질화막, 제2산화막 및 실리콘질산화막의 적층막으로 형성한다.
상기 트렌치를 매립하도록 절연막을 형성하는 단계는, 상기 트렌치를 매립하도록 기판 결과물 상에 절연막을 증착하는 단계; 및 상기 절연막을 하드마스크가 노출되도록 평탄화시키는 단계;를 포함한다.
상기 실리콘 에피층을 성장시키는 단계는, SiH4 및 PH3 가스를 사용하여 500∼800℃의 온도에서 수행한다.
상기 실리콘 에피층은 5×1019∼2×1020atoms/cm3의 농도로 P가 도핑된 저농도의 비정질 실리콘층으로 형성한다.
상기 게이트를 형성하는 단계는, 상기 기판의 게이트 형성 영역을 리세스하는 단계; 상기 게이트 형성 영역이 리세스된 기판 결과물 상에 게이트절연막과 게이트도전막 및 하드마스크막을 차례로 형성하는 단계; 및 상기 하드마스크막과 게이트도전막 및 게이트절연막을 식각하는 단계;를 포함한다.
상기 게이트를 형성하는 단계 후, 상기 게이트를 포함한 기판 전면 상에 스페이서막을 형성하는 단계; 상기 스페이서막 상에 게이트 사이의 공간을 완전히 매립하도록 절연막을 형성하는 단계; 상기 절연막의 막질이 개선되도록 절연막이 형성된 기판 결과물을 어닐링하는 단계; 상기 절연막을 식각하여 실리콘 에피층이 성장된 랜딩 플러그 형성 영역을 노출시키는 콘택홀을 형성하는 단계; 상기 콘택홀을 폴리실리콘막으로 매립하는 단계; 및 상기 폴리실리콘막을 평탄화하여 랜딩플러그를 형성하는 단계;를 더 포함한다.
(실시예)
이하, 첨부된 도면에 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
본 발명은, SPE(Solid Phase Epitaxy) 방식을 통해 실리콘 에피층을 성장시 켜 랜딩 플러그를 형성하는 반도체 소자의 제조방법으로서, 반도체 기판 내에 소자분리막을 형성한 다음, 랜딩 플러그 형성 영역에 미리 실리콘 에피층을 성장시키고, 그리고 나서 기판을 리세스 하여 게이트를 형성한다.
이렇게 하면, 실리콘 에피층을 게이트 형성 전에 미리 성장시킴으로써, 게이트 형성시 패턴의 오정렬(Miss-Align)이 발생하여도 실리콘 에피층이 비정상적으로 형성되는 것을 방지할 수 있으며, 이를 통해, 인접 게이트간 브리지(Bridge)를 방지할 수 있다.
따라서, 본 발명은 상기 실리콘 에피층의 비정상적인 성장과 인접 게이트간 브리지를 방지하여 반도체 소자의 신뢰성을 향상시킬 수 있다.
도 2a 내지 도 2j는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도이다.
도 2a를 참조하면, 랜딩 플러그 형성 영역과 게이트 형성 영역을 포함하는 활성 영역 및 소자분리 영역을 갖는 반도체 기판(200) 상에 하드마스크(210)를 형성한다. 상기 하드마스크(210)는 패드산화막(202)및 패드질화막(204)과 감광막 마진을 보상하기 위한 산화막(206) 및 반사방지막 역할을 하는 실리콘질산화막(208)의 적층막으로 형성한다.
그 다음, 상기 하드마스크(210) 상에 소자분리 영역을 노출시키는 마스크패턴(도시안됨)을 형성하고, 상기 마스크패턴에 의해 노출된 하드마스크(210) 부분을 식각하여 기판(200) 소자분리 영역을 노출시킨 다음, 마스크패턴을 제거한다.
도 2b를 참조하면, 상기 하드마스크(210)에 의해 노출된 기판(200) 소자분리 영역을 식각하여 트렌치(T)를 형성한다. 상기 식각은 건식 식각 방식으로 수행한다.
도 2c를 참조하면, 상기 트렌치(T)를 포함한 기판(200) 전면 상에 트렌치(T)를 형성하기 위한 식각 공정시의 데미지(Damage)를 보상하기 위한 측벽산화막(212)을 형성하고, 상기 측벽산화막(212) 상에 불순물의 침투를 방지하기 위한 선형질화막(214)를 형성한 후, 상기 선형질화막(214) 상에 선형산화막(도시안됨)을 형성한다.
계속해서, 상기 선형산화막이 형성된 기판(200) 결과물 상에 트렌치(T)를 매립하도록 절연막을 증착하고, 그리고 나서, 상기 절연막, 선형산화막, 선형질화막(214), 측벽산화막(212) 및 하드마스크(210) 상부를 하드마스크(210)의 패드질화막(204)이 노출되도록 평탄화시켜 기판(200) 소자분리 영역에 소자분리막(216)을 형성한다.
도 2d를 참조하면, 상기 패드질화막(204)과 패드산화막(202)을 식각하여 활성 영역의 랜딩 플러그 형성 영역에 대응하는 기판(200) 부분을 노출시킨다.
도 2e를 참조하면, 상기 노출된 랜딩 플러그 형성 영역의 기판(200) 부분에 SPE(Solid Phase Epitaxy) 공정을 통해 실리콘 에피층(220)을 성장시킨다.
상기 실리콘 에피층(220)은 SiH4 및 PH3 가스를 사용하여 500∼800℃ 정도의 온도에서 5×1019∼2×1020atoms/cm3 정도의 농도로 P가 도핑된 저농도의 비정질 실리콘층으로 형성한다.
도 2f를 참조하면, 상기 실리콘 에피층(220)이 성장된 기판(200) 결과물 상에서 패드질화막과 패드산화막을 제거한다.
도 2g를 참조하면, 기판(200)의 게이트 형성 영역을 리세스한 다음, 기판(200) 결과물 상에 게이트절연막(222)과 게이트도전막(224) 및 하드마스크막(226)을 차례로 증착한다. 상기 게이트도전막(224)은 폴리실리콘막과 텅스텐실리사이드막의 적층막으로 형성하며, 하드마스크막(226)은 질화막과 실리콘질산화막의 적층막으로 형성한다.
이어서, 상기 하드마스크막(226), 게이트도전막(224) 및 게이트절연막(222)를 식각하여 기판(200)의 게이트 형성 영역에 게이트(230)을 형성한다.
도 2h를 참조하면, 상기 게이트(230)를 포함한 기판(200) 전면 상에 스페이서막(232)을 형성한다. 상기 스페이서막(232)은 게이트(230)의 GIDL(Gate Induced Drain Leakage)현상을 방지하고, 게이트(230)를 형성하기 위한 식각시 발생된 데미지 및 버즈-빅(bird's-beak)을 완화하기 위해 산화막을 먼저 증착한 후, 상기 산화막 상에 후속 열처리 공정시 불순물이 실리콘 기판(200)으로 침투하는 것을 방지하기 위한 질화막을 증착하여 형성한다.
계속해서, 상기 스페이서막(232) 상에 게이트(230) 사이의 공간을 완전히 매립하도록 BPSG(Borophosphours Silicate Glass)막(234)을 증착하고, 그리고 나서, 상기 BPSG막(234) 내의 보이드 감소, 막질 개선, 셀 영역과 주변회로 영역간의 단차 완화, 막 조직 치밀화 등을 위해 고온 분위기에서 어닐링(Anealing)을 수행한다.
도 2i를 참조하면, 상기 BPSG막(234)을 식각하여 실리콘 에피층(220)이 성장된 랜딩 플러그 형성 영역을 노출시키는 콘택홀(H)을 형성한다.
도 2j를 참조하면, 상기 콘택홀(H)을 폴리실리콘막(240)으로 매립한 후, 상기 폴리실리콘막(240)을 CMP(Chemical Mechanical Polishing), 또는, 에치백(Etch Back)하여 랜딩플러그를 형성한다.
이후, 도시하지는 않았지만 공지된 일련의 후속 공정들을 차례로 수행하여 본 발명의 실시예에 따른 반도체 소자를 완성한다.
여기서, 본 발명은 반도체 기판 상에 게이트를 형성하기 전에, 랜딩 플러그 형성 영역에 미리 SPE 방식을 통해 실리콘 에피층을 성장시킴으로써, 게이트 패턴의 오정렬(Miss-Align)이 발생하여도 실리콘 에피층이 비정상적으로 형성되는 것을 방지할 수 있으며, 이를 통해, 인접 게이트간 브리지(Bridge)를 방지할 수 있다.
따라서, 본 발명은 상기 실리콘 에피층의 비정상적인 성장과 인접 게이트간 브리지를 방지하여 반도체 소자의 신뢰성을 향상시킬 수 있다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
이상에서와 같이, 본 발명은 SPE(Solid Phase Epitaxy) 방식을 통해 랜딩 플러그를 형성하는 반도체 소자의 제조방법에 있어서, 실리콘 에피층의 비정상적인 성장과 인접 게이트간 브리지를 방지할 수 있으며, 이를 통해, 반도체 소자의 신뢰성을 향상시킬 수 있다.
Claims (7)
- 랜딩 플러그 형성 영역과 게이트 형성 영역을 포함하는 활성 영역 및 소자분리 영역을 갖는 반도체 기판 상에 상기 소자분리 영역을 노출시키는 하드마스크를 형성하는 단계;상기 하드마스크에 의해 노출된 기판 부분을 식각하여 트렌치를 형성하는 단계;상기 트렌치를 매립하도록 절연막을 형성하는 단계;상기 하드마스크를 활성 영역의 랜딩 플러그 형성 영역에 대응하는 기판 부분이 노출되도록 식각하는 단계;상기 노출된 랜딩 플러그 형성 영역의 기판 부분에 SPE(Solid Phase Epitaxy) 공정을 통해 실리콘 에피층을 성장시키는 단계;상기 하드마스크를 제거하는 단계; 및상기 기판의 게이트 형성 영역에 게이트를 형성하는 단계;를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 하드마스크는 제1산화막, 질화막, 제2산화막 및 실리콘질산화막의 적층막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 트렌치를 매립하도록 절연막을 형성하는 단계는,상기 트렌치를 매립하도록 기판 결과물 상에 절연막을 증착하는 단계; 및상기 절연막을 하드마스크가 노출되도록 평탄화시키는 단계;를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 실리콘 에피층을 성장시키는 단계는, SiH4 및 PH3 가스를 사용하여 500∼800℃의 온도에서 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 실리콘 에피층은 5×1019∼2×1020atoms/cm3의 농도로 P가 도핑된 저농도의 비정질 실리콘층으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 게이트를 형성하는 단계는,상기 기판의 게이트 형성 영역을 리세스하는 단계;상기 게이트 형성 영역이 리세스된 기판 결과물 상에 게이트절연막과 게이트 도전막 및 하드마스크막을 차례로 형성하는 단계; 및상기 하드마스크막과 게이트도전막 및 게이트절연막을 식각하는 단계;를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 게이트를 형성하는 단계 후,상기 게이트를 포함한 기판 전면 상에 스페이서막을 형성하는 단계;상기 스페이서막 상에 게이트 사이의 공간을 완전히 매립하도록 절연막을 형성하는 단계;상기 절연막의 막질이 개선되도록 절연막이 형성된 기판 결과물을 어닐링하는 단계;상기 절연막을 식각하여 실리콘 에피층이 성장된 랜딩 플러그 형성 영역을 노출시키는 콘택홀을 형성하는 단계;상기 콘택홀을 폴리실리콘막으로 매립하는 단계; 및상기 폴리실리콘막을 평탄화하여 랜딩플러그를 형성하는 단계;를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
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| KR1020060132017A KR20080058006A (ko) | 2006-12-21 | 2006-12-21 | 반도체 소자의 제조방법 |
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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-
2006
- 2006-12-21 KR KR1020060132017A patent/KR20080058006A/ko not_active Application Discontinuation
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