KR20100048765A - 반도체 소자의 제조방법 - Google Patents

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Abstract

본 발명은 에피 실리콘층의 비정상적인 성장과 인접 게이트간 브릿지를 방지할 수 있는 반도체 소자의 제조방법을 개시한다. 개시된 본 발명에 따른 반도체 소자의 제조방법은, 활성 영역들을 한정하는 소자분리막이 형성된 반도체 기판 상에 게이트를 형성하는 단계와, 상기 게이트를 덮도록 반도체 기판의 전면(全面) 상에 절연막을 형성하는 단계와, 상기 소자분리막 상에 형성된 절연막 부분을 제외한 상기 활성 영역 상에 형성된 절연막 부분을 선택적으로 식각하여 상기 활성 영역에 형성된 게이트의 양측벽에 스페이서를 형성하는 단계 및 상기 스페이서를 포함한 게이트 양측의 노출된 활성 영역 부분으로부터 에피 실리콘층을 성장시키는 단계를 포함한다.

Description

반도체 소자의 제조방법{Method of manufacturing semiconductor device}
본 발명은 반도체 소자의 제조방법에 관한 것으로서, 보다 상세하게는, 에피 실리콘층의 비정상적인 성장과 인접 게이트간 브릿지를 방지할 수 있는 반도체 소자의 제조방법에 관한 것이다.
주지된 바와 같이, 디램과 같은 반도체 소자에서 랜딩 플러그는 트랜지스터의 접합 영역과 비트라인 및 캐패시터를 전기적으로 연결시켜주는 콘택용 플러그의 일종이다. 그런데, 반도체 소자의 크기가 감소하고 고집적화 되어감에 따라 콘택 면적이 감소하여 콘택 저항의 증가 및 동작전류의 감소 현상이 나타나고 있다. 이로 인해, 반도체 소자의 tWR(Write Recovery Time) 및 리프레쉬 특성이 불량해지는 등 소자 특성의 열화가 유발된다.
그래서, 소자의 콘택 저항을 낮추고 동작 전류를 향상시키기 위해 기판 접합 영역에 도핑된 불순물의 농도를 높이거나, 또는, 콘택 물질인 폴리실리콘막 내에 도핑된 불순물의 농도를 높이는 방법이 사용되어 왔다.
하지만, 폴리실리콘은 그 물질 자체가 가지고 있는 저항이 매우 높을 뿐만 아니라, 장비에 웨이퍼를 로딩할 때 미세한 산화막을 형성시켜 소자의 콘택 저항을 증가시키므로, 향후 차세대 반도체 소자에서는 콘택 물질로서 사용하기 어려운 실정이다. 이에, 에피 실리콘층을 이용한 랜딩 플러그 형성에 대한 연구가 활발히 진행되고 있다. 이러한 에피 실리콘층은 보통 SEG(Selective Epitaxial Growth) 공정 또는 SPE(Solid Phase Epitaxy) 공정을 통해 성장된다.
상기 SEG 공정을 통해 성장된 에피 실리콘층을 이용한 랜딩 플러그 형성공정을 간략하게 설명하면 다음과 같다.
먼저, 실리콘 기판 내에 활성 영역을 정의하는 소자분리막을 형성한 후, 상기 소자분리막을 포함한 기판 결과물 상에 게이트 절연막과 게이트 도전막 및 하드마스크막을 차례로 증착한다. 그 다음, 상기 하드마스크막과 게이트 도전막 및 게이트 절연막을 패터닝하여 게이트를 형성한다. 이어서, 상기 게이트와 게이트 사이의 공간을 완전히 매립하도록 층간 절연막을 증착하고, 그리고 나서, 상기 층간 절연막을 식각하여 기판을 노출시키는 콘택홀을 형성한다. 계속해서, 상기 콘택홀 저면으로부터 SEG 공정을 통해 에피 실리콘층을 성장시킨 후, 폴리실리콘막으로 콘택홀을 완전히 매립하여 랜딩 플러그를 형성한다.
그러나, 종래의 SEG 공정을 통해 랜딩 플러그를 형성하는 경우에는, 소자의 크기가 미세화되고 고집적화 되면서 반도체 기판의 상부 방향으로의 성장뿐만 아니라 측면으로도 성장이 발생하기 때문에 인접 셀(Cell)과의 단락이 발생할 수 있고, 게이트의 형성시 공정 오차로 인해 게이트와 게이트 하부에 형성되는 홈 간의 오정렬(Miss-Align)이 발생함에 따라 에피 실리콘층이 원치 않는 방향으로 비정상적으로 성장하여 인접 게이트간 브릿지(Bridge)가 유발된다.
본 발명은 에피 실리콘층을 성장시켜 랜딩 플러그를 형성함에 있어서, 상기 에피 실리콘층의 비정상적인 성장과 인접 게이트간 브릿지를 방지할 수 있는 반도체 소자의 제조방법을 제공한다.
또한, 본 발명은 상기 에피 실리콘층의 비정상적인 성장과 인접 게이트간 브릿지를 방지하여 자기 정렬 콘택 불량을 방지할 수 있는 반도체 소자의 제조방법을 제공한다.
게다가, 본 발명은 반도체 소자의 신뢰성을 향상시킬 수 있는 반도체 소자의 제조방법을 제공한다.
본 발명의 실시예에 따른 반도체 소자의 제조방법은, 활성 영역들을 한정하는 소자분리막이 형성된 반도체 기판 상에 게이트를 형성하는 단계와, 상기 게이트를 덮도록 반도체 기판의 전면(全面) 상에 절연막을 형성하는 단계와, 상기 소자분리막 상에 형성된 절연막 부분을 제외한 상기 활성 영역 상에 형성된 절연막 부분을 선택적으로 식각하여 상기 활성 영역에 형성된 게이트의 양측벽에 스페이서를 형성하는 단계 및 상기 스페이서를 포함한 게이트 양측의 노출된 활성 영역 부분으로부터 에피 실리콘층을 성장시키는 단계를 포함한다.
상기 절연막은 질화막으로 형성한다.
상기 절연막은 50∼300Å의 두께로 형성한다.
상기 활성 영역에 형성된 게이트의 양측벽에 스페이서를 형성하는 단계는, 상기 절연막 상에 상기 활성 영역을 노출시키는 마스크 패턴을 형성하는 단계와, 상기 마스크 패턴을 식각마스크로 이용해서 상기 소자분리막 상에 형성된 절연막 부분을 제외한 상기 노출된 활성 영역의 절연막 부분을 선택적으로 에치백하는 단계 및 상기 마스크 패턴을 제거하는 단계를 포함한다.
상기 에피 실리콘층은 SEG(Selective Epitaxial Growth) 또는 SPE(Solid Phase Epitaxy) 공정 중 어느 하나의 공정을 통해 성장시킨다.
상기 에피 실리콘층은 200∼300Å의 두께로 성장시킨다.
본 발명은 에피 실리콘층을 성장시켜 랜딩 플러그를 형성함에 있어서, 활성 영역의 게이트 양측벽 및 상기 소자분리막과 상기 소자분리막의 게이트 표면 상에 스페이서를 형성한 후, 에피 실리콘층을 성장시킨다.
이렇게 하면, 상기 소자분리막과 상기 소자분리막의 게이트 표면 상에 형성된 스페이서로 인하여 상기 에피 실리콘층이 비정상적으로 성장되는 것을 방지할 수 있다.
또한, 본 발명은 상기 에피 실리콘층이 과도하게 성장되는 것을 방지할 수 있으므로, 이로 인해, 인접 게이트간의 브릿지를 방지하여 자기 정렬 콘택 불량을 방지할 수 있다. 결과적으로, 반도체 소자의 신뢰성을 향상시킬 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
도 1a 내지 1e는 본 발명의 일 실시예에 따른 반도체 소자의 제조방법을 설명하기 위해 도시한 단면도이다.
도 1a를 참조하면, 반도체 기판(100) 상에 활성 영역들을 한정하는 소자분리막(102)을 형성한다. 상기 소자분리막(102)은, 예컨대, STI(Shallow trench isolation) 공정에 따라 형성하며, SOD(Spin-on dielectric)막 및 HDP(High Density Plasma)막의 단일막, 또는, 이들의 적층막으로 구성한다.
그런 다음, 상기 소자분리막(102)을 포함한 반도체 기판(100) 상에 게이트(G)를 형성한다. 상기 게이트(G)는 게이트 절연막, 게이트 도전막 및 하드마스크막의 적층 구조로 이루어진다.
도 1b를 참조하면, 상기 게이트(G)를 덮도록 상기 반도체 기판(100)의 전면(全面) 상에 질화막으로 이루어진 절연막(104)을 형성한다. 상기 절연막(104)은, 예컨대, 50∼300Å의 두께로 형성한다.
도 1c를 참조하면, 상기 절연막(104) 상에 상기 활성 영역을 노출시키는 마스크 패턴(106)을 형성한 후, 상기 활성 영역 상에 형성된 절연막(104) 부분을 에치백 공정을 통해 선택적으로 식각한다. 이로써, 상기 활성 영역에 형성된 게이트(G)의 양측벽에 스페이서(S)가 형성되고, 상기 소자분리막(102) 상에 절연막(104)이 잔류된다.
도 1d를 참조하면, 상기 마스크 패턴을 소자분리막(102)에 형성된 게이트(G) 의 절연막(104)으로부터 제거한 후, 상기 스페이서(S)를 포함한 게이트(G) 양측의 노출된 활성 영역 부분으로부터 에피 실리콘층(108)을 성장시킨다. 상기 에피 실리콘층(108)은, 예컨대, SEG(Selective Epitaxial Growth) 또는 SPE(Solid Phase Epitaxy) 공정 중 어느 하나의 공정을 통하여 200∼300Å의 두께로 성장시킨다.
도 2는 도 1d에 대응하여 수직 방향으로 절단한 단면도이다.
이후, 공지된 일련의 후속 공정들을 차례로 수행하여 본 발명의 실시예에 따른 반도체 소자의 제조방법을 완성한다.
전술한 바와 같이, 본 발명은 활성 영역의 게이트 양측벽 및 상기 소자분리막과 상기 소자분리막의 게이트 표면 상에 스페이서를 형성함으로써, 후속으로 형성되는 에피 실리콘층이 비정상적으로 성장되는 것을 방지할 수 있다.
또한, 본 발명은 상기 에피 실리콘층의 성장시 상기 게이트 측벽의 스페이서 및 소자분리막 상에 잔류된 절연막으로 인하여 상기 에피 실리콘층이 활성 영역으로부터 과도하게 성장되는 것을 방지할 수 있다. 이를 통해, 후속 랜딩 플러그 형성시 인접 게이트간의 브릿지를 방지하여 자기 정렬 콘택 불량을 방지할 수 있다. 결과적으로, 반도체 소자의 신뢰성을 향상시킬 수 있다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
도 1a 내지 1d는 본 발명의 일 실시예에 따른 반도체 소자의 제조방법을 설명하기 위해 도시한 단면도이다.
도 2는 도 1d에 대응하여 수직 방향으로 절단한 단면도이다.
* 도면의 주요 부분에 대한 부호의 설명 *
100 : 반도체 기판 102 : 소자분리막
G : 게이트 104 : 질화막
106 : 마스크 패턴 S : 스페이서
108 : 에피 실리콘층

Claims (6)

  1. 활성 영역들을 한정하는 소자분리막이 형성된 반도체 기판 상에 게이트를 형성하는 단계;
    상기 게이트를 덮도록 반도체 기판의 전면(全面) 상에 절연막을 형성하는 단계;
    상기 소자분리막 상에 형성된 절연막 부분을 제외한 상기 활성 영역 상에 형성된 절연막 부분을 선택적으로 식각하여 상기 활성 영역에 형성된 게이트의 양측벽에 스페이서를 형성하는 단계; 및
    상기 스페이서를 포함한 게이트 양측의 노출된 활성 영역 부분으로부터 에피 실리콘층을 성장시키는 단계;
    를 포함하는 반도체 소자의 제조방법.
  2. 제 1 항에 있어서,
    상기 절연막은 질화막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  3. 제 1 항에 있어서,
    상기 절연막은 50∼300Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  4. 제 1 항에 있어서,
    상기 활성 영역에 형성된 게이트의 양측벽에 스페이서를 형성하는 단계는,
    상기 절연막 상에 상기 활성 영역을 노출시키는 마스크 패턴을 형성하는 단계;
    상기 마스크 패턴을 식각마스크로 이용해서 상기 소자분리막 상에 형성된 절연막 부분을 제외한 상기 노출된 활성 영역의 절연막 부분을 선택적으로 에치백하는 단계; 및
    상기 마스크 패턴을 제거하는 단계;
    를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  5. 제 1 항에 있어서,
    상기 에피 실리콘층은 SEG(Selective Epitaxial Growth) 또는 SPE(Solid Phase Epitaxy) 공정 중 어느 하나의 공정을 통해 성장시키는 것을 특징으로 하는 반도체 소자의 제조방법.
  6. 제 1 항에 있어서,
    상기 에피 실리콘층은 200∼300Å의 두께로 성장시키는 것을 특징으로 하는 반도체 소자의 제조방법.
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