KR20100044557A - 반도체 소자의 제조방법 - Google Patents

반도체 소자의 제조방법 Download PDF

Info

Publication number
KR20100044557A
KR20100044557A KR1020080103743A KR20080103743A KR20100044557A KR 20100044557 A KR20100044557 A KR 20100044557A KR 1020080103743 A KR1020080103743 A KR 1020080103743A KR 20080103743 A KR20080103743 A KR 20080103743A KR 20100044557 A KR20100044557 A KR 20100044557A
Authority
KR
South Korea
Prior art keywords
region
gate
peripheral region
interlayer insulating
cell region
Prior art date
Application number
KR1020080103743A
Other languages
English (en)
Inventor
한지혜
오기준
김규현
김정남
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020080103743A priority Critical patent/KR20100044557A/ko
Publication of KR20100044557A publication Critical patent/KR20100044557A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31144—Etching the insulating layers by chemical or physical means using masks

Landscapes

  • Semiconductor Memories (AREA)

Abstract

본 발명은 셀 영역 및 주변 영역 간의 공간 마진을 증가시켜 반도체 소자의 신뢰성 및 제조 수율(yield)을 향상시킬 수 있는 반도체 소자의 제조방법을 개시한다. 개시된 본 발명에 따른 반도체 소자의 제조방법은, 셀 영역 및 주변 영역을 갖는 반도체 기판의 각 영역 상에 게이트를 형성함과 동시에 상기 셀 영역과 주변 영역 경계의 반도체 기판 부분 상에 더미 게이트를 형성하는 단계와, 상기 반도체 기판 상에 상기 게이트 및 더미 게이트를 덮도록 층간 절연막을 형성하는 단계와, 상기 층간 절연막 상에 상기 더미 게이트 영역을 포함하여 셀 영역을 가리는 마스크 패턴을 형성하는 단계 및 상기 마스크 패턴으로부터 노출된 주변 영역의 층간 절연막 부분을 제거하는 단계를 포함한다.

Description

반도체 소자의 제조방법{Method of manufacturing semiconductor device}
본 발명은 반도체 소자의 제조방법에 관한 것으로서, 보다 상세하게는, 셀 영역 및 주변 영역 간의 공간 마진을 증가시켜 반도체 소자의 신뢰성 및 제조 수율을 향상시킬 수 있는 반도체 소자의 제조방법에 관한 것이다.
주지된 바와 같이, 디램(DRAM)과 같은 반도체 소자에서 랜딩 플러그는 트랜지스터의 접합 영역과 비트라인 및 캐패시터를 전기적으로 연결시켜 주는 콘택용 플러그의 일종이다.
그런데, 반도체 소자의 크기가 감소하고 고집적화 되어감에 따라 콘택 면적이 감소하여 콘택 저항의 증가 및 동작전류의 감소 현상이 나타나고 있다. 이로 인해, 반도체 소자의 tWR(Write Recovery Time) 및 리프레쉬 특성이 불량해지는 등 소자 특성의 열화가 유발된다.
그래서, 소자의 콘택 저항을 낮추고 동작전류를 향상시키기 위해 기판 접합 영역에 도핑되는 불순물의 농도를 높이거나, 또는, 콘택 물질인 폴리실리콘막 내에 도핑되는 불순물의 농도를 높이는 방법이 사용되어 왔다.
하지만, 폴리실리콘은 그 물질 자체가 가지고 있는 저항이 높을 뿐만 아니 라, 장비에 웨이퍼를 로딩할 때 미세한 산화막을 형성시켜 소자의 콘택 저항을 증가시키므로, 향후 차세대 반도체 소자에서는 콘택 물질로서 사용하기 어려운 실정이다. 이에, 싱글 타입(Single Type)의 CVD(Chemical Vapor Deposition) 장비에서 형성되는 실리콘 에피층을 이용한 랜딩 플러그 형성에 대한 연구가 활발히 진행되고 있다.
이러한 실리콘 에피층은 보통 SEG(Selective Epitaxial Growth) 공정 또는 SPE(Solid Phase Epitaxy) 공정을 통해 성장되는데, 이 중에서 상기 SPE 공정을 이용한 실리콘 에피층은 저온에서의 증착이 가능하고 저농도로도 콘택 저항을 감소시킬 수 있다는 장점이 있다.
그러나, 소자가 고집적화 되어감에 따라 소자의 크기가 감소되면서 셀 영역의 게이트 간의 공간 또한 감소되기 때문에, 상기 SPE 공정을 통해 랜딩 플러그를 형성하더라도 상기 셀 영역과 주변 영역 간의 공간 마진 확보가 어렵다. 그래서, 후속하는 주변 영역에 형성된 층간 절연막을 제거하기 위한 식각 공정시 셀 영역에 형성된 게이트의 손상이 발생된다.
도 1a 및 도 1b는 종래 기술에 따른 문제점을 설명하기 위한 단면도이다.
도시된 바와 같이, 마스크 패턴(108)으로부터 노출된 주변 영역(P)의 층간 절연막(106) 부분을 제거하기 위한 식각 공정시, 셀 영역(C)과 주변 영역(P) 사이의 공간 마진이 감소되어 상기 셀 영역(C)의 층간 절연막(106) 부분이 일부 손실되고, 상기 셀 영역(C)에 형성된 게이트(G)의 일부가 노출된다. 그래서, 후속 공정에서 상기 노출된 게이트는 손상될 가능성이 크며, 이에 따라, 반도체 소자의 신뢰성 이 저하된다.
도 1a 및 도 1b의 미설명된 도면부호 100은 반도체 기판을, 102는 소자분리막을, 그리고, 104는 스페이서막을 각각 나타낸다.
본 발명은 셀 영역 및 주변 영역 간의 공간 마진을 증가시켜 반도체 소자의 신뢰성 및 제조 수율을 향상시킬 수 있는 반도체 소자의 제조방법을 제공한다.
본 발명에 따른 반도체 소자의 제조방법은, 셀 영역 및 주변 영역을 갖는 반도체 기판의 각 영역 상에 게이트를 형성함과 동시에 상기 셀 영역과 주변 영역 경계의 반도체 기판 부분 상에 더미 게이트를 형성하는 단계와, 상기 반도체 기판 상에 상기 게이트 및 더미 게이트를 덮도록 층간 절연막을 형성하는 단계와, 상기 층간 절연막 상에 상기 더미 게이트 영역을 포함하여 셀 영역을 가리는 마스크 패턴을 형성하는 단계 및 상기 마스크 패턴으로부터 노출된 주변 영역의 층간 절연막 부분을 제거하는 단계를 포함한다.
상기 게이트 및 더미 게이트는 게이트 산화막, 폴리실리콘막, 금속막 및 하드마스크 질화막이 적층된 구조를 포함한다.
상기 주변 영역의 층간 절연막 부분의 제거는 BOE(Buffered Oxide Etchant) 용액 및 HF 용액을 사용하여 수행한다.
본 발명은 셀 영역 및 주변 영역을 갖는 반도체 기판의 각 영역 상에 게이트를 형성함과 동시에 상기 셀 영역과 주변 영역 경계 부분 상에 더미 게이트를 더 형성해줌으로써, 상기 셀 영역과 주변 영역 간의 공간 마진을 증가시킬 수 있다.
따라서, 본 발명은 상기 셀 영역과 주변 영역 간의 공간 마진을 증가시켜줌으로써, 후속하는 주변 영역에 형성된 층간 절연막 부분을 제거하기 위한 식각 공정시 상기 셀 영역과 주변 영역의 밀도 효과(Density effect) 없이 각 영역의 층간 절연막을 안정적으로 제거할 수 있다.
또한, 본 발명은 상기 식각 공정시 상기 셀 영역에 형성된 게이트의 손상(Attack)을 방지할 수 있으므로, 이에 따라, 본 발명은 반도체 소자의 신뢰성 및 제조 수율을 향상시킬 수 있다.
본 발명의 기술적 원리를 간략하게 설명하면, 본 발명은 셀 영역 및 주변 영역을 갖는 반도체 기판의 각 영역 상에 게이트를 형성함과 동시에 상기 셀 영역과 주변 영역 경계 부분 상에 더미 게이트를 추가로 형성해준다. 그리고 나서, 상기 반도체 기판 상에 상기 게이트 및 더미 게이트를 덮도록 층간 절연막을 형성한 후, 상기 층간 절연막 상에 상기 더미 게이트 영역을 포함하여 상기 셀 영역을 가리는 마스크 패턴을 형성한다. 특히, 본 발명의 실시예에 따른, 상기 마스크 패턴은 상기 더미 게이트에 의해 종래의 마스크 패턴에 비하여 크게 형성한다.
이와 같은 상태에서, 상기 마스크 패턴으로부터 노출된 주변 영역의 층간 절연막 부분을 제거하는데, 이 경우, 상기 종래보다 큰 마스크 패턴을 이용하기 때문 에 상기 셀 영역과 주변 영역의 밀도 효과 없이 각 영역의 층간 절연막을 제거할 수 있다. 또한, 상기 셀 영역에 형성된 게이트의 손상을 방지할 수 있다.
게다가, 본 발명은 상기 셀 영역과 주변 영역 경계 부분 상에 더미 게이트를 형성해줌으로써, 상기 셀 영역과 주변 영역 사이의 공간 마진을 증가시켜 줄 수 있으며, 이를 통해, 반도체 소자의 신뢰성 및 제조 수율을 향상시킬 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
도 2a 내지 도 2c는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도이다.
도 2a를 참조하면, 셀 영역(C) 및 주변 영역(P)을 갖는 반도체 기판(200)의 각 영역 상에 게이트(G)를 형성한다. 이때, 상기 셀 영역(C)과 주변 영역(P) 경계의 반도체 기판(200) 부분 상에 더미 게이트(DG)를 함께 형성한다. 상기 게이트(G) 및 더미 게이트(DG)는 게이트 산화막, 폴리실리콘막, 금속막 및 하드마스크 질화막이 적층된 구조를 포함한다. 상기 금속막은 TiN을 포함한다. 여기서, 본 발명의 실시예에서는 상기 더미 게이트(DG)를 형성해줌으로써, 상기 셀 영역(C)과 주변 영역(P) 사이의 공간 마진을 증가시켜준다.
한편, 도 2a에서, 미설명된 도면부호 202는 소자분리막을 나타낸다. 상기 소자분리막(202)은, 예컨대, STI(Shallow trench isolation) 공정에 따라 형성하며, SOD(Spin-on dielectric)막 및 HDP(High Density Plasma)막의 단일막, 또는, 이들의 적층막으로 구성한다.
도 2b를 참조하면, 상기 반도체 기판(200) 상에 상기 게이트(G) 및 더미 게이트(DG)를 따라 덮도록 질화막으로 이루어진 스페이서막(204)과 산화막으로 이루어진 층간 절연막(206)을 차례로 형성한다. 상기 층간 절연막(206) 상에 상기 더미 게이트(DG) 상부 영역을 포함하여 상기 셀 영역(C)을 가리는 마스크 패턴(208)을 형성한다. 여기서, 본 발명의 실시예에서는 상기 마스크 패턴(208)을 종래의 마스크 패턴(108, 도 1 참조)보다 크게 형성한다.
도 2c를 참조하면, 상기 마스크 패턴(208)으로부터 노출된 상기 주변 영역(P)의 층간 절연막(206) 부분을 제거한다. 상기 주변 영역(P)의 층간 절연막(206) 부분의 제거는, 예컨대, BOE(Buffered Oxide Etchant) 용액 및 HF 용액을 사용하여 수행한다. 본 발명의 실시예에서는 상기 주변 영역의 층간 절연막(206) 부분을 제거하는 상기 식각 공정시 상기 셀 영역(C)의 층간 절연막(206) 부분은 손실되지 않으며, 또한, 상기 식각 공정시 상기 셀 영역(C)에 형성된 게이트(G)가 노출되지 않는다. 그리고 나서, 상기 마스크 패턴(208)을 제거한다.
이후, 도시하지는 않았으나 공지된 일련의 후속 공정들을 차례로 수행하여 본 발명의 실시예에 따른 반도체 소자의 제조를 완성한다.
전술한 바와 같이, 본 발명은 셀 영역 및 주변 영역 경계 부분 상에 더미 게이트를 형성해줌으로써, 상기 셀 영역과 주변 영역 사이의 공간 마진을 확보할 수 있다. 또한, 본 발명은 후속하는 주변 영역에 형성된 층간 절연막 부분을 제거하기 위해 사용되는 마스크 패턴을 상기 더미 게이트를 기준으로 종래의 마스크 패턴에 비하여 크게 형성해줌으로써, 상기 층간 절연막 부분을 제거하기 위한 식각 공정시 상기 셀 영역과 주변 영역의 밀도 효과(Density effect) 없이 각 영역의 층간 절연막을 안정적으로 제거할 수 있다.
그래서, 본 발명은 반도체 소자의 신뢰성 및 제조 수율을 향상시킬 수 있다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
도 1a 및 도 1b는 종래의 문제점을 설명하기 위한 단면도이다.
도 2a 내지 도 2c는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 단면도이다.
* 도면의 주요 부분에 대한 부호의 설명 *
C : 셀 영역 P : 주변 영역
200 : 반도체 기판 202 : 소자분리막
G : 게이트 DG : 더미 게이트
204 : 스페이서막 206 : 층간 절연막
208 : 마스크 패턴

Claims (3)

  1. 셀 영역 및 주변 영역을 갖는 반도체 기판의 각 영역 상에 게이트를 형성함과 동시에 상기 셀 영역과 주변 영역 경계의 반도체 기판 부분 상에 더미 게이트를 형성하는 단계;
    상기 반도체 기판 상에 상기 게이트 및 더미 게이트를 덮도록 층간 절연막을 형성하는 단계;
    상기 층간 절연막 상에 상기 더미 게이트 영역을 포함하여 셀 영역을 가리는 마스크 패턴을 형성하는 단계; 및
    상기 마스크 패턴으로부터 노출된 주변 영역의 층간 절연막 부분을 제거하는 단계;
    를 포함하는 반도체 소자의 제조방법.
  2. 제 1 항에 있어서,
    상기 게이트 및 더미 게이트는 게이트 산화막, 폴리실리콘막, 금속막 및 하드마스크 질화막이 적층된 구조를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  3. 제 1 항에 있어서,
    상기 주변 영역의 층간 절연막 부분의 제거는 BOE(Buffered Oxide Etchant) 용액 및 HF 용액을 사용하여 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
KR1020080103743A 2008-10-22 2008-10-22 반도체 소자의 제조방법 KR20100044557A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020080103743A KR20100044557A (ko) 2008-10-22 2008-10-22 반도체 소자의 제조방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020080103743A KR20100044557A (ko) 2008-10-22 2008-10-22 반도체 소자의 제조방법

Publications (1)

Publication Number Publication Date
KR20100044557A true KR20100044557A (ko) 2010-04-30

Family

ID=42219240

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020080103743A KR20100044557A (ko) 2008-10-22 2008-10-22 반도체 소자의 제조방법

Country Status (1)

Country Link
KR (1) KR20100044557A (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104701171A (zh) * 2013-12-05 2015-06-10 中芯国际集成电路制造(上海)有限公司 鳍式场效应晶体管及其形成方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104701171A (zh) * 2013-12-05 2015-06-10 中芯国际集成电路制造(上海)有限公司 鳍式场效应晶体管及其形成方法

Similar Documents

Publication Publication Date Title
KR101081162B1 (ko) 트랜치 구조물 및 트랜치 구조물의 형성방법
TWI604613B (zh) 包含延伸環繞一個或多個通道區之閘極電極的電晶體
KR100703027B1 (ko) 리세스 게이트 형성 방법
CN103579126B (zh) 一种u型结构的半浮栅器件及其制造方法
US20120100682A1 (en) Manufactruing method of semiconductor device having vertical type transistor
KR20060121883A (ko) 분리 영역을 갖는 반도체 디바이스를 형성하기 위한 방법
JP4834304B2 (ja) 半導体素子の製造方法
JP2012204838A (ja) 半導体装置
US20130307078A1 (en) Silicon on insulator complementary metal oxide semiconductor with an isolation formed at low temperature
KR20100044557A (ko) 반도체 소자의 제조방법
JP4899365B2 (ja) 半導体装置の製造方法
KR20080058006A (ko) 반도체 소자의 제조방법
KR100781548B1 (ko) 반도체 집적 회로 장치 및 그 제조 방법
CN105826200A (zh) 晶体管及其形成方法
US20090230472A1 (en) Semiconductor Device Having a Floating Body Transistor and Method for Manufacturing the Same
TWI555065B (zh) 非揮發性記憶體的製造方法
JP2012230993A (ja) 半導体基板、半導体装置及びその製造方法
KR101001058B1 (ko) 반도체 소자 및 그 제조방법
US9825041B1 (en) Integrated circuit structure with insulated memory device and related methods
CN105719996A (zh) 半导体结构的形成方法
KR100587655B1 (ko) 선택적 에피성장을 이용한 반도체소자 제조방법
KR20100048765A (ko) 반도체 소자의 제조방법
US7652323B2 (en) Semiconductor device having step gates and method of manufacturing the same
KR100494144B1 (ko) 반도체소자의 필드산화막 형성방법
KR100917639B1 (ko) 반도체 소자 제조 방법

Legal Events

Date Code Title Description
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid