CN103579126B - 一种u型结构的半浮栅器件及其制造方法 - Google Patents
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Abstract
本发明属于半导体器件技术领域，具体涉及一种U型结构的半浮栅器件及其制造方法。本发明在U形凹槽形成后，保留原先的硬掩膜层；先通过淀积第一层多晶硅并回刻来定义出器件浮栅开口区域的位置，然后淀积第二层多晶硅；在对多晶硅进行刻蚀后，剩余的第二层多晶硅和第一层多晶硅形成器件的浮栅，之后再去除掉硬掩膜层；同时，在源漏接触区形成之后把控制栅牺牲层去除，再淀积金属栅极，使得U型结构的半浮栅器件可以集成金属栅极和高介电常数材料栅介质。本发明采用自对准工艺，过程简单且稳定，可控性强，降低生产成本，而且可以精确控制浮栅的宽度，降低器件尺寸。
Description
技术领域
本发明属于半导体器件技术领域，具体涉及一种U型结构的半浮栅器件及其制造方法。
背景技术
中国专利201310119651.8中提出了一种U形沟道的半浮栅器件，其沿沟道长度方向的剖面图如图1所示，包括一个具有第一种掺杂类型的半导体衬底200以及在半导体衬底200内形成的具有第二种掺杂类型的源区201和漏区202。在半导体衬底内还形成有器件的U形沟道区401，在漏区202之上且覆盖整个U形沟道区401形成有第一层绝缘薄膜203，在位于U形凹槽的顶部靠近漏区202一侧的侧壁上的第一层绝缘薄膜203中形成有一个浮栅开口区域204。覆盖第一层绝缘薄膜203和浮栅开口区域204形成有一个作为电荷存储节点的具有第一种掺杂类型的浮栅205，浮栅205的顶部靠近源区201的一侧位于U形凹槽内，并且存在一缺口，浮栅205的另一侧超出U形凹槽，并且覆盖了部分漏区202。浮栅205中的掺杂杂质会通过浮栅开口区域204扩散至漏区202中形成具有第一种掺杂类型的扩散区402，从而通过浮栅开口区域204在浮栅205与漏区202之间形成一个p-n结二极管。覆盖源区201、浮栅205和所述的p-n结二极管结构形成有第二层绝缘薄膜206。在第二层绝缘薄膜206之上且覆盖并包围浮栅205形成有器件的控制栅207，在沿器件沟道长度的方向上，控制栅207在所形成的U形凹槽的顶部将源区201与浮栅205隔离。在控制栅207的两侧还形成有器件的栅极侧墙208。在源区201和漏区202内还分别形成有与源区201和漏区202相同掺杂类型的掺杂区209和掺杂区210，掺杂区209和掺杂区210的掺杂浓度明显高于源区201和漏区202的掺杂浓度，用于降低器件的欧姆接触。
在中国专利201310119651.8中还提出了如图1所示的半浮栅器件的制造方法，包括在形成U形凹槽后，先将硬掩膜层301去掉，再在U形凹槽之上形成第一层绝缘薄膜203，然后再在位于U形凹槽的顶部靠近漏区202一侧的侧壁上的第一层绝缘薄膜203中形成浮栅开口区域204，如图2所示。之后再形成浮栅205，如图3所示。只在位于U形凹槽的顶部靠近漏区202一侧的侧壁上的第一层绝缘薄膜203中形成个浮栅开口区域204，该步工艺过程复杂，制造难度大，难以控制。
此外，金属栅极和高介电常数材料栅介质已在集成电路中的大规模使用。由于金属栅极的耐温性能差，所以金属栅极需要在源漏接触区形成后再淀积形成。
发明内容
鉴于上述现有技术存在的缺陷，本发明的目的是提出一种U型结构的半浮栅器件及其制造方法，以简化U型结构的半浮栅器件的制造工艺，降低U型结构的半浮栅器件的制造难度。
本发明的目的将通过以下技术方案得以实现：
一种U型结构的半浮栅器件的制造方法，包括一浮栅开口区域形成方法，所述浮栅开口区域形成方法包括以下步骤：
在所形成的U形凹槽的表面生长第三层绝缘薄膜；
覆盖所形成的结构，淀积具有第一种掺杂类型的第一层多晶硅，然后对所形成的第一层多晶硅进行回刻，刻蚀后剩余的第一层多晶硅的顶部位于半导体衬底的表面之下且位于具有第二种掺杂类型的掺杂阱的底部之上，使得位于U形凹槽顶部的第三层绝缘薄膜暴露出来；
刻蚀掉暴露出的第三层绝缘薄膜，在U形凹槽的顶部将源区和漏区暴露出来；
覆盖所形成的结构，淀积具有第一种掺杂类型的第二层多晶硅，此时第二层多晶硅在U形凹槽的顶部与源区和漏区接触；
去除掉位于第二层绝缘薄膜之上的第二层多晶硅，而仅保留位于U形凹槽内的第二层多晶硅；
覆盖所形成的结构淀积一层光刻胶，通过光刻工艺形成图形后，位于U形凹槽上方的光刻胶在源区的一侧将位于U形凹槽内靠近源区一侧的部分第二层多晶硅暴露出来；
以光刻胶为掩膜刻蚀具有第一种掺杂类型的多晶硅，所刻蚀的深度高于源区的底部且应暴露出第三层绝缘薄膜的顶部，此时，刻蚀后剩余的具有第一种掺杂类型的第二层多晶硅和第一层多晶硅共同形成器件的浮栅，且浮栅未超出U形凹槽的侧壁并在靠近源区的一侧形成一个缺口，使得浮栅与源区被第三层绝缘薄膜隔离；
刻蚀掉第二层绝缘薄膜和第一层绝缘薄膜；
在所形成结构的表面淀积形成第四层绝缘薄膜，则在靠近漏区的一侧在U形凹槽的顶部在所述第四层绝缘薄膜与第三层绝缘薄膜的顶部之间自动形成一个开口，即为所述浮栅与漏区之间的浮栅开口区域，所述浮栅在U形凹槽的顶部通过所述浮栅开口区域与漏区接触形成pn结接触。
优选的，上述的U型结构的半浮栅器件的制造方法，其中：在所述浮栅开口区域形成方法之前包括以下步骤：
提供一个已形成浅槽隔离结构的具有第一种掺杂类型的半导体衬底；
在所述半导体衬底内形成具有第二种掺杂类型的掺杂阱；
在所述半导体衬底表面生长第一层绝缘薄膜；
在所述第一层绝缘薄膜之上生长第二层绝缘薄膜；
通过光刻工艺定义出器件的沟道区的位置；
以光刻胶为掩膜刻蚀第二层绝缘薄膜和第一层绝缘薄膜，停止在半导体衬底表面，以所述第二层绝缘薄膜和第一层绝缘薄膜为掩膜继续刻蚀半导体衬底，在所述半导体衬底内形成U形凹槽，所形成的U形凹槽的底部低于所述具有第二种掺杂类型的掺杂阱的底部，将具有第二种掺杂类型的掺杂阱分隔开，分别作为器件的源区和漏区，且所述U形凹槽底部的第一种掺杂类型半导体衬底将所述源区和漏区连接，成为器件的沟道区。
优选的，上述的U型结构的半浮栅器件的制造方法，其中：在所述浮栅开口区域形成方法之后还包括以下步骤：
覆盖所述第四层绝缘薄膜，淀积第三层多晶硅；
在所述第三层多晶硅之上淀积第五层绝缘薄膜；
通过光刻工艺和刻蚀工艺刻蚀所形成的第五层绝缘薄膜和第三层多晶硅，刻蚀后剩余的第三层多晶硅形成器件的多晶硅控制栅牺牲材料；
覆盖所形成的结构，淀积形成第六层绝缘薄膜，并对所形成的第六层绝缘薄膜进行回刻以形成栅极侧墙；
在所形成的栅极侧墙的两侧进行源、漏刻蚀与外延工艺，以形成源漏接触区；
覆盖所形成的结构，淀积第一层层间介质材料，进行抛光直至露出多晶硅控制栅牺牲材料；
刻蚀掉暴露出的多晶硅控制栅牺牲材料；
覆盖所述第四层绝缘薄膜，淀积第七层绝缘薄膜和金属控制栅，进行抛光使金属控制栅占据原来的多晶硅控制栅牺牲材料的位置；
淀积第二层层间介质材料，在所形成的第二层层间介质材料和第一层层间介质材料中形成接触孔，并形成源电极、漏电极和栅电极。
优选的，上述的U型结构的半浮栅器件的制造方法，其中：在刻蚀掉多晶硅控制栅牺牲材料后，可以先刻蚀掉第四层绝缘薄膜，再形成第七层绝缘薄膜和金属控制栅。
优选的，上述的U型结构的半浮栅器件的制造方法，其中：在刻蚀掉多晶硅控制栅牺牲材料后，可以不形成第七层绝缘薄膜，直接覆盖第四层绝缘薄膜形成金属控制栅。
优选的，上述的U型结构的半浮栅器件的制造方法，其中：在形成栅极侧墙后，可以不进行刻蚀和外延工艺，而在栅极侧墙的两侧直接通过离子注入的方法在源区和漏区内形成高浓度的掺杂区以形成源漏接触区。
优选的，上述的U型结构的半浮栅器件的制造方法，其中：所述半导体衬底材料为硅或者绝缘体上硅中的任意一种，所述第一层绝缘薄膜、第二层绝缘薄膜、第五层绝缘薄膜和第六层绝缘薄膜为氧化硅或者氮化硅中的任意一种，所述第三层绝缘薄膜、第四层绝缘薄膜和第七层绝缘薄膜为二氧化硅、氮化硅、氮氧化硅、具有高介电常数的绝缘材料或者为它们之间的叠层中的任意一种。
优选的，上述的U型结构的半浮栅器件的制造方法，其中：所述第一种掺杂类型为n型，所述第二种掺杂类型为p型；或者，所述第一种掺杂类型为p型，所述第二种掺杂类型为n型。
根据上述制造方法所制造的U型结构的半浮栅器件，包括：
一个具有第一种掺杂类型的半导体衬底；
在所述半导体衬底内形成的具有第二种掺杂类型的源区和漏区；
凹陷在所述半导体衬底内且介于所述源区与漏区之间形成的U形凹槽，所述U形凹槽底部的第一种掺杂类型半导体衬底将所述源区和漏区连接，成为器件的沟道区；
还包括：
覆盖所述U形凹槽的表面形成的栅介质层，所述栅介质层的顶部位于所述源区和漏区的底部之上且位于所述半导体衬底的表面之下；
覆盖所述栅介质层且未超出所述U形凹槽的侧壁形成的一个作为电荷存储节点的具有第一种掺杂类型的浮栅，所述浮栅在靠近所述源区的一侧存在一缺口，所述缺口的底部高于所述源区和漏区的底部并不高于所述栅介质层的顶部，使得所述源区与浮栅被栅介质层隔离；
覆盖所述源区、所述浮栅与所述漏区形成的绝缘介质层，在所述U形凹槽靠近所述漏区一侧的顶部在所述绝缘介质层和所述栅介质层的顶部之间形成的一个浮栅开口区域，通过所述浮栅开口区域所述浮栅在所述U形凹槽的顶部与所述漏区接触形成pn结接触；
在所述绝缘介质层之上覆盖并包围所述浮栅形成的金属控制栅；
在所述金属控制栅的两侧形成的栅极侧墙；
在所述栅极侧墙的两侧、所述源区和漏区内形成的源漏接触区；
用于隔离器件形成的层间介质材料以及在所述层间介质材料中形成的接触孔以及源电极、漏电极和栅电极。
优选的，上述的U型结构的半浮栅器件，其中：所述第一种掺杂类型为n型，所述第二种掺杂类型为p型；或者，所述第一种掺杂类型为p型，所述第二种掺杂类型为n型。
优选的，上述的U型结构的半浮栅器件，其中：所述源漏接触区为在源区和漏区内形成的高浓度的离子掺杂区。
优选的，上述的U型结构的半浮栅器件，其中：所述源漏接触区为在源区和漏区内形成的锗化硅或者碳化硅外延材料。
本发明的突出效果为：
本发明在U形凹槽形成后，保留原先的硬掩膜层，先通过淀积第一层多晶硅并回刻来定义出器件浮栅开口区域的位置，然后淀积第二层多晶硅，在对多晶硅进行刻蚀后，剩余的第二层多晶硅和第一层多晶硅形成器件的浮栅，之后再去除掉硬掩膜层。同时，在源漏接触区形成之后把控制栅牺牲层去除，再淀积金属栅极，使得U型结构的半浮栅器件可以集成金属栅极和高介电常数材料栅介质。本发明通过自对准工艺来制造U型结构的半浮栅器件，工艺过程简单且稳定，可控性强，降低了生产成本，而且本发明可以精确的控制浮栅的宽度，降低器件尺寸。
以下便结合实施例附图，对本发明的具体实施方式作进一步的详述，以使本发明技术方案更易于理解、掌握。
附图说明
图1是中国专利201310119651.8中的U形沟道的半浮栅器件的剖面图。
图2至图3是中国专利201310119651.8中的U形沟道的半浮栅器件的浮栅制造的工艺流程图。
图4至图18是本发明制造方法制造的U型结构的半浮栅器件一个实施例的工艺流程图。
图19是本发明制造方法制造的双存储单元的U型结构的半浮栅器件的一个实施例的剖面图。
图20是本发明制造方法制造的由多个U型结构的半浮栅器件组成的存储单元阵列的电路示意图。
具体实施方式
下面结合附图与具体实施方式对本发明作进一步详细的说明。在图中，为了方便说明，放大了层和区域的厚度，所示大小并不代表实际尺寸。参考图是本发明的理想化实施例的示意图，本发明所示的实施例不应该被认为仅限于图中所示区域的特定形状，而是包括所得到的形状，比如制造引起的偏差。例如刻蚀得到的曲线通常具有弯曲或圆润的特点，但在本发明的实施例中，均以矩形表示，图中的表示是示意性的，但这不应该被认为是限制本发明的范围。同时在下面的描述中，所使用的术语衬底可以理解为包括正在工艺加工中的半导体晶片，可能包括在其上所制备的其它薄膜层。
首先，如图4所示，在提供的已经形成浅沟槽隔离结构（该结构为业界所熟知的结构，图中未示出）的具有第一种掺杂类型的半导体衬底300内形成具有第二种掺杂类型的掺杂阱301。半导体衬底300可以为硅或者为绝缘体上硅。第一种掺杂类型为n型，第二种掺杂类型为p型，或者，对应的，第一种掺杂类型为p型，第二种掺杂类型为n型。
接下来，在半导体衬底300的表面生长第一层绝缘薄膜302，并在第一层绝缘薄膜302之上继续生长第二层绝缘薄膜303，然后通过光刻工艺定义出器件沟道区的位置，并以光刻胶为掩膜刻蚀第二层绝缘薄膜303和第一层绝缘薄膜302，停止在半导体衬底300的表面，去除光刻胶后如图5所示。第一层绝缘薄膜302为氧化硅，第二层绝缘薄膜303为氮化硅。氧化硅薄膜302用于改善氮化硅薄膜303与半导体衬底300之间的应力。
接下来，以氮化硅薄膜303和氧化硅薄膜302为掩膜继续刻蚀半导体衬底300，在半导体衬底300内形成U形凹槽，所形成的U形凹槽的底部低于具有第二种掺杂类型的掺杂阱301的底部，将具有第二种掺杂类型的掺杂阱301分隔开，分别作为器件的源区304和漏区305，且U形凹槽底部的第一种掺杂类型半导体衬底将源区304和漏区305连接，成为器件的沟道区，如图6所示。
接下来，在所形成的U形凹槽的表面生长第三层绝缘薄膜306，第三层绝缘薄膜306可以为二氧化硅、氮化硅、氮氧化硅、具有高介电常数的绝缘材料或者为它们之间的叠层。接着，覆盖所形成的结构淀积具有第一种掺杂类型的第一层多晶硅307，然后，对所形成的第一层多晶硅307进行回刻，刻蚀后剩余的第一层多晶硅307的顶部应位于半导体衬底300的上表面之下且位于具有第二种掺杂类型的掺杂阱301的底部（即源区304和漏区305的底部）之上，如图7所示。
接下来，刻蚀掉暴露出的第三层绝缘薄膜306，使得源区304和漏区305在U形凹槽的顶部被暴露出来，如图8所示。
接下来，在所形成结构的表面继续淀积具有第一种掺杂类型的第二层多晶硅，具有第一种掺杂类型的第二层多晶硅与第一层多晶硅307共同构成具有第一种掺杂类型的多晶硅层308，然后去除掉位于第二层绝缘薄膜303之上多晶硅层308，使得剩余的多晶硅层308仅位于U形凹槽内，此时具有第一种掺杂类型的多晶硅层308在U形凹槽的顶部与源区304和漏区305相接触，如图9所示。。
在所形成结构的表面淀积一层光刻胶401，然后通过光刻工艺形成图形，剩余的光刻胶位于U形凹槽上方，且在源区304的一侧将位于U形凹槽内靠近源区304一侧的部分多晶硅层308暴露出来。接着，以光刻胶401为掩膜刻蚀多晶硅层308，对多晶硅层308刻蚀的深度，应高于源区304和漏区305的底部并至少露出第三层绝缘薄膜306的顶部，在本实施例中对多晶硅层308刻蚀的深度与第三层绝缘薄膜306的顶部相平，如图10所示。此时，刻蚀后剩余的具有第一种掺杂类型的多晶硅层308形成器件的浮栅308，浮栅308在U形凹槽内未超出U形凹槽的侧壁，且由于光刻胶将位于U形凹槽内靠近源区304一侧的部分多晶硅层308暴露出来，因此在对多晶硅层308进行刻蚀时会使得浮栅308在靠近源区304的一侧形成一个缺口，并通过第三层绝缘薄膜306与源区304隔离。而且，浮栅308在靠近漏区305的一侧未被刻蚀会在U形凹槽的顶部与漏区305接触。
剥除光刻胶401后，在所形成结构的表面形成第四层绝缘薄膜309，此时会在靠近漏区305一侧的U形凹槽的顶部在第四层绝缘薄膜309与第三层绝缘薄膜306的顶部之间自动形成一个开口，该开口即为浮栅308与漏区305之间的浮栅开口区域，通过该浮栅开口区域，浮栅308与漏区305接触形成pn结接触，如图11所示。第四层绝缘薄膜309为二氧化硅、氮化硅、氮氧化硅、具有高介电常数的绝缘材料或者为它们之间的叠层。
接着，覆盖所形成的第四层绝缘薄膜309形成第三层多晶硅310，并在第三层多晶硅310之上淀积第五层绝缘薄膜311，然后通过光刻工艺和刻蚀工艺刻蚀所形成的第五层绝缘薄膜311和第三层多晶硅310，刻蚀后剩余的第三层多晶硅310形成器件的多晶硅控制栅牺牲材料，如图12所示。第五层绝缘薄膜311为氧化硅或者氮化硅。
接下来，覆盖所形成的结构淀积形成第六层绝缘薄膜312，并对所形成的第六层绝缘薄膜312进行回刻以形成栅极侧墙，然后刻蚀掉暴露出的第四层绝缘薄膜309以露出源区304和漏区305，如图13所示。第六层绝缘薄膜312为氧化硅或者为氮化硅。
接下来，在所形成的栅极侧墙的两侧，刻蚀掉暴露出的部分源区304和漏区305，并在刻蚀后的源区304和漏区305处外延锗化硅或者碳化硅材料以形成源区接触区313和漏区接触区314，如图14b所示。可选的，在栅极侧墙的两侧，可以不经过刻蚀工艺和外延工艺，而直接通过离子注入的方法在源区304和漏区305内形成高浓度的离子掺杂区以形成源区接触区313和漏区接触区314，如图14a所示。
接下来，以图14a所示的结构为例，继续说明本发明的U形结构的半浮栅器件的制造方法。
覆盖如图14a所示所形成的结构，淀积第一层层间介质材料315，并通过化学机械抛光技术对所形成的第一层层间介质材料315进行抛光直至露出多晶硅控制栅牺牲材料310，如图15所示。然后刻蚀掉暴露出的多晶硅控制栅牺牲材料310和第四层绝缘薄膜309，如图16所示。然后在浮栅308之上淀积第七层绝缘薄膜316和金属控制栅317，之后进行抛光使金属控制栅317占据原来的多晶硅控制栅牺牲材料310的位置，如图17所示。可选的，可以不刻蚀掉第四层绝缘薄膜309，而在刻蚀掉多晶硅控制栅牺牲材料310后直接形成第七层绝缘薄膜316和金属控制栅317，或者，不刻蚀掉第四层绝缘薄膜309，直接覆盖第四层绝缘薄膜309形成金属控制栅317。第七层绝缘薄膜316可以为二氧化硅、氮化硅、氮氧化硅、具有高介电常数的绝缘材料或者为它们之间的叠层。
最后，如图18所示，淀积第二层层间介质材料318，然后在所形成的第二层层间介质材料318和第一层层间介质材料中315中形成接触孔并形成源电极319、漏电极320和栅电极（图中未示出），该工艺为业界所熟知的工艺。
本发明的一个U形结构的半浮栅器件的实施例，如图18所示，包括：一个具有第一种掺杂类型的半导体衬底300，在半导体衬底300内形成的具有第二种掺杂类型的源区304和漏区305。凹陷在半导体衬底300内且介于源区304与漏区305之间形成的U形凹槽，U形凹槽底部的第一种掺杂类型半导体衬底将源区304和漏区305连结，成为器件的沟道区。覆盖U形凹槽的表面形成的栅介质层306，栅介质层306的顶部应位于源区304和漏区305的底部之上且位于半导体衬底300的表面之下。
在U形凹槽内且未超出U形凹槽的两侧覆盖栅介质层306形成的一个作为电荷存储节点的具有第一种掺杂类型的浮栅308，浮栅308在靠近源区304的一侧存在一缺口，该缺口的底部应高于源区304和漏区305的底部并不高于栅介质层306的顶部，使得栅介质层306将源区304与浮栅308隔离。
覆盖源区304、浮栅308与漏区305形成的绝缘介质层316，在靠近漏区305一侧的U形凹槽的顶部在绝缘介质层316与栅介质层306之间形成的浮栅开口区域，通过该浮栅开口区域，浮栅308与漏区305接触形成pn结接触。
在绝缘介质层316之上覆盖并包围浮栅308形成的金属控制栅317。
在金属控制栅317的两侧形成的栅极侧墙312。在栅极侧墙312的两侧、源区304和漏区305内形成的源区接触313和漏区接触314。用于隔离器件形成的层间介质材料（绝缘介质层材料315和绝缘介质材料318）以及在层间介质材料中形成的接触孔以及源电极319、漏电极320和栅电极（图中未示出）。
图19为本发明的U形结构的半浮栅器件的制造方法制造的双存储单元的U形结构的半浮栅器件结构的一个实施例，它是由两个如图18所示的U形结构的半浮栅器件构成，其中该两个U形结构的半浮栅器件成对称的结构，该两个U形结构的半浮栅器件共用了漏区305、漏区接触314和漏区电极320，双存储单元的U形结构的半浮栅器件结构可以存储两位的数据。
图20为本发明的U形结构的半浮栅器件的制造方法制造的，由多个如图18所示的U形结构的半浮栅器件组成的存储单元阵列的电路示意图。如图20所示，在多条源线SL603a-603b中，其中任意一条与多个半浮栅器件的源极相连。在多条字线WL601a-601d中，其中任意一条与多个半浮栅器件中的控制栅相连接。在多条位线BL602a-602d中，其中任意一条与多个半浮栅器件的漏极相连。多条位线BL602a-602d中的任何一条可与多条字线WL601a-601d中的任何一条的组合可以选中一个独立的半浮栅器件。字线WL601a-601d可以由字线地址解码器901选中，位线BL602a-602d可以由一个位线选择控制模块902选中，位线选择控制模块902一般包括一个地址解码器、一个多路选择器和一组感应放大器。同时，源线SL603a和603b可以公共源线或一个源线选择控制模块连接。
本发明尚有多种实施方式，凡采用等同变换或者等效变换而形成的所有技术方案，均落在本发明的保护范围之内。
Claims (11)
1.一种U型结构的半浮栅器件的制造方法，包括一浮栅开口区域形成方法，其特征在于：
在所述浮栅开口区域形成方法之前包括以下步骤：
提供一个已形成浅槽隔离结构的具有第一种掺杂类型的半导体衬底；
在所述半导体衬底内形成具有第二种掺杂类型的掺杂阱；
在所述半导体衬底表面生长第一层绝缘薄膜；
在所述第一层绝缘薄膜之上生长第二层绝缘薄膜；
通过光刻工艺定义出器件的沟道区的位置；
以光刻胶为掩膜刻蚀第二层绝缘薄膜和第一层绝缘薄膜，停止在半导体衬底表面，以所述第二层绝缘薄膜和第一层绝缘薄膜为掩膜继续刻蚀半导体衬底，在所述半导体衬底内形成U形凹槽，所形成的U形凹槽的底部低于所述具有第二种掺杂类型的掺杂阱的底部，将具有第二种掺杂类型的掺杂阱分隔开，分别作为器件的源区和漏区，且所述U形凹槽底部的第一种掺杂类型半导体衬底将所述源区和漏区连接，成为器件的沟道区；
所述浮栅开口区域形成方法包括以下步骤：
在所形成的U形凹槽的表面生长第三层绝缘薄膜；
覆盖所形成的结构，淀积具有第一种掺杂类型的第一层多晶硅，然后对所形成的第一层多晶硅进行回刻，刻蚀后剩余的第一层多晶硅的顶部位于半导体衬底的表面之下且位于具有第二种掺杂类型的掺杂阱的底部之上，使得位于U形凹槽顶部的第三层绝缘薄膜暴露出来；
刻蚀掉暴露出的第三层绝缘薄膜，在U形凹槽的顶部将源区和漏区暴露出来；
覆盖所形成的结构，淀积具有第一种掺杂类型的第二层多晶硅，此时第二层多晶硅在U形凹槽的顶部与源区和漏区接触；
去除掉位于第二层绝缘薄膜之上的第二层多晶硅，而仅保留位于U形凹槽内的第二层多晶硅；
覆盖所形成的结构淀积一层光刻胶，通过光刻工艺形成图形后，位于U形凹槽上方的光刻胶在源区的一侧将位于U形凹槽内靠近源区一侧的部分第二层多晶硅暴露出来；
以光刻胶为掩膜刻蚀具有第一种掺杂类型的多晶硅，所刻蚀的深度高于源区的底部且应暴露出第三层绝缘薄膜的顶部，此时，刻蚀后剩余的具有第一种掺杂类型的第二层多晶硅和第一层多晶硅共同形成器件的浮栅，浮栅在U形凹槽内且上面未超出U形凹槽的侧壁，并在靠近源区的一侧形成一个缺口，使得浮栅与源区被第三层绝缘薄膜隔离；
刻蚀掉第二层绝缘薄膜和第一层绝缘薄膜；
在所形成结构的表面淀积形成第四层绝缘薄膜，则在靠近漏区的一侧在U形凹槽的顶部在所述第四层绝缘薄膜与第三层绝缘薄膜的顶部之间自动形成一个开口，即为所述浮栅与漏区之间的浮栅开口区域，所述浮栅在U形凹槽的顶部通过所述浮栅开口区域与漏区接触形成pn结接触。
2.根据权利要求1所述的U型结构的半浮栅器件的制造方法，其特征在于：在所述浮栅开口区域形成方法之后还包括以下步骤：
覆盖所述第四层绝缘薄膜，淀积第三层多晶硅；
在所述第三层多晶硅之上淀积第五层绝缘薄膜；
通过光刻工艺和刻蚀工艺刻蚀所形成的第五层绝缘薄膜和第三层多晶硅，刻蚀后剩余的第三层多晶硅形成器件的多晶硅控制栅牺牲材料；
覆盖所形成的结构，淀积形成第六层绝缘薄膜，并对所形成的第六层绝缘薄膜进行回刻以形成栅极侧墙；
在所形成的栅极侧墙的两侧进行源、漏刻蚀与外延工艺，以形成源漏接触区；
覆盖所形成的结构，淀积第一层层间介质材料，进行抛光直至露出多晶硅控制栅牺牲材料；
刻蚀掉暴露出的多晶硅控制栅牺牲材料；
覆盖所述第四层绝缘薄膜，淀积第七层绝缘薄膜和金属控制栅，进行抛光使金属控制栅占据原来的多晶硅控制栅牺牲材料的位置；
淀积第二层层间介质材料，在所形成的第二层层间介质材料和第一层层间介质材料中形成接触孔，并形成源电极、漏电极和栅电极。
3.根据权利要求2所述的U型结构的半浮栅器件的制造方法，其特征在于：在刻蚀掉多晶硅控制栅牺牲材料后，先刻蚀掉第四层绝缘薄膜，再形成第七层绝缘薄膜和金属控制栅。
4.根据权利要求2所述的U型结构的半浮栅器件的制造方法，其特征在于：在刻蚀掉多晶硅控制栅牺牲材料后，不形成第七层绝缘薄膜，直接覆盖第四层绝缘薄膜形成金属控制栅。
5.根据权利要求2所述的U型结构的半浮栅器件的制造方法，其特征在于：在形成栅极侧墙后，在栅极侧墙的两侧直接通过离子注入的方法在源区和漏区内形成高浓度的掺杂区以形成源漏接触区。
6.根据权利要求1~5之一所述U型结构的半浮栅器件的制造方法，其特征在于：所述半导体衬底为硅或者绝缘体上硅中的任意一种，所述第一层绝缘薄膜、第二层绝缘薄膜、第五层绝缘薄膜和第六层绝缘薄膜材料为氧化硅或者氮化硅中的任意一种，所述第三层绝缘薄膜、第四层绝缘薄膜和第七层绝缘薄膜材料为二氧化硅、氮化硅、氮氧化硅、具有高介电常数的绝缘材料中的一种，或者为它们之中的任意几种。
7.根据权利要求1所述的U型结构的半浮栅器件的制造方法，其特征在于：所述第一种掺杂类型为n型，所述第二种掺杂类型为p型；或者，所述第一种掺杂类型为p型，所述第二种掺杂类型为n型。
8.一种由权利要求1所述制造方法制造的U型结构的半浮栅器件，包括：
一个具有第一种掺杂类型的半导体衬底；
在所述半导体衬底内形成的具有第二种掺杂类型的源区和漏区；
凹陷在所述半导体衬底内且介于所述源区与漏区之间形成的U形凹槽，所述U形凹槽底部的第一种掺杂类型半导体衬底将所述源区和漏区连接，成为器件的沟道区；
其特征在于，还包括：
覆盖所述U形凹槽的表面形成的栅介质层，所述栅介质层的顶部位于所述源区和漏区的底部之上且位于所述半导体衬底的表面之下；
覆盖所述栅介质层且未超出所述U形凹槽的侧壁形成的一个作为电荷存储节点的具有第一种掺杂类型的浮栅，所述浮栅在靠近所述源区的一侧存在一缺口，所述缺口的底部高于所述源区和漏区的底部并不高于所述栅介质层的顶部，使得所述源区与浮栅被栅介质层隔离；
覆盖所述源区、所述浮栅与所述漏区形成的绝缘介质层，在所述U形凹槽靠近所述漏区一侧的顶部在所述绝缘介质层和所述栅介质层的顶部之间形成的一个浮栅开口区域，通过所述浮栅开口区域所述浮栅在所述U形凹槽的顶部与所述漏区接触形成pn结接触；
在所述绝缘介质层之上覆盖并包围所述浮栅形成的金属控制栅；
在所述金属控制栅的两侧形成的栅极侧墙；
在所述栅极侧墙的两侧、所述源区和漏区内形成的源漏接触区；
用于隔离器件形成的层间介质材料以及在所述层间介质材料中形成的接触孔以及源电极、漏电极和栅电极。
9.根据权利要求8所述的U型结构的半浮栅器件，其特征在于：所述第一种掺杂类型为n型，所述第二种掺杂类型为p型；或者，所述第一种掺杂类型为p型，所述第二种掺杂类型为n型。
10.根据权利要求8所述的U型结构的半浮栅器件，其特征在于：所述源漏接触区为在源区和漏区内形成的高浓度的离子掺杂区。
11.根据权利要求8所述的U型结构的半浮栅器件，其特征在于：所述源漏接触区为在源区和漏区内形成的锗化硅或者碳化硅外延材料。
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