CN107658298A - 凹入式通道半导体非易失性存储装置及其制造方法 - Google Patents
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Abstract
本发明揭露一种凹入式通道半导体非易失性存储装置。凹入式通道MOSFET装置是通过蚀刻深入硅基板来形成装置通道，已经应用于先进的DRAM工艺世代，本发明利用该凹入式通道MOSFET装置的相同蚀刻工艺以形成该凹入式通道半导体非易失性存储装置。在凹入式通道洞蚀刻工艺之后，穿隧氧化层便形成于硅表面。电荷储存物质沉积嵌入该凹入式通道洞，而耦合介电层形成于该电荷储存物质的顶部。之后，再沉积与蚀刻栅极材料以形成控制栅。因为凹入式通道嵌入于硅基板的下方，可大幅降低半导体非易失性存储器的缩放挑战，如通道长度、浮动栅干扰、栅极堆叠蚀刻的高外观比以及形成栅极的机械稳定性。
Description
技术领域
本发明是有关半导体非易失性存储装置(semiconductor non-volatile memorydevice)及其制造方法，特别地，该半导体非易失性存储装置的通道凹陷(recessed)于硅基板(substrate)表面之下。
背景技术
半导体非易失性存储器，特别是电子可抹除可规划唯读存储器(EEPROM)在电子设备方面，从电脑、电信至消费者电器，具备广泛的可应用性。一般而言，EEPROM在非易失性存储器领域的利基是在电力关闭时具有储存固件与数据的机制，并在有需要时可改变固件与数据。快闪EEPROM被视为一特别规划的(configured)EEPROM，只能整个被抹除或逐扇区(sector by sector)被抹除。
根据装置单元阵列(cell array)组态，EEPROM快闪装置分为NOR型快闪装置及NAND型快闪装置。一般而言，NOR型快闪装置及NAND型快闪装置的单元尺寸(cell size)分别是9～10F2及4～5F2，其中，F表示一工艺技术世代(process technology node)的特征尺寸(feature size)。由于工艺技术的进步，最小工艺特征尺寸已被按比例缩小至大约20nm世代或以下。而持续将半导体非易失性存储器单元装置按比例缩小至20nm世代以下对单元装置设计与工艺技术形成重大的挑战。这些挑战包含装置短通道长度、浮动栅(floatinggate)单元对单元的干扰(interference)、栅极(gate)形成工艺的高外观比(aspectratio)以及蚀刻后栅极堆叠(after-etched gate stack)远离崩溃的稳定性。
在DRAM按比例缩小的过程中，也遭遇过类似短通道长度的问题，为解决此问题，凹入式栅极晶体管架构已成功地应用于DRAM单元，例如揭露于美国专利第7,164,170号、第7,378,312号、第8,268,690号(上述专利的内容在此被整体引用作为本说明书内容的一部分)的技术。图1显示成对存取(access)晶体管的剖面图。请参考图1，成对存取晶体管110a、110b的凹入式通道111a、111b沿着硅基板凹陷表面的底部而形成，并且N型共源极(source)/漏极(drain)区104c、104a与104b形成于硅基板上或上方。于P型硅基板的P型杂质形成通道区102、井(well)区以及基板本质(intrinsic)区100。之后，栅极物质沉积生长于硅基板凹陷区内氧化层105的顶部，以形成晶体管栅极106。在一存储器阵列中的多个成对存取晶体管110a、110b之间是以硅基板内的浅沟槽隔离区(shallow trench isolation)103来隔离。因此，相较于使用与图1相同最小特征世代工艺的现有平面型(planar)晶体管，该些成对存取晶体管110a、110b的凹入式通道111a、111b的通道长度会增加。将凹入式通道应用于DRAM的存取晶体管，通过减少存取晶体管的“截止(off)状态”漏电流(leakagecurrent)，已有效改善储存电容器(storage capacitor)的电荷滞留(charge retention)时间，并且DRAM工艺的可缩放性(scalability)可往下延伸至20nm世代。另一方面，应用浮动栅凹入式通道晶体管，可解决半导体非易失性存储器的缩放问题，如通道长度、浮动栅干扰、以及高外观比。首先，如同先进DRAM工艺技术世代的存取晶体管110a、110b，浮动栅凹入式通道晶体管通过将通道凹陷于硅基板内来增加通道长度。第二，浮动栅并没有暴露于硅表面上，而是设置于具接地电位的硅基板之内部，并且浮动栅彼此间的单元对单元临界电压干扰也减到最低。第三，在硅基板中，将浮动栅凹陷以对应半导体非易失性存储器的凹入式通道，可解决穿隧介电层(tunneling dielectrics)/多晶硅(poly-silicon)/耦合介电层/金属膜(film)堆叠的高外观栅极蚀刻比的问题。同时，由于栅极膜堆叠固定于硅基板内部，高瘦型栅极的保持强度(holding strength)也会增加。
发明内容
本发明实施例提供一种凹入式通道半导体非易失性存储装置及其制造方法，以大幅降低半导体非易失性存储器的缩放(scaling)挑战，如通道长度、浮动栅干扰、栅极堆叠蚀刻的高外观比以及形成栅极的机械稳定性。
为了实现上述目的，本发明提供一种非易失性存储装置，包括：
一基板，具有一个主动区，所述主动区被一场隔离结构所定义，所述主动区上具有一凹入式通道洞；
一穿隧氧化层，形成于所述凹入式通道洞的内壁上与所述主动区的表面上；
一电荷储存结构，填满所述凹入式通道洞以及形成于位在所述凹入式通道洞内部分的所述穿隧氧化层上；
一耦合介电层，形成于所述电荷储存结构与所述场隔离结构上；
一控制栅，形成于所述耦合介电层上；以及
一源极区及一漏极区，形成于所述主动区的上方且邻近所述电荷储存结构。
一实施例中，所述穿隧氧化层的厚度介于60埃至100埃之间。
一实施例中，所述凹入式通道洞成圆形以避免尖锐的硅棱角。
一实施例中，所述源极区及所述漏极区位在所述非易失性存储装置的装置通道区的上方，以及所述非易失性存储装置的装置通道区是沿着位在所述穿隧氧化层下方的所述凹入式通道洞的外壁而形成。
一实施例中，所述电荷储存结构是导电浮动栅、电荷陷阱物质、以及嵌入氧化层的纳米粒子的其中之一。
一实施例中，当所述非易失性存储装置为一导电浮动栅非易失性存储器且无电荷储存于所述电荷储存结构时，一浮动栅电压Vf由以下数学关系式来表示：Vf＝Vcg×Cc/(Cc+Cmos)，其中Cc代表所述电荷储存结构与所述控制栅之间的电容值、Cmos代表所述电荷储存结构与其装置通道之间的电容值、以及Vcg是一施加的控制栅电压。
一实施例中，当所述非易失性存储装置为一导电浮动栅非易失性存储装置时，偏离所述非易失性存储装置的本质临界电压的一临界电压偏移量，由以下数学关系式来表示：Vth＝-Q/Cc，其中，Q是储存于所述电荷储存结构的总电荷以及Cc代表所述电荷储存结构与所述控制栅之间的电容值。
一实施例中，所述场隔离结构至少包含一浅沟槽隔离区。
一实施例中，所述电荷储存结构包含：
一第一部分，用以充填所述凹入式通道洞；以及
一第二部分，从所述基板表面凸出。
一实施例中，所述凹入式通道洞的宽度实质上等于所述主动区的宽度。
为了实现上述目的，本发明提供一种非易失性存储装置的制造方法，包含：
在一基板上，形成一场隔离结构，所述场隔离结构定义一主动区；
在所述主动区的第一部分，形成一凹入式通道洞；
于所述凹入式通道洞的内壁上与所述主动区的表面上，形成一穿隧氧化层；
在所述穿隧氧化层上，沉积一电荷储存层，以填满所述凹入式通道洞；
于所述电荷储存层上，沉积一耦合介电层；
于所述耦合介电层上，形成一金属栅极层；
蚀刻去除部分所述金属栅极层、部分所述耦合介电层以及部分所述电荷储存层，以形成一控制栅以及一电荷储存结构，其中所述耦合介电层介于所述控制栅以及所述电荷储存结构之间；以及
于邻近所述电荷储存结构的所述主动区的第二部分，形成一源极区及一漏极区。
一实施例中，所述形成所述凹入式通道洞的步骤包含：
蚀刻去除所述主动区的第一部分至一蚀刻深度，以形成所述基板上的所述凹入式通道洞，以致于所述凹入式通道洞的宽度实质上等于所述主动区的宽度；以及
使所述凹入式通道洞形成圆形，以避免尖锐的硅棱角。
一实施例中，所述穿隧氧化层的厚度介于60埃至100埃。
一实施例中，所述形成所述源极区及所述漏极区的步骤包含：
于邻近所述电荷储存结构的所述主动区的第二部分以及所述非易失性存储装置的装置通道的上方，形成所述源极区及所述漏极区。
一实施例中，所述电荷储存结构是导电浮动栅、电荷陷阱物质、以及嵌入氧化层的纳米粒子的其中之一。
一实施例中，所述形成所述场隔离结构的步骤包含：
在所述基板上，形成至少一浅沟槽隔离区，其中所述至少一浅沟槽隔离区定义所述主动区。
一实施例中，所述蚀刻去除的步骤更包含：
形成所述电荷储存结构，其中所述电荷储存结构包含：
一第一部分，用以充填所述凹入式通道洞；以及
一第二部分，从所述基板表面凸出。
一实施例中，所述形成所述源极区及所述漏极区的步骤包含：
使杂质扩散进入所述主动区的第二部分，以形成邻近所述电荷储存结构的所述源极区及所述漏极区。
一实施例中，所述形成所述源极区及所述漏极区的步骤包含：
对所述主动区的第二部分，布植杂质以形成邻近所述电荷储存结构的所述源极区及所述漏极区。
本发明可以大幅降低半导体非易失性存储器的缩放挑战，如通道长度、浮动栅干扰、栅极堆叠蚀刻的高外观比以及形成栅极的机械稳定性。
附图说明
为更好地理解本发明及其具体实施方式，下面将参考本发明实施例的附图，对本发明实施例中的技术方案进行清楚、完整地描述，其中：
图1显示现有凹入式通道晶体管的剖面图，该现有凹入式通道晶体管在DRAM存储器单元中作为存取晶体管。
图2显示本发明凹入式通道半导体NVM装置的示意图。
图3显示本发明一实施例的浮动栅型凹入式通道半导体NVM装置的等效电路的示意图。
图4a与图4b分别显示图2凹入式通道半导体NVM装置的两个程序化(programming)方法：通道热电子注入方法以及傅勒-诺得翰穿隧方法。
图5a与图5b分别显示图2凹入式通道半导体NVM装置的两个抹除(erase)方法：傅勒-诺得翰穿隧方法以及带间热电子注入方法。
图6显示本发明一实施例的NAND型单元阵列的凹入式通道半导体NVM装置的示意图。
图7显示图6中NAND型单元阵列的凹入式通道半导体NVM装置的俯视图。
图8a显示一反向的(reverse)控制栅遮罩，是使用于图6中NAND型单元阵列的凹入式通道洞蚀刻工艺(process)。
图8b与图8c分别显示，在图6中NAND型单元阵列实施浅沟槽隔离区工艺及凹入式通道洞蚀刻工艺之后，线AA’与线BB’(其位置如图7所示)的剖面图。
图9a显示使用于图6的NAND型单元阵列的第一多晶硅遮罩。
图9b与图9c分别显示，在图6中NAND型单元阵列实施第一多晶硅蚀刻工艺之后，线AA’与线BB’(其位置如图7所示)的剖面图。
图10a显示使用于图6的NAND型单元阵列的控制栅遮罩。
图10b与图10c分别显示，在图6中NAND型单元阵列实施控制栅蚀刻工艺之后，线AA’与线BB’(其位置如图7所示)的剖面图。
图11a与图11b分别显示进行N型杂质离子布植以形成图6中NAND型单元阵列的源极/漏极电极。
图12显示本发明另一实施例的NOR型单元阵列的凹入式通道半导体NVM装置的示意图。
图13显示图12中NOR型单元阵列的凹入式通道半导体NVM装置的俯视图。
图14a显示一反向的控制栅遮罩(mask)，使用于图13中NOR型单元阵列的凹入式通道洞蚀刻工艺中。
图14b与图14c分别显示，在图12中NOR型单元阵列实施浅沟槽隔离区工艺及凹入式通道洞蚀刻工艺之后，线AA’与线BB’(其位置如图13所示)的剖面图。
图15a显示使用于图13的NOR型单元阵列的第一多晶硅遮罩。
图15b与图15c分别显示，在图12中NOR型单元阵列实施第一多晶硅蚀刻工艺之后，线AA’与线BB’(其位置如图13所示)的剖面图。
图16a显示使用于图13的NOR型单元阵列的控制栅遮罩。
图16b与图16c分别显示，在图12中NOR型单元阵列实施控制栅蚀刻工艺之后，线AA’与线BB’(其位置如图13所示)的剖面图。
图17a与图17b分别显示进行N型杂质离子布植以形成图12中NOR型单元阵列的源极/漏极电极。
100 基板本质区
102 通道区
103 浅沟槽隔离区
104a、104b、104c N型共源极/漏极区
105 氧化层
106 晶体管栅极
110a、110b 存取晶体管
111a、111b 凹入式通道
118、1720 N型源极/漏极电极
200 凹入式通道半导体非易失性存储装置
201 源极电极
202 漏极电极
203 电荷储存物质
204 控制栅
205 凹入式通道
206 穿隧介电层
207 耦合介电层
300 浮动栅NVM装置
303 浮动栅
304 控制栅
305 MOSFET通道
310 浮动栅凹入式通道MOSFET装置
600 NAND型单元阵列
601 凹入式通道半导体NVM装置
602 位线选择晶体管
603 共源极晶体管
610 NAND串
630 垂直位线
640 水平共源极位线
702、1302 正方形图案区
800、1400 阵列P井
801、1401 主动区
802、1402 场隔离氧化区
803、1403 凹入式通道洞
825、1425 反向的控制栅遮罩
910、1510 穿隧氧化物
920、1520 第一多晶硅层
925、1525 第一多晶硅遮罩
1001、1601 高k耦合介电膜堆叠
1002 栅极材料
1005、1625 控制栅遮罩
1100、1710 N型杂质
1200 NOR型单元阵列
1210 NOR对装置
1220 共源极线
1230 字线
1240 位线
1602 第二金属栅极材料
具体实施方式
以下详细说明仅为示例，而非限制。应了解的是，可使用其他实施例，且对结构可进行各种变形或变更，均应落入本发明请求项的范围。而且，应了解的是，本说明书使用的语法及术语仅为进行说明，而不应被视为限制。熟悉本领域者应可理解，本说明书中方法及示意图的实施例仅为示例，而非限制。因本说明书的揭露而了解本发明精神之熟悉本领域者，可使用其他实施例，均应落入本发明请求项的范围。
图2为本发明凹入式通道半导体非易失性存储器(NVM)装置200的示意图。请参考图2，凹入式通道半导体NVM装置200的源极电极201与漏极电极202设在装置通道205的上方，电荷储存物质203沿着凹入式通道半导体NVM装置200的凹入式通道205嵌入形成于穿隧介电层206的顶部。用以储存非易失性电荷的电荷储存物质203可以是导电浮动栅(如多晶硅或金属)、电荷陷阱(trap)物质(如氮化物(nitride)或二氧化铪(hafnium oxide))、或嵌入氧化层的纳米粒子(nano-particles)。控制栅(control gate)204沿着沉积在电荷储存物质203表面的耦合介电层207而被包覆。工艺完成后，半导体NVM装置200形成的金氧半场效晶体管(MOSFET)具有电荷储存物质位在控制栅及凹入式通道之间。当施加电压至控制栅204时，施加的电场通过电荷储存物质203的电容耦合而被传输至凹入式通道205。图3是假设浮动栅303内没有多余的电荷的情况下，显示一导电浮动栅NVM装置300的串联电容器等效电路。在导电浮动栅303上的电压Vf＝Vcg×Cc/(Cc+Cmos)，其中，Cc是控制栅304与浮动栅303之间的电容值、Cmos是浮动栅303与MOSFET通道305之间的电容值、及Vcg是施加的控制栅电压。当浮动栅电压Vf大于浮动栅凹入式通道MOSFET装置310的临界电压时，半导体NVM装置300的凹入式通道会被反向(inverted)，如同DRAM中凹入式通道MOSFET装置的类似切换特性。通过施加控制栅电压的电容耦合，浮动栅电压Vf大于及小于浮动栅凹入式通道MOSFET装置310的临界电压可分别导通(turn on)及关闭(turn off)凹入式通道NVM装置300。因此，凹入式通道浮动栅NVM装置300的源极-漏极电流特性对控制栅电压的关系取决于控制栅-浮动栅电压关系Vf＝Vcg×Cc/(Cc+Cmos)以及用浮动栅电压Vf替代浮动栅凹入式通道MOSFET装置310的栅极电压。
根据装置通道与栅极之间的电荷守恒定律，当负电荷的电子被注入凹入式通道NVM装置200的电荷储存物质203时，凹入式通道NVM装置200的临界电压会移动至较正/高的临界电压；当电子从电荷储存物质中被移除或注入正电荷的电洞时，凹入式通道NVM装置200的临界电压会移动至较低的临界电压。如图3所示之浮动栅NVM装置300的串联电容器等效电路的理想导电浮动栅303，偏离凹入式通道NVM装置本质临界电压Vthin(定义为无净电荷的浮动栅303(电性中立)之临界电压)之一临界电压偏移量以数学关系式表示为ΔVth＝-Q/Cc，其中，Q是储存于导电浮动栅303的净电荷。在将凹入式通道半导体NVM装置300曝露于紫外线下以释出陷入浮动栅303与通道介电层(未显示)内的额外残留电荷之后，通过量测其临界电压，可得到凹入式通道半导体NVM装置300的本质临界电压Vthin。程序化/抹除后的凹入式通道NVM装置的电气特性确实地从本质临界电压Vthin平行移开，而具有的临界电压等于Vth＝Vthin+ΔVth，因为程序化/抹除动作之后，陷入浮动栅303与通道介电层内的极少数电荷是可忽视的。关于凹入式通道半导体NVM装置200的应用，凹入式通道半导体NVM装置200的临界电压状态可用来代表数位数据，例如，凹入式通道半导体NVM装置200的高临界电压状态可用来代表数位值0，而凹入式通道半导体NVM装置200的低临界电压状态可用来代表数位值1。通过施加一控制栅电压至凹入式通道半导体NVM装置200所得到的回应的导通/截止(on/off)电流，来分辨凹入式通道半导体NVM装置200的临界电压状态。用来改变装置临界电压并且储存在凹入式通道半导体NVM装置的电荷储存物质中的电荷须维持至少十年，而无须再更新(refresh)，以致于在可操作的生命周期期间，半导体NVM装置的临界电压只有些微改变。换言之，在可操作的生命周期期间，以凹入式通道半导体NVM装置的临界电压来代表的储存数据是非易失性的。
程序化(programming)一凹入式通道半导体NVM装置200就是将电子注入凹入式通道半导体NVM装置200的电荷储存物质。两个主要程序化该凹入式通道半导体NVM装置200的方法：图4a显示的现有通道热电子注入(Channel Hot Electron Injection)法以及图4b显示的现有傅勒-诺得翰穿隧(Fowler-Nordheim tunneling)法。带间(band-to-band)热电子穿隧方法也适用于程序化P型NVM装置。抹除操作则是将电子从该凹入式通道半导体NVM装置的电荷储存物质中移除或注入少量电洞，图5a显示的傅勒-诺得翰穿隧法以及图5b显示的带间热电子注入法是两个主要方法，用来移除或消灭位在该凹入式通道半导体NVM装置200的电荷储存物质中的电子。根据MOSFET操作机制的相同物理定律，适用于平面型半导体NVM装置的程序化方法及抹除方法，也适用于本发明凹入式通道半导体NVM装置200。
根据本发明一实施例，图6显示由多个凹入式通道半导体NVM装置601组成的m×n的NAND型单元阵列600的示意图。该NAND型单元阵列600包含多个NAND串(string)610，各NAND串610通过其位线(bitline)选择晶体管602，电连接至其对应的垂直位线630，并通过其共源极(common source)晶体管603，电连接至其对应的水平共源极位线CS 640。一行(row)凹入式通道半导体NVM装置601的控制栅连接形成字线620，而一行位线选择晶体管602的栅极以及一行共源极晶体管603的栅极分别连接形成一位线选择线Sel 650以及一共源极选择线SC 660。如图6所示，该m×n的NAND型单元阵列600被规划为具有n条字线、m条位线、一条共源极位线CS、一条位线选择线Sel、一条共源极选择线SC。为说明NAND型快闪存储器阵列600的凹入式通道半导体NVM装置601的工艺，图7显示图6的NAND型快闪存储器阵列的俯视图。相关工艺遮罩以及与其工艺步骤对应的线AA’与线BB’的剖面图如下:(1)对单元阵列600的硅基板分别布植P型杂质与N型杂质以分别形成图8b及图8c中的阵列P井(well)800与深N井(图未示)。(2)实施具主动区(active area)遮罩的浅沟槽隔离工艺模组以将主动区801与场隔离氧化区802分离，如图8b及图8c所示。(3)施加一反向的(reverse)控制栅遮罩(mask)825(如图8a所示)以利用选择式的(selective)反应性离子蚀刻(reactive ionetch，RIE)工艺来蚀刻凹入式通道洞。该选择式RIE工艺蚀刻暴露的基板区以形成多个凹入式通道洞803，而不会蚀刻到单元阵列的场隔离氧化区802。在蚀刻工艺后，单元阵列中的凹入式通道洞803位在正方形图案区702上，如图7的俯视图所示。凹入式通道洞803的宽度(width)实质上等于暴露的主动区801的宽度。进一步，将凹入式通道洞803形成圆形以避免尖锐的硅棱角(corner)产生机械性应力(mechanical stress)以及高电场。图8b(AA’)与图8c(BB’)分别显示实施凹入式通道洞蚀刻工艺之后的最终剖面图。(4)显示于图9b与图9c的穿隧氧化物(tunneling oxide)910，其厚度介于60埃(angstrom)至100埃之间，沿着凹入式通道硅表面而生长在硅表面上。通过化学汽相沉积法(chemical vapor deposition，CVD)，沉积第一多晶硅层920以充填该凹入式通道洞。如图9a所示，利用第一多晶硅遮罩925覆盖住NVM单元阵列主动区(长条型的正方形图案区)，在第一多晶硅蚀刻工艺期间，可以避免在单元阵列的主动区上的第一多晶硅被移除。结果，在第一多晶硅蚀刻工艺完成后，覆盖住单元阵列的场区(field area)以及在单元阵列的范围之外的区域的第一多晶硅完全被移除。图9b与图9c分别显示实施第一多晶硅蚀刻工艺之后，线AA’与线BB’的剖面图。(5)将高-k(介电系数(electrical permittivity))耦合介电膜堆叠(coupling dielectricfilm stack)1001(包含氮化物、氧化铝、二氧化铪(hafnium oxide)、或氧化锆(zirconiumoxide))沉积于第一多晶硅层920的顶部，以形成一薄氧化衬层(liner)，之后，再沉积一第二金属栅极材料1002(如硅化物多晶硅(silicided-polysilicon)、钨多晶硅(tungsten-polysilicon)、氮化钛(titanium nitride)、氮化钽(tantalumnitride)、钽、或铝)于耦合介电膜堆叠1001的顶部。为进行自我对准(selfaligned)栅极蚀刻工艺，利用图10a的控制栅遮罩1005，来蚀刻去除在该阵列主动区上的该栅极材料1002与剩余的第一多晶硅层920，以形成多个控制栅(字线)，如图10b(AA’)与图10c(BB’)分别显示的剖面图。一实施例中，每一个电荷储存结构920(在自我对准栅极蚀刻工艺之后)具有一第一部分，用以充填该凹入式通道洞803，以及一第二部分，从基板表面或主动区801的表面凸出，如图10c所示。为形成MOSFET晶体管栅极(包含存取晶体管栅极Sel及SC)，利用另一个遮罩(图未示)来蚀刻去除该栅极材料以形成一般的晶体管栅极。(6)对硅基板进行N型杂质1100(如砷(arsenic)离子或磷(phosphorous)离子)布植或扩散，以形成N型源极/漏极电极118，如图11a与图11b所示。(7)之后，利用一间隔物(spacer)工艺模组以形成多个MOSFET间隔物。在杂质活化(activation)后，就完成了工艺前端的装置结构，并继续进行布线(wiring)连接的金属化后端工艺。
根据本发明另一实施例，图12及图13分别显示由多个凹入式通道半导体NVM装置组成的NOR型单元阵列1200的示意图与俯视图。规划(configure)多个NOR对(NOR-pair)装置1210以形成图12的NOR型单元阵列1200。一行NOR对装置1210的共用源极电极形成一共源极线1220，而一行NOR对装置1210的控制栅极形成一字线1230，一列(column)NOR对装置1210的漏极电极形成一位线1240。该m×n的NOR型单元阵列1200被规划为m列及n行的凹入式通道NVM装置，具有n条字线1230、m条位线1240、n/2条共源极位线1220。为说明NOR型单元阵列1200之凹入式通道半导体NVM装置的工艺，请参考图13的遮罩图以及线AA’与线BB’的剖面图，与以下对应的工艺步骤:(1)对硅基板分别布植P型杂质与N型杂质以分别形成图14b及图14c中的阵列P井1400与深N井(图未示)。(2)实施具主动区遮罩的浅沟槽隔离工艺模组以将主动区1401与场隔离氧化区1402分离，如图14b及图14c所示。(3)施加一反向的控制栅遮罩1425(如图14a所示)以利用选择式的反应性离子蚀刻(RIE)工艺来蚀刻凹入式通道洞1403。该选择式RIE工艺蚀刻暴露的基板区至一个深度，而不会蚀刻到单元阵列的场隔离氧化区1402。在蚀刻工艺后，单元阵列中的凹入式通道洞1403位在正方形图案区1302上，如图13的俯视图所示。凹入式通道洞1403的宽度实质上等于暴露的主动区1401的宽度。进一步，将凹入式通道洞1403形成圆形以避免尖锐的硅棱角产生机械性应力以及高电场。图14b(AA’)与图14c(BB’)分别显示实施凹入式通道洞蚀刻工艺之后的剖面图。(4)显示于图15b与图15c的穿隧氧化物(tunneling oxide)1510，其厚度介于60埃至100埃之间，沿着凹入式通道硅表面而生长在硅表面上。通过化学汽相沉积法(CVD)，沉积第一多晶硅层1520以充填该凹入式通道洞1403。如图15a所示，利用第一多晶硅遮罩1525覆盖住NVM单元阵列主动区(正方形图案)，在第一多晶硅蚀刻工艺期间，可以避免在单元阵列的主动区上的第一多晶硅被移除。结果，在第一多晶硅蚀刻工艺完成后，覆盖住单元阵列的场区(field area)以及在单元阵列的范围之外的区域的第一多晶硅完全被移除。图15b与图15c分别显示实施第一多晶硅蚀刻工艺之后，线AA’与线BB’的剖面图。(5)将高-k(介电系数)耦合介电膜堆叠1601(包含氮化物、氧化铝、二氧化铪、或氧化锆)沉积于第一多晶硅层1520的顶部，以形成一薄氧化衬层，之后，再沉积一第二金属栅极材料1602(如硅化物多晶硅、钨多晶硅、氮化钛、氮化钽、钽、或铝)于耦合介电膜堆叠1501的顶部。为进行自我对准栅极蚀刻工艺，利用图16a的控制栅遮罩1625，来蚀刻去除在该阵列主动区上的该栅极材料1602与剩余的第一多晶硅层1520，以形成多个控制栅(字线)，如图16b(AA’)与图16c(BB’)分别显示的剖面图。一实施例中，每一个电荷储存结构1520(在自我对准栅极蚀刻工艺之后)具有一第一部分，用以充填该凹入式通道洞1403，以及一第二部分，从基板表面或主动区1401的表面凸出，如图16c所示。为形成MOSFET晶体管栅极，利用另一个遮罩(图未示)来蚀刻去除该栅极材料以形成一般的晶体管栅极。(6)对硅基板进行N型杂质1710(如砷离子或磷离子)布植或扩散，以形成N型源极/漏极电极1720，如图17a与图17b所示。(7)之后，利用一间隔物工艺模组以形成多个MOSFET间隔物。在杂质活化后，就完成了工艺前端的装置结构，并继续进行布线连接的金属化后端工艺。
以上提供的较佳实施例仅用以说明本发明，而非要限定本发明至一明确的类型或示范的实施例。因此，本说明书应视为说明性，而非限制性。显然地，包含长度与宽度的几何形状、栅极物质或穿隧介电层的各种变形或变更，对熟悉本领域者是显而易见的。以上提供的较佳实施例是为了有效说明本发明之要旨及其最佳模式可实施应用，藉以让熟悉本领域者了解本发明之各实施例及各种变更，以适应于特定使用或实施目的。本发明之范围由后附的请求项及其相等物(equivalent)来定义，其中所有的名称(term)皆意指最广泛合理的涵义，除非另有特别指明。因此，「本发明」等类似的用语，并未限缩请求项的范围至一特定实施例，而且，本发明特定较佳实施例的任何参考文献并不意味着限制本发明，以及没有如此的限制会被推定。本发明仅被后附的请求项的范围及精神来定义。依据法规的要求而提供本发明的摘要，以便搜寻者能从本说明书核准的任何专利快速确认此技术揭露书的主题(subject matter)，并非用来诠释或限制请求项的范围及涵义。任何优点及益处可能无法适用于本发明所有的实施例。应了解的是，该行业者可进行各种变形或变更，均应落入后附请求项所定义的本发明之范围。再者，本说明书中的所有元件及构件(component)都没有献给大众的意图，无论后附的请求项是否列举该些元件及构件。
Claims (19)
1.一种非易失性存储装置，其特征在于，包括：
一基板，具有一个主动区，所述主动区被一场隔离结构所定义，所述主动区上具有一凹入式通道洞；
一穿隧氧化层，形成于所述凹入式通道洞的内壁上与所述主动区的表面上；
一电荷储存结构，填满所述凹入式通道洞以及形成于位在所述凹入式通道洞内部分的所述穿隧氧化层上；
一耦合介电层，形成于所述电荷储存结构与所述场隔离结构上；
一控制栅，形成于所述耦合介电层上；以及
一源极区及一漏极区，形成于所述主动区的上方且邻近所述电荷储存结构。
2.如权利要求1所述的非易失性存储装置，其特征在于，所述穿隧氧化层的厚度介于60埃至100埃之间。
3.如权利要求1所述的非易失性存储装置，其特征在于，所述凹入式通道洞成圆形以避免尖锐的硅棱角。
4.如权利要求1所述的非易失性存储装置，其特征在于，所述源极区及所述漏极区位在所述非易失性存储装置的装置通道区的上方，以及所述非易失性存储装置的装置通道区是沿着位在所述穿隧氧化层下方的所述凹入式通道洞的外壁而形成。
5.如权利要求1所述的非易失性存储装置，其特征在于，所述电荷储存结构是导电浮动栅、电荷陷阱物质、以及嵌入氧化层的纳米粒子的其中之一。
6.如权利要求5所述的非易失性存储装置，其特征在于，当所述非易失性存储装置为一导电浮动栅非易失性存储器且无电荷储存于所述电荷储存结构时，一浮动栅电压Vf由以下数学关系式来表示：Vf＝Vcg×Cc/(Cc+Cmos)，其中Cc代表所述电荷储存结构与所述控制栅之间的电容值、Cmos代表所述电荷储存结构与其装置通道之间的电容值、以及Vcg是一施加的控制栅电压。
7.如权利要求5所述的非易失性存储装置，其特征在于，当所述非易失性存储装置为一导电浮动栅非易失性存储装置时，偏离所述非易失性存储装置的本质临界电压的一临界电压偏移量，由以下数学关系式来表示：ΔVth＝-Q/Cc，其中，Q是储存于所述电荷储存结构的总电荷以及Cc代表所述电荷储存结构与所述控制栅之间的电容值。
8.如权利要求1所述的非易失性存储装置，其特征在于，所述场隔离结构至少包含一浅沟槽隔离区。
9.如权利要求1所述的非易失性存储装置，其特征在于，所述电荷储存结构包含：
一第一部分，用以充填所述凹入式通道洞；以及
一第二部分，从所述基板表面凸出。
10.如权利要求1所述的非易失性存储装置，其特征在于，所述凹入式通道洞的宽度实质上等于所述主动区的宽度。
11.一种非易失性存储装置的制造方法，其特征在于，包含：
在一基板上，形成一场隔离结构，所述场隔离结构定义一主动区；
在所述主动区的第一部分，形成一凹入式通道洞；
于所述凹入式通道洞的内壁上与所述主动区的表面上，形成一穿隧氧化层；
在所述穿隧氧化层上，沉积一电荷储存层，以填满所述凹入式通道洞；
于所述电荷储存层上，沉积一耦合介电层；
于所述耦合介电层上，形成一金属栅极层；
蚀刻去除部分所述金属栅极层、部分所述耦合介电层以及部分所述电荷储存层，以形成一控制栅以及一电荷储存结构，其中所述耦合介电层介于所述控制栅以及所述电荷储存结构之间；以及
于邻近所述电荷储存结构的所述主动区的第二部分，形成一源极区及一漏极区。
12.如权利要求11所述的方法，其特征在于，所述形成所述凹入式通道洞的步骤包含：
蚀刻去除所述主动区的第一部分至一蚀刻深度，以形成所述基板上的所述凹入式通道洞，以致于所述凹入式通道洞的宽度实质上等于所述主动区的宽度；以及
使所述凹入式通道洞形成圆形，以避免尖锐的硅棱角。
13.如权利要求11所述的方法，其特征在于，所述穿隧氧化层的厚度介于60埃至100埃。
14.如权利要求11所述的方法，其特征在于，所述形成所述源极区及所述漏极区的步骤包含：
于邻近所述电荷储存结构的所述主动区的第二部分以及所述非易失性存储装置的装置通道的上方，形成所述源极区及所述漏极区。
15.如权利要求11所述的方法，其特征在于，所述电荷储存结构是导电浮动栅、电荷陷阱物质、以及嵌入氧化层的纳米粒子的其中之一。
16.如权利要求11所述的方法，其特征在于，所述形成所述场隔离结构的步骤包含：
在所述基板上，形成至少一浅沟槽隔离区，其中所述至少一浅沟槽隔离区定义所述主动区。
17.如权利要求11所述的方法，其特征在于，所述蚀刻去除的步骤更包含：
形成所述电荷储存结构，其中所述电荷储存结构包含：
一第一部分，用以充填所述凹入式通道洞；以及
一第二部分，从所述基板表面凸出。
18.如权利要求11所述的方法，其特征在于，所述形成所述源极区及所述漏极区的步骤包含：
使杂质扩散进入所述主动区的第二部分，以形成邻近所述电荷储存结构的所述源极区及所述漏极区。
19.如权利要求11所述的方法，其特征在于，所述形成所述源极区及所述漏极区的步骤包含：
对所述主动区的第二部分，布植杂质以形成邻近所述电荷储存结构的所述源极区及所述漏极区。
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