CN101022114A - 非易失存储器及其制造方法 - Google Patents

Abstract

一种非易失存储器，包括衬底、浮置栅极、控制栅极、源极区与漏极区。其中，衬底中设置有沟槽，且沟槽旁之衬底中具有阶梯状凹陷。浮置栅极设置于沟槽侧壁。控制栅极设置于沟槽与阶梯状凹陷之间的衬底上，且延伸至阶梯状凹陷中。源极区设置于沟槽底部之衬底中，漏极区则设置于阶梯状凹陷底部之衬底中。

Description

非易失存储器及其制造方法

技术领域

本发明是有关于一种内存及其制造方法，且特别是有关于一种非易失存储器及其制造方法。

背景技术

在各种非易失存储器产品中，具有可进行多次数据之存入、读取、抹除等动作，且存入之数据在断电后也不会消失之优点的可电抹除且可编程只读存储器(EEPROM)，已成为个人计算机和电子设备所广泛采用的一种内存组件。

典型的可电抹除且可程序只读存储器系以掺杂的多晶硅(dopedpolysilicon)制作浮置栅极(floating gate)与控制栅极(control gate)。为了避免典型的可电抹除且可编程只读存储器在抹除/写入时，因过度抹除/写入现象太过严重，而导致资料之误判的问题。而在控制栅极与浮置栅极的一侧串接一选择晶体管(select transistor)，而形成两晶体管(2T)结构。藉由选择晶体管(select transistor)来控制内存的程序化和读取。

请参照美国专利申请号US2004/0183121A1，此专利申请案提出了一种闪存单元，将选择栅极设置于衬底内，藉以缩小闪存单元之组件尺寸，增加组件的集成度。

虽然此种内存可以达到缩小内存横向尺寸的功效，然而内存中之信道长度仍然会随之缩短。这么一来，在操作具有两晶体管结构的非易失存储器时，于不同偏压下，还是很容易因漏电流的产生，而造成程序化干扰(programdisturb)等使内存被错误写入的情况。

上述情况会导致内存的可靠度(reliability)降低，造成产品的效能不佳。由此可知，如何在兼顾组件积集度的情形下，同时增加通道长度、减少漏电流，是目前产业上亟待解决的问题。

发明内容

有鉴于此，本发明的目的就是在提供一种非易失存储器及其制造方法，可以增加内存之信道长度，避免漏电流的产生。

本发明的另一目的是提供一种非易失存储器及其制造方法，利用自行对准的方式形成浮置栅极与控制栅极，可以节省工艺成本与工艺时间。

本发明提出一种非易失存储器，包括衬底、浮置栅极、控制栅极、源极区与漏极区。其中，衬底中设置有沟槽，且沟槽旁之衬底具有阶梯状凹陷。浮置栅极设置于沟槽侧壁。控制栅极设置于沟槽与阶梯状凹陷之间的衬底上，且延伸至阶梯状凹陷中。源极区设置于沟槽底部之衬底中，漏极区则设置于阶梯状凹陷底部之衬底中。

在上述非易失存储器中，浮置栅极的顶部高于衬底的顶面。

在上述非易失存储器中，更包括穿隧介电层，设置于浮置栅极与衬底之间。

在上述非易失存储器中，更包括浮置栅极介电层，设置于浮置栅极表面。上述浮置栅极介电层的材质包括氧化硅/氮化硅/氧化硅。

在上述非易失存储器中，更包括控制栅极介电层，设置于控制栅极与浮置栅极、衬底之间。

在上述非易失存储器中，更包括源极导体层，位于源极区上，填满沟槽。上述源极导体层上更包括设置一层保护层。

在上述非易失存储器中，控制栅极下方之通道区呈阶梯状。

在上述非易失存储器中，更包括位线，与漏极区电性连接。

在上述非易失存储器中，控制栅极的材质包括掺杂多晶硅。

由于上述控制栅极设置于沟槽与阶梯状凹陷之间的衬底上，且延伸至阶梯状凹陷中，因此控制栅极下方的通道区系为阶梯状之通道区。这种阶梯状的信道区之信道长度较长，可以以避免漏电流的产生，防止内存于程序化与抹除操作时产生干扰的情形，进一步提高内存的可靠度。

本发明提出一种非易失存储器的制造方法，其例如是先提供衬底，并于衬底上形成一层掩膜层。之后于衬底与掩膜层中形成沟槽，再于沟槽中形成一层穿隧介电层。接着于沟槽侧壁形成浮置栅极，并于浮置栅极上形成一层浮置栅极介电层。继之，于沟槽下方之衬底中形成源极区。移除部分掩膜层，于沟槽外侧之衬底上形成第一间隙壁。然后蚀刻未被第一间隙壁覆盖之衬底，于沟槽旁之衬底中形成阶梯状凹陷。移除第一间隙壁，于衬底上形成一层控制栅极介电层。接下来于衬底上形成控制栅极，控制栅极自沟槽外侧延伸至阶梯状凹陷中。然后于阶梯状凹陷底部之衬底中形成漏极区。

上述非易失存储器的制造方法，其中控制栅极的形成方法例如是先于衬底上形成一层导体层，然后再移除部分导体层，以形成控制栅极，并且暴露出阶梯状凹陷底部之部分衬底。

上述非易失存储器的制造方法，其中浮置栅极的形成方法例如是先于衬底上形成一层导体层，导体层的顶面高于衬底顶面。然后，于导体层上之沟槽两侧壁形成第二间隙壁。以此第二间隙壁为掩膜，移除部分导体层，于沟槽两侧壁形成浮置栅极，并且暴露出沟槽底部之部分衬底。之后再移除第二间隙壁。

上述非易失存储器的制造方法，其中第一间隙壁的形成方法例如是先移除掩膜层，并与衬底上形成第一间隙壁材料层。之后移除部分第一间隙壁材料层，于浮置栅极的侧壁形成第一间隙壁。

上述非易失存储器的制造方法，更包括于形成浮置栅极介电层的步骤后，于沟槽中形成一层源极导体层。于形成源极导体层的步骤之后，更可以于源极导体层上形成一层保护层。

上述非易失存储器的制造方法，其中浮置栅极介电层的材质包括氧化硅/氮化硅/氧化硅。其中控制栅极的材质包括掺杂多晶硅。

上述非易失存储器的制造方法，更包括于形成漏极区的步骤后，形成位线，与漏极区电性连接。

本发明之非易失存储器的制造方法，由于在衬底中形成了一个阶梯状凹陷，使得设置于衬底上、延伸至阶梯状凹陷中之控制栅极之底部呈阶梯状，这也就是说，控制栅极下方的通道区即为阶梯状之通道区。由于阶梯状通道区之长度较长，可以避免漏电流产生，使得内存单元在程序化操作时，不会对邻近内存单元产生干扰，进而提高内存的可靠度。

为让本发明之上述和其它目的、特征和优点能更明显易懂，下文特举实施例，并配合所附图式，作详细说明如下。

附图说明

图1A至图1E是绘示本发明的实施例之非易失存储器的制造流程剖面图。

主要组件符号说明

100：衬底

101：垫层

103：掩膜层

105：沟槽

110：穿隧介电层

120、155：导体层

125：浮置栅极

130：浮置栅极介电层

132：源极区

135：源极导体层

137：保护层

120a、140：间隙壁

143：阶梯状凹陷

150：控制栅极介电层

160：控制栅极

170：漏极区

具体实施方式

图1A至图1E系绘示本发明的实施例之非易失存储器的制造流程剖面图。请参照图1A，此方法系先提供衬底100，衬底100例如是硅衬底。之后，衬底100上形成一层垫层101与一层掩膜层103。垫层101的材质例如是氧化硅，其形成方法例如是热氧化法。掩膜层103的材质例如是氮化硅、碳化硅或碳氧化硅，其形成方法例如是化学气相沉积法。

接着，请继续参照图1A，于衬底100、垫层101与掩膜层103中形成沟槽105。沟槽105的形成方法例如是先图案化此掩膜层103与垫层101，并以图案化之后的掩膜层103为掩膜，移除部分衬底100以形成沟槽105。其中，图案化此掩膜层103与垫层101的方法例如是先形成一层图案化光阻层(未绘示)，再以此图案化光阻层为掩膜，移除暴露出之掩膜层103与垫层101。移除部分掩膜层103与垫层101的方法例如是反应性离子蚀刻法。移除部分衬底100的方法例如是干式蚀刻法。

继而，请参照图1A，于沟槽105中形成一层穿隧介电层110。穿隧介电层110的材质例如是氧化硅，其形成方法例如是热氧化法或化学气相沉积法。然后，于沟槽105中形成一层导体层120，导体层120的顶面高于衬底100的顶面。导体层120的材质例如是掺杂多晶硅，其形成方法例如是先于衬底100上形成一层共形的导体材料层(未绘示)，之后移除掩膜层103上之导体材料层，以及沟槽105顶部之部分导体材料层以形成之。随后在导体层120上方之沟槽105两侧壁形成间隙壁120a，其材质例如是氧化硅。间隙壁120a的形成方法例如是先以化学气相沉积法于衬底100上形成一层间隙壁材料层(未绘示)，然后对间隙壁材料层进行干式蚀刻工艺，以形成位于沟槽105两侧壁的一对间隙壁120a。

接下来，请参照图1B，移除部分导体层120，于沟槽105侧壁形成浮置栅极125，且暴露出沟槽105底部之部分衬底100。移除部分导体层120的方法例如是利用间隙壁120a为掩膜进行反应性离子蚀刻法。所形成的浮置栅极125例如是呈区块状，位于沟槽105相对的两侧壁。接着，移除间隙壁120a，移除的方法例如是湿式蚀刻法。而后，于浮置栅极125上形成一层浮置栅极介电层130。浮置栅极介电层130例如是氧化硅层、氮化硅层、氮氧化硅层或是复合介电层如氧化硅/氮化硅层或是氧化硅/氮化硅/氧化硅层。浮置栅极介电层130的形成方法例如是热氧化法或是依照其材质，以不同的反应气体进行化学气相沉积法。

继之，请继续参照图1B，于沟槽105下方之衬底100中形成源极区132。源极区132例如是P型掺杂区或是N型掺杂区，其例如是以浮置栅极125为掩膜，进行杂质注入以形成之。然后，于沟槽105中形成一层源极导体层135，源极导体层135的顶面高于浮置栅极125的顶部。源极导体层135的材质例如是掺杂多晶硅，其形成方法例如是利用化学气相沉积法形成一层未掺杂多晶硅之后，进行离子注入步骤以形成之，或者也可以采用临场注入杂质的方式以化学气相沉积法形成掺杂多晶硅。当然，源极导体层135的材质也可以是金属、金属硅化物等导体材料，其形成方法例如是物理气相沉积法或化学气相沉积法。当然，若是先前形成的浮置栅极介电层130覆盖住沟槽105底部，则需先将沟槽105底部之浮置栅极介电层130移除，再形成前述之源极导体层135。之后，于源极导体层135上形成一层保护层137。保护层137的材质例如是氧化硅，保护层137的形成方法例如是热氧化法或化学气相沉积法。

接着，请参照图1C，移除掩膜层103与垫层101，移除的方法包括湿式蚀刻法或干式蚀刻法。之后，于衬底100上形成间隙壁材料层(未绘示)，间隙壁材料层的材质例如是氮化硅、碳化硅或碳氧化硅，其形成方法例如是化学气相沉积法。继而移除部分间隙壁材料层，于该浮置栅极125与源极导体层135侧壁形成间隙壁140。移除部分间隙壁材料层的方法例如是进行干式蚀刻法。其后，以间隙壁140为掩膜，移除部分衬底100而于衬底100中形成阶梯状凹陷143。移除部分衬底100的方法例如是反应性离子蚀刻法。当然，间隙壁140也可以是利用移除部分掩膜层103的方法以形成之。如此即无须另外形成间隙壁材料层。

然后，请参照图1D，移除间隙壁140，移除的方法例如是干式蚀刻法或湿式蚀刻法。之后，于衬底100上形成控制栅极介电层150。控制栅极介电层150的材质例如是氧化硅，其形成方法例如是热氧化法或是化学气相沉积法。而后，于衬底100上形成一层共形的导体层155，覆盖住控制栅极介电层150与保护层137。导体层155的材质例如是掺杂多晶硅，其形成方法例如是利用化学气相沉积法形成一层未掺杂多晶硅之后，进行离子注入步骤以形成之，或者也可以采用临场注入杂质的方式以化学气相沉积法形成掺杂多晶硅。当然，导体层155的材质也可以是金属、金属硅化物等导体材料，其形成方法例如是化学气相沉积法或物理气相沉积法。

接下来，请参照图1E，移除部分导体层155而形成控制栅极160，控制栅极160位于浮置栅极125、源极导体层135的侧壁，并且延伸至阶梯状凹陷143中。移除部分导体层155的方法例如是干式蚀刻法。继之，于阶梯状凹陷143底部之衬底100中形成漏极区170。漏极区170例如是P型掺杂区或N型掺杂区，其形成方法例如是以控制栅极160为掩膜，对暴露出之衬底100进行杂质注入以形成之。于形成源极区170之后，更可以形成一条位线(未绘示)，与源极区170电性连接。至于后续完成非易失存储器的工艺为熟知本技艺者所周知，于此不再赘述。

在上述实施例中，由于在衬底100中形成了阶梯状凹陷143，使得控制栅极160下方的通道区得以成为阶梯状的通道区。藉由形成此种阶梯状信道区而拉长信道的长度，将可避免漏电流产生，使得内存在程序化、抹除操作时，不会产生干扰，进而提高内存的可靠度。

而且，控制栅极160下方之阶梯状通道区的长度，还可以透过对于阶梯状凹陷143深度的控制而改变，使得内存的设计布局可以更有弹性，更加符合目前组件积集化之趋势。

再者，由于本发明是采用自行对准的方式形成浮置栅极125与控制栅极160，而不是利用一般平版印刷技术，不但可以增加工艺裕度，也可以节省工艺成本与工艺时间。

上述实施例系说明本发明提出之非易失存储器的制造方法。以下欲说明的则是本发明所提出之非易失存储器的结构。

请参照图1E，其系绘示本发明实施例之非易失存储器的剖面示意图。此非易失存储器是由衬底100、浮置栅极125、控制栅极160、源极区132与漏极区170所组成的。其中，衬底100例如是硅衬底。衬底100中例如是设置有沟槽105与位于沟槽105旁之阶梯状凹陷143。

浮置栅极125设置于沟槽105侧壁，其材质例如是掺杂多晶硅、金属或金属硅化物等导体材料。控制栅极160例如是设置于沟槽105与阶梯状凹陷143之间的衬底100上，且延伸至阶梯状凹陷143中。由于控制栅极160有一部份是位于沟槽105与阶梯状凹陷143之间的衬底100上，另一部份则伸入阶梯状凹陷143之中，因此，控制栅极160的底部沿着衬底100与部分阶梯状凹陷143的表面，呈现一阶梯状。这也就是说，控制栅极160下方之通道区系成一阶梯之形状。衬底100上控制栅极160的材质例如是掺杂多晶硅、金属或金属硅化物等导体材料。

浮置栅极125与衬底100之间例如是设置有一层穿隧介电层110，穿隧介电层110的材质例如是氧化硅。控制栅极160的与浮置栅极160、衬底100之间例如是设置有一层控制栅极介电层150，控制栅极介电层150的材质例如是氧化硅。

源极区132设置于沟槽105底部之衬底100中，源极区132例如是P型掺杂区或N型掺杂区。漏极区170设置于阶梯状凹陷143底部之衬底100中，漏极区例如是与源极区相同导电型之P型掺杂区或N型掺杂区。漏极区170上例如是设置有一条与源极区170电性连接之位线(未绘示)。

源极区132上、浮置栅极125之间，例如是设置有一层源极导体层135，填满浮置栅极125之间的空隙。且源极导体层135的顶面例如是高于浮置栅极125的顶部。源极导体层135的材质例如是掺杂多晶硅、金属或金属硅化物等导体材料。源极导体层135与两侧之浮置栅极125之间例如是设置有一层浮置栅极介电层130。浮置栅极介电层130的材质例如是氧化硅、氮化硅、氮氧化硅或是二层以上之介电材料如：氧化硅氮化硅、氧化硅氮化硅/氧化硅等。源极导体层135上例如是设置有一层保护层137，保护层137的材质例如是氧化硅。

上述非易失存储器于沟槽105旁设置有阶梯状凹陷143，而控制栅极160设置于沟槽105与阶梯状凹陷143之间的衬底100上，且延伸至阶梯状凹陷143中，故而控制栅极160下方的通道区系为阶梯状之通道区。因此，在不增加内存横向尺寸，或甚至缩短内存横向尺寸的情况下，仍然可以增加通道区的长度。于是，便得以避免漏电流的产生，防止内存于程序化与抹除操作时产生干扰的情形，进一步提高内存的可靠度。

虽然本发明已以实施例揭露如上，然其并非用以限定本发明，任何熟习此技艺者，在不脱离本发明之精神和范围内，当可作些许之更动与润饰，因此本发明之保护范围当视后附之权利要求所界定者为准。

Claims (20)

1.一种非易失存储器，包括：

衬底，该衬底中设置有沟槽，且该沟槽旁之该衬底具有阶梯状凹陷；

浮置栅极，设置于该沟槽侧壁；

控制栅极，设置于该沟槽与该阶梯状凹陷之间的该衬底上，且延伸至该阶梯状凹陷中；

源极区，设置于该沟槽底部之该衬底中；以及

漏极区，设置于该阶梯状凹陷底部之该衬底中。

2.如权利要求1所述之非易失存储器，其中该浮置栅极的顶部高于该衬底的顶面。

3.如权利要求1所述之非易失存储器，更包括穿隧介电层，设置于该浮置栅极与该衬底之间。

4.如权利要求1所述之非易失存储器，更包括浮置栅极介电层，设置于该浮置栅极表面。

5.如权利要求1所述之非易失存储器，其中该浮置栅极介电层的材质包括氧化硅/氮化硅/氧化硅。

6.如权利要求1所述之非易失存储器，更包括控制栅极介电层，设置于该控制栅极与该浮置栅极、该衬底之间。

7.如权利要求1所述之非易失存储器，更包括一源极导体层，位于该源极区上，填满该沟槽。

8.如权利要求7所述之非易失存储器，更包括保护层，设置于该源极导体层上。

9.如权利要求1所述之非易失存储器，其中该控制栅极下方之通道区呈阶梯状。

10.如权利要求1所述之非易失存储器，更包括位线，与该漏极区电性连接。

11.如权利要求1所述之非易失存储器，其中该控制栅极的材质包括掺杂多晶硅。

12.一种非易失存储器的制造方法，包括

提供衬底；

于该衬底上形成掩膜层；

于该衬底与该掩膜层中形成沟槽；

于该沟槽中形成穿隧介电层；

于该沟槽侧壁形成浮置栅极；

于该浮置栅极上形成浮置栅极介电层；

于该沟槽下方之该衬底中形成源极区；

移除部分该掩膜层，于该沟槽外侧之该衬底上形成第一间隙壁；

蚀刻未被该第一间隙壁覆盖之该衬底，于该沟槽旁之该衬底中形成阶梯状凹陷；

移除该第一间隙壁；

于该衬底上形成控制栅极介电层；

于该衬底上形成控制栅极，该控制栅极自该沟槽外侧延伸至该阶梯状凹陷中；以及

于该阶梯状凹陷底部之该衬底中形成一漏极区。

13.如权利要求12所述之非易失存储器的制造方法，其中该控制栅极的形成方法包括：

于该衬底上形成导体层；以及

移除部分该导体层，以形成该控制栅极，且暴露出该阶梯状凹陷底部之部分该衬底。

14.如权利要求12所述之非易失存储器的制造方法，其中该浮置栅极的形成方法包括：

于该衬底上形成导体层，该导体层的顶面高于该衬底顶面；

于该导体层上之该沟槽两侧壁形成第二间隙壁；

以该第二间隙壁为掩膜，移除部分该导体层，于该沟槽两侧壁形成该浮置栅极，且暴露出该沟槽底部之部分该衬底；以及

移除该第二间隙壁。

15.如权利要求12所述之非易失存储器的制造方法，其中该第一间隙壁的形成方法更包括：

移除该掩膜层；

与该衬底上形成第一间隙壁材料层；以及

移除部分该第一间隙壁材料层，于该浮置栅极的侧壁形成该第一间隙壁。

16.如权利要求12所述之非易失存储器的制造方法，更包括于形成该浮置栅极介电层的步骤后，于该沟槽中形成源极导体层。

17.如权利要求16所述之非易失存储器的制造方法，更包括于形成该源极导体层的步骤之后，于该源极导体层上形成保护层。

18.如权利要求12所述之非易失存储器的制造方法，其中该浮置栅极介电层的材质包括氧化硅/氮化硅/氧化硅。

19.如权利要求12所述之非易失存储器的制造方法，其中该控制栅极的材质包括掺杂多晶硅。

20.如权利要求12所述之非易失存储器的制造方法，更包括于形成该漏极区的步骤后，形成位线，与该漏极区电性连接。

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