KR100695430B1 - 비휘발성 메모리 소자의 플로팅 게이트 형성방법 - Google Patents
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Abstract
본 발명은 SAFG(Self Aligned Floating Gate) 공정시 소자 분리막 내에 공극이 발생되는 것을 억제하면서 플로팅 게이트의 두께(면적)를 확보하여 소자의 동작특성을 향상시키고, 이를 통해 소자의 수율을 향상시킬 수 있는 비휘발성 메모리 소자의 플로팅 게이트 형성방법을 제공하기 위한 것으로, 이를 위해 본 발명은 패드 질화막이 증착된 기판을 제공하는 단계와, 상기 패드 질화막과 상기 기판을 식각하여 트렌치를 형성하는 단계와, 상기 트렌치가 매립되는 소자 분리막을 형성하는 단계와, 상기 패드 질화막을 제거하여 상기 소자 분리막을 돌출시키는 단계와, 상기 소자 분리막 사이로 노출된 상기 기판을 일정 깊이로 리세스시키는 단계와, 리세스된 상기 기판 상부 표면에 터널 산화막을 형성하는 단계와, 상기 소자 분리막 사이에 고립되도록 상기 터널 산화막 상에 플로팅 게이트를 형성하는 단계를 포함하는 비휘발성 메모리 소자의 플로팅 게이트 형성방법을 제공한다.
비휘발성 메모리 소자, 낸드 플래시, SAFG
Description
도 1a 내지 도 1d는 종래기술에 따른 플래시 메모리 소자의 플로팅 게이트 형성방법을 도시한 공정 단면도.
도 2a 내지 도 2e는 본 발명의 바람직한 실시예에 따른 플래시 메모리 소자의 플로팅 게이트 형성방법을 도시한 공정 단면도.
<도면의 주요 부분에 대한 부호의 설명>
10, 110 : 기판
11, 111 : 패드 산화막
12, 112 : 패드 질화막
13, 113 : 트렌치
14, 114 : HDP 산화막(소자 분리막)
15 : 공극
16, 118 : 터널 산화막
17, 119 : 폴리 실리콘막(플로팅 게이트)
본 발명은 비휘발성 메모리 소자(nonvolatile memory device)의 제조방법에 관한 것으로, 특히 스택형(stack type) 낸드(NAND) 플래시 메모리 소자의 제조방법에서 SAFG(Self Aligned Floating Gate) 공정을 적용한 플로팅 게이트 형성방법에 관한 것이다.
최근에는 전기적으로 프로그램(program)과 소거(erase)가 가능하며, 일정 주기로 데이터(data)를 재작성하는 리프레시(refresh) 기능이 필요 없는 플래시 메모리 소자의 수요가 증가하고 있다. 그리고, 많은 데이터를 저장할 수 있는 대용량 메모리 소자의 개발을 위해서 메모리 소자의 고집적화 기술에 대한 연구가 활발하게 진행되고 있다. 여기서, 프로그램이라 함은 데이터를 메모리 셀에 기입(write)하는 동작을 가리키며, 소거라 함은 메모리 셀에 기입된 데이터를 제거하는 동작을 가리킨다.
메모리 소자의 고집적화를 위해 복수개의 메모리 셀(memory cell)들이 직렬로 접속(즉, 인접한 셀 끼리 드레인 또는 소오스를 서로 공유하는 구조)되어 한 개의 스트링(string)을 구성하는 낸드 플래시 메모리 소자(NAND-type flash memory device)가 개발되었다. 낸드 플래시 메모리 소자는 노어 플래시 메모리 소자(NOR-type flash memory device)와 달리 순차적으로 정보를 독출(read)하는 메모리 소자이다. 이러한 낸드 플래시 메모리 소자의 프로그램 및 소거는 F-N 터널링 (tunneling) 방식을 이용하여 플로팅 게이트(floating gate)에 전자를 주입하거나 방출하면서 메모리 셀의 문턱전압(threshold Voltage, Vt)을 제어함으로써 이루어진다.
한편, 0.07㎛ 테크놀로지(technology)급 낸드 플래시 메모리 소자의 플로팅 게이트 형성방법은 액티브 영역(active region)과 플로팅 게이트 간의 중첩 마진(overlay margin)의 감소에 따라 SAFG(Self Aligned Floating Gate) 공정을 적용하고 있다.
도 1a 내지 도 1d는 종래기술에 따른 SAFG 공정을 설명하기 위하여 도시한 공정 단면도이다.
먼저, 도 1a에 도시된 바와 같이, 기판(10) 상에 패드 산화막(11)과 패드 질화막(12)을 순차적으로 증착한 후 STI(Shallow Trench Isolation) 공정을 실시하여 트렌치(trench, 13)를 형성한다.
이어서, 도 1b에 도시된 바와 같이, 트렌치(13)가 매립되도록 HDP(High Density Plasma) 산화막(14)을 증착한다. 그런 다음, CMP(Chemical Mechanical Polishing) 공정을 통해 HDP 산화막(14)을 평탄화하여 트렌치 내부에 고립되는 소자 분리막을 형성한다. 이하에서는 참조번호 '14'를 소자 분리막으로 표시하기로 한다.
이어서, 도 1c에 도시된 바와 같이, 패드 질화막(12)과 패드 산화막(11)을 제거하여 소자 분리막(14)을 돌출시킨다.
이어서, 도 1d에 도시된 바와 같이, 소자 분리막(14) 사이로 노출된 액티브 영역의 기판(10) 상부 표면에 터널 산화막(16)을 형성한 후 그 상부에 플로팅 게이트용 폴리 실리콘막(17)을 증착한다. 그런 다음, 소자 분리막(14)을 연마 장벽층으로 이용한 CMP 공정을 실시하여 소자 분리막(14) 사이에 고립된 플로팅 게이트를 형성한다.
그러나, 종래기술에 따른 SAFG 공정에서는 도 1a에 도시된 바와 같이 플로팅 게이트의 두께를 확보하기 위하여 패드 질화막(12)을 1500~2000Å 정도의 두께로 비교적 두껍게 증착한다. 그리고, 패드 산화막(11)은 대략 80Å 두께로 형성한다. 이에 따라, 도 1b에 도시된 바와 같이 트렌치(13, 도1a참조) 내부에 HDP 산화막(14) 증착시 높은 종횡비(Aspect Ratio, H1)에 의해 공극(void, 15)이 발생된다. 이러한 공극(15)은 후속 공정을 진행하는 과정에서도 제거되지 않고 그대로 존재하게 되고, 이로 인하여 소자의 동작 특성에 악영향을 미쳐 소자의 수율을 감소시키는 원인이 된다.
따라서, 본 발명은 상기한 종래기술의 문제점을 해결하기 위해 안출된 것으로서, SAFG 공정시 소자 분리막 내에 공극이 발생되는 것을 억제하면서 플로팅 게이트의 두께(면적)를 확보하여 소자의 동작특성을 향상시키고, 이를 통해 소자의 수율을 향상시킬 수 있는 비휘발성 메모리 소자의 플로팅 게이트 형성방법을 제공하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 일측면에 따른 본 발명은, 패드 질화막이 증착된 기판을 제공하는 단계와, 상기 패드 질화막과 상기 기판을 식각하여 트렌치를 형성하는 단계와, 상기 트렌치가 매립되는 소자 분리막을 형성하는 단계와, 상기 패드 질화막을 제거하여 상기 소자 분리막을 돌출시키는 단계와, 상기 소자 분리막 사이로 노출된 상기 기판을 일정 깊이로 리세스시키는 단계와, 리세스된 상기 기판 상부 표면에 터널 산화막을 형성하는 단계와, 상기 소자 분리막 사이에 고립되도록 상기 터널 산화막 상에 플로팅 게이트를 형성하는 단계를 포함하는 비휘발성 메모리 소자의 플로팅 게이트 형성방법을 제공한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명한다. 또한, 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이며, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나, 또는 그들 사이에 제3의 층이 개재될 수도 있다. 또한 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분은 동일한 구성요소들을 나타낸다.
실시예
도 2a 내지 도 2e는 본 발명의 바람직한 실시예에 따른 SAFG 적용한 비휘발성 메모리 소자의 플로팅 게이트 형성방법을 설명하기 위하여 도시한 공정 단면도이다.
먼저, 도 2a에 도시된 바와 같이, 반도체 기판(110) 상부에 패드 산화막(111) 및 패드 질화막(112)을 순차적으로 증착한다. 이때, 패드 질화막(112)은 후속 HDP 산화막(114, 도2b참조) 증착 공정시 종횡비(H2)를 최소화하여 HDP 산화막(114) 내부에 공극이 발생되지 않는 두께로 증착한다. 바람직하게는 500~1000Å 두께로 증착한다.
이어서, STI 공정을 실시하여 기판(110) 내부에 트렌치(113)를 형성한다. 이때, STI 공정은 패드 질화막(112) 상부에 감광막을 도포한 후 포토 마스크를 이용한 노광 및 현상공정을 실시하여 감광막 패턴을 형성한다. 그런 다음, 상기 감광막 패턴을 식각 마스크로 이용한 식각공정을 실시하여 패드 질화막(112), 패드 산화막(111) 및 기판(110)을 식각한다. 이로써, 기판(110) 내에는 소정 폭과 깊이를 갖는 트렌치(113)가 형성된다.
한편, STI 공정시 패드 질화막(112)은 거의 수직(90도)으로 식각되도록 공정을 진행하는 것이 바람직하다. 이는, 플로팅 게이트용 폴리 실리콘막(119, 도2e참조) 증착공정을 안정적으로 가져가기 위함이다. 예컨대, 패드 질화막(112)이 수직으로 식각되지 않고, 슬로프(slope)를 갖도록 식각되는 경우 HDP 산화막(114) 증착공정시 패드 질화막(112)과 대응되는 부위에 증착된 HDP 산화막(114)이 네가티브 슬로프(negative slope)를 갖게 되고, 이로 인하여 폴리 실리콘막(119) 증착공정시 인접한 HDP 산화막(114) 사이에 형성된 캐버티(cavity) 상부의 폭이 저부의 폭보다 작아져 안정적으로 폴리 실리콘막(119)이 증착되지 않고 그 내부에 심(seam)이 발생될 수도 있기 때문이다. 여기서, 캐버티는 HDP 산화막(114) 사이에 형성된 공간으로서 후속 공정을 통해 터널 산화막(118, 도2e참조)과 플로팅 게이트가 형성되는 영역이다.
이어서, STI 공정시 트렌치(113) 내부면의 손상을 보상하고, 트렌치(113)의 상부 모서리 부위를 라운딩(rounding) 처리하기 위하여 월(wall) 산화공정을 실시할 수도 있다.
이어서, 도 2b에 도시된 바와 같이, 트렌치(113, 도 2a참조)가 매립되도록 HDP 산화막(114)을 증착한다. 이때, 도 2a에서 패드 질화막(112)의 두께를 1000Å이하로 비교적 얇게 증착하였기 때문에 HDP 산화막(114) 증착공정시 종횡비(H2)는 종래에 비해 현저히 감소된다. 이에 따라 HDP 산화막(114) 내부에 공극은 전혀 발생되지 않는다.
이어서, 패드 질화막(112)을 연마 장벽층으로 이용한 CMP 공정(115)을 실시하여 HDP 산화막(114)을 평탄화한다. 이로써, 트렌치(113) 내부에 고립된 소자 분리막이 형성된다. 이하에서는, 참조번호 '114'를 소자 분리막으로 표시하기로 한다.
이어서, 도 2c에 도시된 바와 같이, 인산(H3PO4)과 DHF(Dilute HF(H20로 희석된 HF용액)) 또는 BOE(Buffered Oxide Etchant(HF와 NH4F가 혼합된 용액))를 이용한 식각공정(116)을 실시하여 패드 질화막(112)과 패드 산화막(111)을 순차적으로 제거한다.
식각공정(116)은 우선 인산을 이용하여 패드 질화막(112)을 선택적으로 제거한 후 DHF 또는 BOE를 이용하여 잔류되는 패드 산화막(111)을 제거하는 과정으로 이루어진다.
이어서, 도 2d에 도시된 바와 같이, 식각공정(117)을 실시하여 노출된 기판(110)을 일정 깊이로 리세스(recess)시킨다. 이때, 기판(110)의 리세스 깊이는 후속 공정을 통해 형성되는 플로팅 게이트의 두께를 고려하여 결정하는 것이 바람직하다. 즉, 기판(110)의 리세스 깊이는 도 2a에서 종횡비를 고려하여 얇게 가져간 패드 질화막(112)의 두께를 보상하는 범위 내에서 그 두께가 결정되어야 하며, 또한 후속 어닐(anneal) 공정시 산화될 수 있는 두께를 감안하여 그 두께가 결정되어져야 할 것이다.
한편, 식각공정(117)은 소자 분리막(114)과 기판(110) 간의 식각 선택비를 고려하여 선택적으로 기판(110)만 리세스되도록 실시하여야 한다. 이를 위해 본 실시예에서는 산화막에 대한 식각 선택비가 높은 HBr(Hydrogen Bromide)/O2 가스를 사용한다.
이어서, 식각공정(117)시 손상된 기판(110)의 표면을 치유하기 위하여 어닐 공정을 실시한다.
이어서, 도 2e에 도시된 바와 같이, 소자 분리막(114) 사이로 노출된 기판 (110) 상부 표면에 대하여 산화공정을 실시하여 터널 산화막(118)을 형성한다. 이때, 터널 산화막(118)은 습식산화공정으로 750℃ 내지 800℃의 온도범위 내에서 순수 산화막을 형성한 후 이 순수 산화막에 대하여 900℃ 내지 910℃의 온도범위 내에서 N2 가스를 이용한 어닐공정을 20분 내지 30분 동안 실시하여 형성한다. 이처럼, 순수 산화막을 형성한 후 이 순수 산화막에 대하여 N2 가스를 이용한 어닐공정을 실시하는 이유는 터널 산화막(118)과 기판(110) 계면 간의 결함밀도를 최소화시키기 위함이다.
이어서, 터널 산화막(118) 상에 폴리 실리콘막(119)을 증착한다. 폴리 실리콘막(119)은 도프트(doped) 폴리 실리콘막 또는 언도프트(undoped) 폴리 실리콘막, 바람직하게는 도프트 폴리 실리콘막으로 형성한다. 도프트의 경우 SiH4 가스와 PH3 가스를 이용하여 LPCVD(Low Pressure Chemical Vapor Deposition) 방식으로 증착한다.
이어서, 소자 분리막(114)을 연마 장벽층으로 이용한 CMP 공정을 실시하여 폴리 실리콘막(119)을 연마한다. 이로써, 소자 분리막(114) 사이에 자기정렬된 플로팅 게이트가 형성된다.
본 발명의 기술 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 이 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예들이 가능함을 이해할 수 있을 것이다.
이상에서 설명한 바와 같이, 본 발명에 의하면, SAFG 적용한 비휘발성 메모리 소자의 플로팅 게이트 형성공정에 있어서, STI 공정시 하드 마스크(hard mask)로 기능하는 패드 질화막의 두께를 얇게 증착하여 종횡비를 최대한 감소시킨 후 HDP 산화막 증착공정을 진행한 다음 패드 산화막을 제거하고, 후속 플로팅 게이트용 폴리 실리콘막 증착공정 전에 기판을 일정 깊이로 리세스시켜 패드 질화막의 두께 감소로 인한 플로팅 게이트의 두께 감소를 보상하여 줌으로써 SAFG 공정시 소자 분리막 내에 공극이 발생되는 것을 억제하면서 플로팅 게이트의 두께(면적)를 확보하여 소자의 동작특성을 향상시킬 수 있다. 이를 통해 소자의 수율을 향상시킬 수 있다.
Claims (9)
- 패드 질화막이 증착된 기판을 제공하는 단계;상기 패드 질화막과 상기 기판을 식각하여 트렌치를 형성하는 단계;상기 트렌치가 매립되는 소자 분리막을 형성하는 단계;상기 패드 질화막을 제거하여 상기 소자 분리막을 돌출시키는 단계;상기 소자 분리막 사이로 노출된 상기 기판을 일정 깊이로 리세스시키는 단계;리세스된 상기 기판 상부 표면에 터널 산화막을 형성하는 단계; 및상기 소자 분리막 사이에 고립되도록 상기 터널 산화막 상에 플로팅 게이트를 형성하는 단계를 포함하는 비휘발성 메모리 소자의 플로팅 게이트 형성방법.
- 삭제
- 제 1 항에 있어서,상기 패드 질화막은 500~1000Å의 두께로 증착되는 비휘발성 메모리 소자의 플로팅 게이트 형성방법.
- 삭제
- 제 1 항에 있어서,상기 기판을 리세스시킨 후, 상기 기판에 손상된 부위를 치유하기 위하여 어닐 공정을 실시하는 단계를 더 포함하는 비휘발성 메모리 소자의 플로팅 게이트 형성방법.
- 제 1 항에 있어서,상기 기판을 리세스시키는 단계는 HBr/O2 가스를 이용하여 실시하는 비휘발성 메모리 소자의 플로팅 게이트 형성방법.
- 제 1 항에 있어서,상기 기판 상에 상기 패드 질화막을 증착하기 전에 상기 기판 상에 패드 산화막을 형성하는 단계를 더 포함하는 비휘발성 메모리 소자의 플로팅 게이트 형성방법.
- 제 7 항에 있어서,상기 패드 질화막을 제거한 후 상기 패드 산화막을 제거하는 단계를 더 포함하는 비휘발성 메모리 소자의 플로팅 게이트 형성방법.
- 제 8 항에 있어서,상기 패드 산화막을 제거하는 단계는 DHF 또는 BOE를 이용하여 실시하는 비휘발성 메모리 소자의 플로팅 게이트 형성방법.
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Non-Patent Citations (1)
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|---|
| 국내 공개특허공보 제2000-27547호 |
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