KR100622030B1 - 비휘발성 메모리 소자의 제조방법 - Google Patents
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Abstract
본 발명은 플로팅 게이트 형성공정시 마스크 공정을 최소화하여 공정을 단순화하는 동시에 셀 간 간섭을 감소시킬 수 있는 스택 구조형 비휘발성 메모리 소자의 제조방법을 제공하기 위한 것으로, 이를 위해 본 발명은 터널 산화막과 제1 폴리 실리콘막이 순차적으로 증착된 기판을 제공하는 단계와, 상기 제1 폴리 실리콘막, 상기 터널 산화막 및 상기 기판을 식각하여 플로팅 게이트를 형성하는 동시에 상기 기판 내에 트렌치를 형성하는 단계와, 상기 트렌치가 매립되도록 상기 소자 분리막을 형성하는 단계와, 상기 소자 분리막을 리세스시켜 상기 트렌치의 일부 영역을 노출시키는 단계와, 상기 트렌치를 포함하는 전체 구조 상부의 단차를 따라 유전체막을 형성하는 단계와, 상기 유전체막 상에 제2 폴리 실리콘막을 증착한 후 식각하여 컨트롤 게이트를 형성하는 단계를 포함하는 비휘발성 메모리 소자의 제조방법을 제공한다.
비휘발성 메모리 소자, 낸드 플래시, 플로팅 게이트
Description
도 1a 내지 도 1e는 종래기술에 따른 플래시 메모리 소자의 제조방법을 도시한 공정 단면도.
도 2a 내지 도 2d는 본 발명의 바람직한 실시예에 따른 플래시 메모리 소자의 제조방법을 도시한 공정 단면도.
<도면의 주요 부분에 대한 부호의 설명>
10, 110 : 기판 11, 111 : 터널 산화막
12, 112 : 제1 폴리 실리콘막 13, 113 : 버퍼 산화막
14, 114 : 질화막 15, 115 : 하드 마스크
16, 116 : 트렌치 17, 117 : 월산화막
18, 118 : 소자 분리막 19, 121 : 제2 폴리 실리콘막
20 : 마스크 21, 120 : 유전체막
22 : 제3 폴리 실리콘막 23 : 텅스텐 실리사이드층(또는, 텅스텐)
114 : 캡핑층 122 : 금속 실리사이드층
본 발명은 비휘발성 메모리 소자(nonvolatile memory device)의 제조방법에 관한 것으로, 특히 스택형(stack type) 낸드(NAND) 플래시 메모리 소자의 제조방법에 관한 것이다.
최근에는 전기적으로 프로그램(program)과 소거(erase)가 가능하며, 일정 주기로 데이터(data)를 재작성하는 리프레시(refresh) 기능이 필요 없는 플래시 메모리 소자의 수요가 증가하고 있다. 그리고, 많은 데이터를 저장할 수 있는 대용량 메모리 소자의 개발을 위해서 메모리 소자의 고집적화 기술에 대한 연구가 활발하게 진행되고 있다. 여기서, 프로그램이라 함은 데이터를 메모리 셀에 기입(write)하는 동작을 가리키며, 소거라 함은 메모리 셀에 기입된 데이터를 제거하는 동작을 가리킨다.
메모리 소자의 고집적화를 위해 복수개의 메모리 셀(memory cell)들이 직렬로 접속(즉, 인접한 셀 끼리 드레인 또는 소오스를 서로 공유하는 구조)되어 한 개의 스트링(string)을 구성하는 낸드 플래시 메모리 소자(NAND-type flash memory device)가 개발되었다. 낸드 플래시 메모리 소자는 노어 플래시 메모리 소자(NOR-type flash memory device)와 달리 순차적으로 정보를 독출(read)하는 메모리 소자이다. 이러한 낸드 플래시 메모리 소자의 프로그램 및 소거는 F-N 터널링(tunneling) 방식을 이용하여 플로팅 게이트(floating gate)에 전자를 주입하거나 방출하면서 메모리 셀의 문턱전압(threshold Voltage, Vt)을 제어함으로써 이루어진다.
한편, 0.09㎛ 및 0.15㎛ 테크놀로지(technology)급 1기가(giga) 낸드 플래시 메모리 소자에서 소자를 분리시키기 위한 스킴(scheme)은 터널 산화막(tunnel oxide)의 질을 확보하기 위해서 플로팅 게이트의 일부가 되는 얇은 폴리 실리콘막을 사용하여 하부 게이트 전극 프로파일(profile)을 먼저 정의한 후 분리 공정을 실시하는 SA-STI(Self Aligned Shallow Trench Isolation) 공정이 널리 사용되고 있다.
이하, 도 1a 내지 도 1e를 참조하여 종래기술에 따른 SA-STI 공정을 이용한 스택형 낸드 플래시 메모리 소자의 제조방법을 설명하기로 한다. 여기서, 도 1a 내지 도 1e는 공정 단면도이다.
먼저, 도 1a에 도시된 바와 같이, 반도체 기판(10) 상에 순차적으로 터널 산화막(11), 제1 폴리 실리콘막(12), 버퍼 산화막(13), 질화막(14) 및 하드 마스크(hard mask, 15)를 순차적으로 증착한다. 그런 다음, 포토리소그래피(photolithography) 공정을 실시하여 하드 마스크(15)를 식각한 후 식각된 하드 마스크(15)를 식각 마스크로 이용한 식각공정을 실시하여 기판(10) 내에 복수의 트렌치(trench, 16)를 형성한다.
이어서, 도 1b에 도시된 바와 같이, 트렌치(16) 내측벽에 산화공정을 실시하여 월 산화막(wall oxide, 17)을 형성한다. 그런 다음, 트렌치(16)가 매립되도록 HDP(High Density Plasma) 산화막을 증착한 후 CMP(Chemical Mechanical Polishing) 공정을 실시하여 트렌치(16) 내부에 고립된 소자 분리막(18)을 형성한다.
이어서, 도 1c에 도시된 바와 같이, 하드 마스크(15)와 질화막(14)을 제거한다. 그런 다음, 세정공정을 실시하여 버퍼 산화막(13)을 제거하여 제1 폴리 실리콘막(12)을 노출시킨다.
이어서, 도 1d에 도시된 바와 같이, 질화막(14)이 제거된 전체 구조 상부에 제2 폴리 실리콘막(19)을 증착한다. 그런 다음, 그 상부에 플로팅 게이트용 마스크(20)를 형성한 후 식각공정을 실시하여 소자 분리막(18)에 의해 분리된 플로팅 게이트를 형성한다. 즉, 플로팅 게이트는 제1 및 제2 폴리 실리콘막(12, 19)으로 형성된다.
이어서, 도 1e에 도시된 바와 같이, 스트립 공정을 실시하여 마스크(20, 도 1d 참조)를 제거한 후 플로팅 게이트를 포함하는 전체 구조 상부의 단차를 따라 유전체막(20)을 증착한다. 이때, 유전체막(20)은 ONO(Oxide/Nitride/Oxide, 20a 내지 20c)로 형성한다. 그런 다음, 유전체막(20) 상부에 컨트롤 게이트용 제3 폴리 실리콘막(21)과 텅스텐 실리사이드층(22)(또는, 텅스텐층)을 순차적으로 증착한 후 컨트롤 게이트용 마스크(미도시)를 이용한 식각공정을 실시하여 컨트롤 게이트를 형성한다.
상기에서 설명한 바와 같이, 종래기술에 따른 낸드 플래시 메모리 소자의 제조방법에서는 플로팅 게이트, 컨트롤 게이트 및 유전체막 간의 커플링 비(coupling ratio)를 증가시키기 위하여 SA-STI 공정 후 도 1d에 도시된 바와 같이 제2 폴리 실리콘막(21)을 슬로프(slope)형태로 식각하는 공정이 적용되고 있다. 그러나, 이러한 공정은 디자인 룰(design rule)이 감소함에 따라 플로팅 게이트용 마스크 정렬 마진(align margin) 확보의 어려움이 발생되는 한편, 셀 간 간섭(interference) 감소에 한계가 있으며, 또한 플로팅 게이트 형성을 위한 마스크 공정이 추가되는 문제점이 있다.
따라서, 본 발명은 상기한 종래기술의 문제점을 해결하기 위해 안출된 것으로서, 플로팅 게이트 형성공정시 마스크 공정을 최소화하여 공정을 단순화하는 동시에 셀 간 간섭을 감소시킬 수 있는 플래시 메모리 소자의 제조방법을 제공하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 일측면에 따른 본 발명은, 터널 산화막과 제1 폴리 실리콘막이 순차적으로 증착된 기판을 제공하는 단계와, 상기 제1 폴리 실리콘막, 상기 터널 산화막 및 상기 기판을 식각하여 플로팅 게이트를 형성하는 동시에 상기 기판 내에 트렌치를 형성하는 단계와, 상기 트렌치가 매립되도록 상기 소자 분리막을 형성하는 단계와, 상기 소자 분리막을 리세스시켜 상기 트렌치의 일부 영역을 노출시키는 단계와, 상기 트렌치를 포함하는 전체 구조 상부의 단차를 따라 유전체막을 형성하는 단계와, 상기 유전체막 상에 제2 폴리 실리콘막을 증착한 후 식각하여 컨트롤 게이트를 형성하는 단계를 포함하는 비휘발성 메모리 소자의 제조방법을 제공한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명한다. 또한, 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이며, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나, 또는 그들 사이에 제3의 층이 개재될 수도 있다. 또한 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분은 동일한 구성요소들을 나타낸다.
실시예
도 2a 내지 도 2d는 본 발명의 바람직한 실시예에 따른 플래시 메모리 소자의 제조방법을 설명하기 위하여 도시한 공정 단면도로서, 스택형 낸드 플래시 메모리 소자의 셀을 도시하였다.
먼저, 도 2a에 도시된 바와 같이, 반도체 기판(110) 상에 스크린 산화막(screen oxide, 미도시)을 형성한다. 상기 스크린 산화막은 후속 공정에서 실시되는 웰(well) 이온주입공정 또는 문턱전압 이온주입공정시 반도체 기판(110)의 계면(surface)이 손상되는 것을 방지한다. 여기서, 웰 이온주입공정은 반도체 기판 (110)에 웰 영역을 형성하기 위해 실시되고, 문턱전압 이온주입공정은 문턱전압을 조절하기 위해 실시된다.
이어서, 웰 이온주입공정과 문턱전압 이온주입공정을 실시하여 기판(110)에는 웰 영역(미도시)이 형성된다. 여기서, 웰 영역은 트리플(triple) 구조로 형성될 수 있다.
이어서, 기판(110) 상에 터널 산화막(111)을 형성한다. 여기서, 터널 산화막(111)은 습식산화공정으로 750℃ 내지 800℃의 온도범위 내에서 순수 산화막을 형성한 후 이 순수 산화막에 대하여 900℃ 내지 910℃의 온도범위 내에서 N2 가스를 이용한 어닐공정을 20분 내지 30분 동안 실시하여 형성한다. 이처럼, 순수 산화막을 형성한 후 이 순수 산화막에 대하여 N2 가스를 이용한 어닐공정을 실시하는 이유는 터널 산화막(111)과 반도체 기판(110) 계면 간의 결함밀도를 최소화시키기 위함이다.
이어서, 터널 산화막(111) 상에 제1 폴리 실리콘막(112)을 증착한다. 이때, 제1 폴리 실리콘막(112)은 산화 저항성이 낮은 언도프트(undoped) 비정질 실리콘막으로 증착하거나, 도핑 농도가 낮은 저농도 도프트(doped) 비정질 실리콘막으로 증착할 수 있다. 여기서, 언도프트 비정질 실리콘막은 LPCVD(Low Pressure Chemical Vapor Deposition) 방식으로 SiH4 가스를 이용하여 형성한다. 또한, 도프트 비정질 실리콘막은 LPCVD 방식으로 Si2H6와 PH3 가스를 이용하여 형성한다.
이어서, 제1 폴리 실리콘막(112) 상에 버퍼 산화막(113)을 증착한 후 그 상 부에 질화막 계열로 캡핑층(capping layer, 114)을 증착한다. 이때, 캡핑층(114)은 후속 HDP 산화막을 평탄화하여 소자 분리막을 형성하기 위한 CMP(Chemical Mechanical Polishing) 공정시 리세스(recess)되는 정도를 고려하여 충분히 두껍게 증착하는 것이 바람직하다. 이러한 캡핑층(114)은 CMP 공정시 제1 폴리 실리콘막을 보호하는 기능을 수행한다.
이어서, 캡핑층(114) 상부에 하드 마스크(115)를 증착한 후 포토리소그래피 공정을 실시하여 캡핑층(114)의 일부가 노출되는 하드 마스크(115)를 선택적으로 식각한다.
이어서, 식각된 하드 마스크(115)를 식각 마스크로 이용한 식각공정을 실시하여 캡핑층(114), 버퍼 산화막(113), 제1 폴리 실리콘막(112), 터널 산화막(111) 및 기판(110)을 식각한다. 이로써, 기판(110) 내에는 소정 폭과 깊이를 갖는 트렌치(116)가 형성된다. 이러한 트렌치(116)에 의해 필드영역과 액티브영역이 정의된다.
한편, 트렌치(116)는 상부의 폭이 넓고, 상부에서 저부로 갈 수록 폭이 작은 테이퍼(taper) 형태의 슬로프(slope)를 갖도록 식각하는 것이 바람직하다. 이로써, 셀 피치(cell pitch) 크기와 액티브 영역의 폭 감소를 최소화하여 HDP 산화막을 이용한 트렌치(116) 매립 특성 마진의 감소와 프로그램 속도가 감소되는 현상을 보상할 수 있다.
이어서, 도 2b에 도시된 바와 같이, 트렌치(116)가 형성된 전체 구조 상부면에 대하여 산화공정을 실시하여 트렌치(116)의 내측면에 월산화막(117)을 형성한 다. 이때, 산화공정은 제1 폴리 실리콘막(112)의 재결정화를 방지하기 위하여 800℃ 내지 900℃의 온도범위 내에서 모니터링 웨이퍼 타겟(monitoring wafer target) 기준으로 30Å 내지 100Å의 두께로 형성하는 것이 바람직하다. 이와 같이, 트렌치(116) 내측면에 월산화막(117)을 형성하는 이유는 트렌치(116, 도 2a 참조)를 형성하기 위한 식각공정시 트렌치(116)의 내측면에 발생되는 손상을 보상하기 위함이다. 또한, 트렌치(116)의 상부/저부 모서리 부위의 프로파일(profile)을 라운딩(rounding) 처리하는 동시에 활성영역의 임계치수(critical demension)를 감소시키기 위함이다.
이어서, 트렌치(116)가 매립되도록 트렌치(116)를 포함하는 전체 구조 상부에 소자 분리막용 절연막을 증착한다. 여기서, 소자 분리막용 절연막(118)은 HDP(High Density Plasma) 산화막이 사용된다. HDP 산화막은 트렌치의 갭 필링 특성이 우수하다.
이어서, 도 2c에 도시된 바와 같이, 캡핑층(114, 도 2b참조)을 식각 장벽층으로 이용한 CMP 공정을 실시하여 HDP 산화막(118)을 포함한 전체 구조 상부를 평탄화한다.
이어서, 인산(H3PO4)을 이용한 식각공정을 실시하여 캡핑층(114)을 제거한다.
이어서, 식각공정(119)을 실시하여 트렌치(116) 내부에 매립된 HDP 산화막(118)을 선택적으로 리세스(recess)시킨다. 이때, 식각공정(119)은 폴리 실리콘막 과 산화막 간의 식각 선택비를 조절하여 선택적으로 HDP 산화막(118)을 리세스시킨다. 그리고, 식각공정(119)시 HDP 산화막(118)은 터널 산화막(111)이 형성된 높이 까지 리세스시키는 것이 바람직하며, 이를 통해 제1 폴리 실리콘막(112)이 노출되는 높이를 증가시켜 커플링 비를 증가시키는 한편 셀 간의 간섭을 최소화할 수 있다.
한편, 식각공정(119)을 통해 HDP 산화막(118)을 리세스시킴으로써 플로팅 게이트가 자기정렬방식으로 형성된다. 이하, 참조번호 '112'는 플로팅 게이트의 참조번호로 표시한다.
이어서, 도 2d에 도시된 바와 같이, 플로팅 게이트(112)를 포함하는 전체 구조 상부의 단차를 따라 유전체막(120)을 증착한다. 이때, 유전체막(120)은 산화막/질화막/산화막(SiO2/Si3N4/SiO2)(120a 내지 120c)으로 형성한다. 여기서, 산화막(120a, 120c)은 우수한 내압과 TDDB(Time Depedent Dielectric Breakdown) 특성이 우수한 DCS(Dichloro Silane; SiH2Cl2)와 N2O 가스를 소스 가스로 이용하여 고온에서 형성한다. 질화막(120b)은 DCS와 NH3가스를 이용하여 CVD(Chemical Vapor Deposition), PECVD(Plasma Enhaceced CVD) 또는 APCVD(Atmospheric Pressure CVD) 방식으로 증착한다.
이어서, 유전체막(120)의 단차를 따라 제2 폴리 실리콘막(121)을 증착한다. 여기서, 제2 폴리 실리콘막(121)은 제1 폴리 실리콘막(112)과 동일한 방법으로 형성될 수 있다. 그러나, 그 두께는 소자의 스펙(sepc)에 따라 적절하게 변경될 수 있다.
이어서, 제2 폴리 실리콘막(121) 상부에 금속층 또는 금속 실리사이드층(122)을 형성한다. 여기서, 금속 실리사이드층(122)은 제2 폴리 실리콘막(121)의 저항을 낮추는 기능을 한다. 이러한 금속 실리사이드층(122)은 텅스텐, 티타늄 및 니켈 등과 금속들 중 어느 하나의 금속으로 형성된다. 그 형성방법은, 제2 폴리 실리콘막(121) 상부에 금속층을 증착한 후 적어도 한번의 열처리 공정을 실시하는 공정으로 이루어진다.
그런 다음, 금속 실리사이드층(122) 상에 하드 마스크(hard mask, 미도시)를 증착할 수 있다. 여기서, 하드 마스크는 질화막(LP(Low Pressure)-nitride 또는 PE(Plasma Enhanced-nitride) 또는 산화질화막으로 형성하거나, PE-TEOS(Plasma Enhanced Tetra Ethyle Ortho Silicate), LP-TEOS(Low Pressure TEOS), HTO(High Temperature Oxide) 또는 USG(Undoped Silicate Glass) 산화막으로 형성할 수도 있다.
이어서, 포토리소그래피 공정을 실시하여 하드 마스크, 금속 실리사이드층(122) 및 제2 폴리 실리콘막(121), 유전체막(120) 및 제1 폴리 실리콘막(112)을 순차적으로 식각한다. 이로써, 컨트롤 게이트(미도시)가 형성된다.
본 발명의 기술 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 이 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예들이 가능함을 이해할 수 있을 것이다.
이상에서 설명한 바와 같이, 본 발명에 의하면 다음과 같은 효과들을 얻을 수 있다.
첫째, 본 발명은 플로팅 게이트를 자기정렬방식으로 트렌치 형성공정시 함께 형성함으로써 종래기술에서와 같이 제2 폴리 실리콘막을 증착한 후 실시되는 식각공정을 스킵(skip)할 수 있어 공정이 단순화되는 한편, 마스크 수를 한개 감소시킬 수 있다.
둘째, 본 발명은 제1 폴리 실리콘막을 증착한 후 트렌치 형성공정시 함께 식각하여 트렌치와 플로팅 게이트를 자기정렬방식으로 동시에 형성함으로써 종래기술에서와 같이 제2 폴리 실리콘막을 증착하기 위한 증착공정을 스킵할 수 있어 공정이 단순화된다.
세째, 본 발명은 자기정렬방식으로 플로팅 게이트와 트렌치를 동시에 형성하고, 그런 다음 트렌치가 매립되도록 HDP 산화막을 증착한 후 증착된 HDP 산화막을 소정 깊이로 리세스시킴으로써 종래기술에 대비 플로팅 게이트 간 스페이스(space)가 증대되어 셀 간 간섭이 감소된다.
네째, 본 발명은 리세스 공정을 제어하여 HDP 산화막의 리세스 깊이를 조절함으로써 셀 간 간섭을 조절하는 것이 가능하다.
다섯째, 본 발명은 커플링 비를 HDP 산화막 리세스 공정을 통해 제어함으로써 그 만큼 커플링 비 조절이 간편하다 .
여섯째, 본 발명은 트렌치를 테이퍼 형태로 형성함으로써 트렌치의 매립 특 성 마진을 확보하는 것이 가능하고, 이를 통해 셀 피치를 감소시키는 것이 가능하다. 또한, 종래기술에서 셀 크기가 감소함에 따른 액티브 영역의 폭 감소에 따라 프로그램 속도가 감소하는 현상을 동반하는데 반해, 본 발명에서는 트렌치를 테이퍼 형태로 형성함에 따라 동일 디자인 룰을 갖는 소자에서와 비교하여 액티브 영역의 폭을 크게 확보할 수 있기 때문에 디자인 룰 감소에 따른 프로그램 속도를 향상시킬 수있다.
Claims (8)
- 터널 산화막과 제1 폴리 실리콘막이 순차적으로 증착된 기판을 제공하는 단계;상기 제1 폴리 실리콘막, 상기 터널 산화막 및 상기 기판을 식각하여 플로팅 게이트를 형성하는 동시에 상기 기판 내에 트렌치를 형성하는 단계;상기 트렌치가 매립되도록 상기 소자 분리막을 형성하는 단계;상기 소자 분리막을 리세스시켜 상기 트렌치의 일부 영역을 노출시키는 단계;상기 트렌치를 포함하는 전체 구조 상부의 단차를 따라 유전체막을 형성하는 단계; 및상기 유전체막 상에 제2 폴리 실리콘막을 증착한 후 식각하여 컨트롤 게이트를 형성하는 단계를 포함하는 비휘발성 메모리 소자의 제조방법.
- 제 1 항에 있어서, 상기 플로팅 게이트를 형성하는 단계는,상기 제1 폴리 실리콘막 상부에 버퍼 산화막, 캡핑층 및 하드 마스크를 증착하는 단계;상기 하드 마스크를 식각하는 단계; 및식각된 상기 하드 마스크를 이용한 식각공정을 실시하여 상기 캡핑층, 상기 버퍼 산화막, 상기 제1 폴리 실리콘막, 상기 터널 산화막 및 상기 기판을 식각하는 단계를 포함하는 비휘발성 메모리 소자의 제조방법.
- 제 2 항에 있어서, 상기 소자 분리막을 형성하는 단계는,상기 트렌치가 매립되도록 상기 하드 마스크를 포함하는 전체 구조 상부에 산화막을 증착하는 단계; 및상기 캡핑층을 식각 장벽층으로 이용한 평탄화 공정을 실시하여 상기 산화막을 평탄화하는 단계를 포함하는 비휘발성 메모리 소자의 제조방법.
- 제 3 항에 있어서,상기 소자 분리막을 리세스하기 전 상기 캡핑층을 제거하는 단계를 더 포함하는 비휘발성 메모리 소자의 제조방법.
- 제 2 항 내지 제 4 항 중 어느 하나의 항에 있어서,상기 캡핑층은 질화막으로 형성하는 비휘발성 메모리 소자의 제조방법.
- 제 1 항 또는 제 2 항에 있어서,상기 트렌치는 상부에서 저부로 갈수록 폭이 작아지는 테이퍼 형태로 형성하는 비휘발성 메모리 소자의 제조방법.
- 제 1 항 또는 제 2 항에 있어서,상기 소자 분리막은 상기 터널 산화막이 형성된 높이까지 리세스되는 비휘발성 메모리 소자의 제조방법.
- 제 1 항 또는 제 2 항에 있어서,상기 유전체막은 ONO 구조로 형성하는 비휘발성 메모리 소자의 제조방법.
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| KR1020050051824A KR100622030B1 (ko) | 2005-06-16 | 2005-06-16 | 비휘발성 메모리 소자의 제조방법 |
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101128965B1 (ko) | 2010-07-08 | 2012-03-27 | 주식회사 하이닉스반도체 | Ｒｆｉｄ 태그용 반도체 소자 제조 방법 |
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2005
- 2005-06-16 KR KR1020050051824A patent/KR100622030B1/ko not_active IP Right Cessation
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