KR20070072680A - 낸드 플래쉬 메모리 소자의 제조방법 - Google Patents
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Abstract
본 발명은 낸드 플래쉬 메모리 소자의 제조방법에 관한 것으로, 소오스 선택 라인(SSL) 및 드레인 선택 라인(DSL)이 형성될 부분의 반도체 기판을 선택적 혹은 모두 일정 깊이로 리세스(recess) 시킴으로써 게이트의 채널(channel) 길이가 증대되어 디스터번스(disturbance)를 감소시킨다. 이로 인하여 소자의 신뢰성과 수율을 향상시킬 수 있다.
리세스된 SSL과 DSL 영역, self boosting
Description
도 1은 본 발명의 제1 실시예에 따른 자기 정렬 STI를 적용한 낸드 플래쉬 메모리 소자의 제조방법을 설명하기 위해 나타낸 소자의 레이아웃도이다.
도 2a 및 도 2f는 도 1의 선 A-A를 절취한 상태의 단면도이다.
도 3a 및 도 3f은 도 1의 선 B-B를 절취한 상태의 단면도이다.
도 4는 본 발명의 제2 실시예에 따른 일반적인 STI를 적용한 낸드 플래쉬 메모리 소자의 제조방법을 설명하기 위해 나타낸 소자의 레이아웃도이다.
도 5a 및 도 5f는 도 4의 선 C-C를 절취한 상태의 단면도이다.
도 6a 및 도 6f은 도 4의 선 D-D를 절취한 상태의 단면도이다.
<도면의 주요부분에 대한 부호의 설명>
100, 200 : 반도체 기판 102, 204 : 리세스
104, 206 : 터널 산화막 106 : 캡핑 폴리실리콘막
108 : 제1 하드 마스크막 110, 202 : 소자 분리막
112, 208 : 제1 폴리실리콘막 114, 210 : 유전체막
116, 212 : 제2 폴리실리콘막 118, 214 : 텅스텐막
120 : 제2 하드 마스크막 122, 218 : 게이트
124, 220 : 스페이서 126, 222 : 버퍼 산화막
128, 224 : 제3 절연막 130, 226 : 플러그
216 : 하드 마스크막
본 발명은 낸드 플래쉬 메모리 소자의 제조방법에 관한 것으로, 특히, 프로그램 디스터번스(Program Disturbance)를 개선하기 위한 낸드 플래쉬 메모리 소자의 제조방법에 관한 것이다.
낸드 플래쉬 메모리는 소오스 라인(Source Line)과 비트 라인(Bit Line) 사이에 소오스 선택 라인(SSL) 및 드레인 선택 라인(DSL) 게이트와 16개 내지 64개의 셀 게이트가 직렬로 배열된 스트링(string) 구조로 형성되어 있다. 소오스 선택 라인(SSL) 및 드레인 선택 라인(DSL) 게이트는 일반적으로 셀 게이트보다 크게 형성되며, 첫번째 스트링에 배열된 셀 게이트는 셀 전류의 제약으로 인하여 32개가 일반적이다. 플래쉬 메모리 소자의 셀 프로그램은 선택된 셀 게이트에 15V 내지 20V를 인가하고, 선택되지 않은 게이트에는 10V 정도의 패스 전압(Vpass)을 인가시켜 비트 라인에서 유입된 캐리어(carrier)가 선택된 게이트의 터널 산화막을 통과 (tunneling)하여 플로팅 게이트를 차지(charge) 시키는 방식으로 이루어진다. 일반적으로 낸드 플래쉬 메모리 소자는 선택된 채널의 차지 효율을 높이기 위해 비트 라인에 0V를 인가하며, 선택되지 않은 채널은 셀프 부스팅(self boosting) 시켜 프로그램 디스터번스를 억제시키는 방식이 적용되고 있다.
그러나, 소자 집적도가 높아지고, 게이트 설계 규칙(rule)이 복잡해지면, 셀프 부스팅 동작시 선택되지 않은 셀 스트링의 드레인 선택 라인(DSL) 또는 소오스 선택 라인(SSL)의 드레인에서 GIDL(Gate Induced Drain Leakage)이 발생 되어 원하지 않게 인접한 메모리 셀에 전자가 주입되어 프로그램되는 프로그램 디스터번스가 발생되며, 이로 인하여 소자의 신뢰성과 수율을 급격하게 감소시킨다. 90nm까지는 소오스 선택 라인(SSL) 및 드레인 선택 라인(DSL)과 인접한 메모리 셀의 간격을 충분히 확보하면 프로그램 디스터번스를 제어할 수 있었지만, 소자가 집적화됨에 따라 충분한 간격을 확보하기가 용이하지 않다. 따라서 이를 개선하기가 용이하지 않은 문제가 발생하였다. 이에 따라 드레인 선택 라인(DSL) 및 소오스 선택 라인(SSL)의 사이즈를 감소시키는 방법을 사용하였다.
그러나, 소오스 선택 라인(SSL)의 사이즈를 축소하면, 프로그램시 선택되지 않은 비트 라인의 부스팅 채널과 공통 소오스간의 펀치성 오프 누설(off leakage)을 유발하고, 이로 인해 채널 부스팅 레벨이 낮아져 프로그램 디스터번스를 악화시키게 된다. 또한, 드레인 선택 라인(DSL)의 사이즈를 축소하면, 드레인 선택 트랜지스터의 문턱 전압(Vt)이 낮아지게 되고, 이로 인해 채널 프리 차지 전압 레벨이 낮아져 부스팅 레벨이 낮아지므로 프로그램 디스터번스가 악화된다.
상술한 문제점을 해결하기 위해 안출된 본 발명의 목적은 소오스 선택 라인 (SSL) 및 드레인 선택 라인(DSL), 소오스 라인 및 비트 라인의 반도체 기판을 선택적으로 혹은 모두 일정 깊이로 리세스하여 게이트의 유효 채널 길이를 증대시켜 디스터번스를 감소시키기 위한 낸드 플래쉬 메모리 소자의 제조방법을 제공하는 데 있다.
본 발명의 실시예에 따른 낸드 플래쉬 메모리 소자의 제조방법은, 반도체 기판의 소오스 선택 라인 및 드레인 선택 라인이 형성될 부분을 선택적으로 혹은 모두 일정 깊이로 리세스시키는 단계를 포함하는 낸드 플래쉬 메모리 소자의 제조방법을 제공한다.
본 발명의 제1 실시예에 따른 낸드 플래쉬 메모리 소자의 제조방법은, 반도체 기판의 소오스 선택 라인과 드레인 선택 라인이 형성될 부분을 리세스시킨 후 열처리를 실시하는 단계와, 상기 리세스된 반도체 기판 상부에 터널 산화막, 캡핑 폴리실리콘막 및 제1 하드 마스크막을 일정한 두께로 증착한 후, 소정 영역을 식각하여 트렌치를 형성하는 단계와, 상기 트렌치가 매립되도록 전체 구조 상부에 제1 절연막을 증착한 후 상기 제1 하드 마스크막 상부가 노출되도록 상기 제1 절연막을 제거하여 소자 분리막을 형성하는 단계와, 전체 구조 상부에 제1 폴리실리콘막을 증착한 후, 소정 영역을 식각하는 단계를 포함하는 낸드 플래쉬 메모리 소자의 제조방법을 제공한다.
본 발명의 제2 실시예에 따른 낸드 플래쉬 메모리 소자의 제조방법은, 반도체 기판의 소정 영역을 식각하여 트렌치를 형성한 후, 상기 트렌치가 매립되도록 전체 구조 상부에 제1 절연막을 증착하는 단계와, 상기 반도체 기판 상부가 노출되도록 상기 제1 절연막을 제거하여 소자 분리막을 형성하는 단계와, 상기 반도체 기판의 상기 소오스 선택 라인과 드레인 선택 라인이 형성될 부분을 리세스시키고 열처리를 실시하는 단계와, 전체 구조 상부에 터널 산화막 및 제1 폴리실리콘막을 증착한 후, 상기 소자 분리막 상부 표면이 노출되도록 상기 제1 폴리실리콘막 및 터널 산화막의 소정 영역을 식각하는 단계를 포함하는 낸드 플래쉬 메모리 소자의 제조방법을 제공한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명하면 다음과 같다.
도 1은 본 발명의 제1 실시예에 따른 자기 정렬 STI를 적용한 낸드 플래쉬 메모리 소자의 제조방법을 설명하기 위해 나타낸 소자의 레이아웃도이다.
반도체 기판의 소오스 선택 라인(SSL)과 드레인 선택 라인(DSL)이 형성될 부분이 일정 두께로 리세스(r) 된다. 반도체 기판의 소정 영역에 형성된 소자분리막에 의해 액티브 영역(a) 및 필드 영역(b)이 정의된다. 액티브 영역(a)에는 제1 폴 리실리콘막(c)이 형성되고, 또한 제1 폴리실리콘막(c) 상부에 필드 영역(b)과 일부 중첩되도록 제2 폴리실리콘막(d)이 형성된다. 제2 폴리실리콘막(d) 상부에 유전체막(e)이 형성된다. 액티브 영역(a) 및 필드 영역(b)과 교차하는 방향으로 컨트롤 게이트(f)가 정의되고, 컨트롤 게이트(f)를 마스크로 제1 폴리실리콘막(c) 및 제2 폴리실리콘막(d)이 패터닝되어 플로팅 게이트가 형성된다.
도 2a 및 도 2f는 도 1의 선 A-A를 절취한 상태의 단면도이고, 도 3a 및 도 3f은 도 1의 선 B-B를 절취한 상태의 단면도이다.
도 2a 및 도 3a를 참조하면, 소오스 선택 라인(SSL) 및 드레인 선택 라인(DSL)의 문턱 전압(thereshold voltage; Vt)을 높이기 위해 반도체 기판(100)의 소오스 선택 라인(SSL)과 드레인 선택 라인(DSL)이 형성될 부분에 이온 주입 공정을 실시한다. 이로 인해, 소오스 선택 라인(SSL) 및 드레인 선택 라인(DSL)의 문턱 전압(Vt)은 셀의 문턱 전압(Vt)보다 높다.
반도체 기판(100) 상부의 소정 영역에 마스크(미도시)를 형성한 후, 마스크를 이용하여 반도체 기판(100)의 소오스 선택 라인(SSL)과 드레인 선택 라인(DSL)이 형성될 부분을 리세스(102)시킨다. 이때, 리세스(102)는 Cl2 가스에 첨가 가스인 HBr, Ar 및 He을 혼합한 혼합 가스와 100W 내지 3KW의 플라즈마 에너지를 이용한다. 그리고, 리세스(102)된 영역은 소오스 선택 라인(SSL)과 드레인 선택 라인(DSL)이 형성될 부분에 형성되기 때문에 도 2a에서는 나타나지 않고, 도 3a에서만 볼 수 있다. 그런 다음, 리세스(102) 공정시 반도체 기판(100)이 손상되게 되는데, 이를 회복시키기 위해 퍼니스(furnace)와 같이 승압 온도가 낮은 850℃ 내지 1500℃의 온도로 열처리를 실시하여 결점을 제거한다.
도 2b 및 도 3b를 참조하면, 리세스(102)된 반도체 기판(100) 상부에 터널 산화막(104), 캡핑 폴리실리콘막(106) 및 제1 하드 마스크막(108)을 일정한 두께로 증착한다.
도 2c 및 도 3c를 참조하면, 제1 하드 마스크막(108) 및 캡핑 폴리실리콘막(106)의 소정 영역을 식각 한 후, 제1 하드 마스크막(108) 및 캡핑 폴리실리콘막(106)을 마스크로 터널 산화막(104) 및 반도체 기판(100)의 일부를 식각하여 트렌치(미도시)를 형성한다. 트렌치가 매립되도록 전체 구조 상부에 제1 절연막을 증착한다. 이때, 제1 절연막은 300Å 내지 10000Å의 두께로 HDP(High Density Plasma), BPSG(Boro-phosphoros silcate glass), SOG(Silicon on Glass)의 단일막 혹은 적층막을 사용하여 형성한다. 제1 하드 마스크막(108) 상부가 노출되도록 제1 절연막을 제거한다. 이때, 제1 절연막 제거 공정은 CMP(Chemical Mechanical Polishing) 또는 전면 식각(etch back)을 사용한다. 액상 케미칼을 사용하여 제1 하드 마스크막(108)을 제거하여 니플(nipple)을 갖는 소자 분리막(110)을 형성한다. 이로 인하여, 필드 영역(a) 및 액티브 영역(b)이 정의된다. 소자 분리막(110)은 필드 영역에 형성되기 때문에 도 3c에서는 나타나지 않는다.
도 2d 및 도 3d를 참조하면, 전체 구조 상부에 제1 폴리실리콘막(112)을 증착한 후, 제1 폴리실리콘막(112)의 소정 영역을 식각한다. 전체 구조 상부에 IPO(Inter Poly Oxide) 유전체막(114)을 증착한다. 이때, 유전체막(114)은 ONO막으로 한다.
도 2e 및 도 3e를 참조하면, 소오스 선택 라인(SSL)과 드레인 선택 라인(DSL) 영역에 형성된 유전체막(114)의 소정 영역을 제거한다. 이때, 유전체막(114)은 건식(dry) 식각하여 제거한다. 이는 습식(wet) 식각하여 제거하게 되면 소오스 선택 라인(SSL)과 드레인 선택 라인(DSL) 게이트 옆의 게이트에 어택(attack)을 주고, 공정상의 조정 가능성(controllability)이 낮아지기 때문이다.
전체 구조 상부에 컨트롤 게이트용 도전막을 형성하여 컨트롤 게이트를 형성한다. 여기서, 컨트롤 게이트용 도전막은 제2 폴리실리콘막(116), 텅스텐막 또는 텅스텐 실리사이드막(118) 및 제2 하드 마스크막(120)을 증착한 후, 이를 식각하여 텅스텐막 또는 텅스텐 실리사이드막(118) 및 제2 폴리실리콘막(116)으로 이루어지도록 형성함이 바람직하다. 컨트롤 게이트를 마스크로 유전체막(114), 제1 폴리실리콘막(112), 캡핑 폴리실리콘막(106) 및 터널 산화막(104)을 식각하여 폴리실리콘막(112 및 106)으로 이루어진 플로팅 게이트를 형성한다. 이로 인해 플로팅 게이트, 유전체막(114), 컨트롤 게이트로 구성된 게이트(122)를 형성한다. 게이트(122)와 게이트(122) 사이가 매립되도록 제2 절연막을 증착한 후 이를 식각하여 게이트(122) 측벽에 스페이서(124)를 형성한다.
도 2f 및 도 3f를 참조하면, 전체 구조 상부에 버퍼 산화막(126) 및 제3 절연막(128)을 증착한 후, 이를 건식 식각하여 소오스 라인 콘택이 형성될 영역을 노출시킨다. 이때, 제3 절연막(128)은 LP-CVD(Low Pressure Chemical Vapor Deposition) 방법 또는 PE-CVD(Plasma Enhanced Chemical Vapor Deposition) 방법에서 250℃ 내지 900℃의 온도로 질화막을 사용하여 형성한다. 노출된 영역을 매립한 후 연마하여 플러그(130)를 형성한다. 이때, 플러그(130)는 폴리실리콘, 텅스텐, 텅스텐 질화막 및 베리어 메탈(예를 들면, Ti, TiN, CoSi, Ta)을 이용하여 형성한다.
반도체 기판(100)의 소오스 선택 라인(SSL)과 드레인 선택 라인(DSL)이 형성될 부분을 일정 두께로 리세스(102)시킴으로써 채널(channel) 길이가 증가한다. 이로 인해 프로그램되지 않는 셀의 채널은 Vcc(전원전압)-Vt(문턱 전압)으로 프리 차지된 후 셀프 부스팅 동작에 의해 상승함으로써 셀의 게이트와 채널간 전압차를 줄일 수 있게 되어 셀이 프로그램되는 프로그램 디스터번스 현상을 방지할 수 있다.
도 4는 본 발명의 제2 실시예에 따른 일반적인 STI를 적용한 낸드 플래쉬 메모리 소자의 제조방법을 설명하기 위해 나타낸 소자의 레이아웃도이다.
반도체 기판의 소정 영역에 형성된 소자분리막에 의해 액티브 영역(1) 및 필드 영역(2)이 정의된다. 반도체 기판의 소오스 선택 라인(SSL)과 드레인 선택 라인(DSL)이 형성될 부분이 일정 두께로 리세스(3) 된다. 액티브 영역(1)에는 제1 폴리실리콘막(4)이 형성되고, 제1 폴리실리콘막(4) 상부에 유전체막(5)이 형성된다. 액티브 영역(1) 및 필드 영역(2)과 교차하는 방향으로 컨트롤 게이트(6)가 정의되고, 컨트롤 게이트(6)를 마스크로 제1 폴리실리콘막(4)이 패터닝되어 플로팅 게이트가 형성된다.
도 5a 및 도 5e는 도 4의 선 C-C를 절취한 상태의 단면도이고, 도 6a 및 도 6e는 도 4의 선 D-D를 절취한 상태의 단면도이다.
도 5a 및 도 6a를 참조하면, 반도체 기판(200)의 일부를 식각하여 트렌치(미도시)를 형성한다. 트렌치가 매립되도록 전체 구조 상부에 제1 절연막을 증착한다. 이때, 제1 절연막은 300Å 내지 10000Å의 두께로 HDP(High Density Plasma), BPSG(Boro-phosphoros silcate glass), SOG(Silicon on Glass)를 사용하여 형성한다. 반도체 기판(200) 상부가 노출되도록 제1 절연막을 제거하여 소자 분리막(202)을 형성한다. 이로 인하여, 필드 영역(1) 및 액티브 영역(2)이 정의된다. 이때, 제1 절연막 제거 공정은 CMP(Chemical Mechanical Polishing) 또는 전면 식각(etch back)을 사용한다.
도 5b 및 도 6b를 참조하면, 소오스 선택 라인(SSL) 및 드레인 선택 라인(DSL)의 문턱 전압(thereshold voltage; Vt)을 높이기 위해 반도체 기판(200)의 소오스 선택 라인(SSL)과 드레인 선택 라인(DSL)이 형성될 부분에 이온 주입 공정을 실시한다. 이로 인해, 소오스 선택 라인(SSL) 및 드레인 선택 라인(DSL)의 문턱 전압(Vt)은 셀의 문턱 전압(Vt)보다 높다.
반도체 기판(200) 상부의 소정 영역에 마스크(미도시)를 형성한 후, 마스크를 이용하여 반도체 기판(200)의 소오스 선택 라인(SSL)과 드레인 선택 라인(DSL)이 형성될 부분을 리세스(204)시킨다. 이때, 리세스(204)는 Cl2 가스에 첨가 가스인 HBr, Ar 및 He을 혼합한 혼합 가스와 100W 내지 3KW의 플라즈마 에너지를 이용한 다. 그리고, 리세스(204)된 영역은 소오스 선택 라인(SSL)과 드레인 선택 라인(DSL)이 형성될 부분에 형성되기 때문에 도 5b에서는 나타나지 않고, 도 6b에서만 볼 수 있다. 그런 다음, 리세스(204) 공정시 반도체 기판(200)이 손상되게 되는데, 이를 회복시키기 위해 퍼니스(furnace)와 같이 승압 온도가 낮은 850℃ 내지 1500℃의 온도로 열처리를 실시하여 결점을 제거한다.
도 5c 및 도 6c를 참조하면, 전체 구조 상부에 터널 산화막(206) 및 제1 폴리실리콘막(208)을 증착한다. 소자 분리막(202) 상부 표면이 노출되도록 제1 폴리실리콘막(208) 및 터널 산화막(206)의 소정 영역을 제거한다.
도 5d 및 도 6d를 참조하면, 전체 구조 상부에 IPO(Inter Poly Oxide) 유전체막(210)을 증착한다. 이때, 유전체막(210)은 ONO막으로 한다. 소오스 선택 라인(SSL)과 드레인 선택 라인(DSL) 영역에 형성된 유전체막(210)의 소정 영역을 제거한다. 이때, 유전체막(210)은 건식(dry) 식각하여 제거하는데, 만약, 유전체막(210)을 습식(wet) 식각하여 제거하게 되면 소오스 선택 라인(SSL)과 드레인 선택 라인(DSL) 게이트 옆의 게이트에 어택(attack)을 주고, 공정상의 조정 가능성(controllability)이 낮아진다.
전체 구조 상부에 제2 폴리실리콘막(212), 텅스텐막 또는 텅스텐 실리사이드막(214) 및 하드 마스크막(216)을 증착한 후, 이를 식각하여 텅스텐막 또는 텅스텐 실리사이드막(214) 및 제2 폴리실리콘막(212)으로 이루어진 컨트롤 게이트를 형성한다. 컨트롤 게이트를 마스크로 유전체막(210), 제1 폴리실리콘막(208) 및 터널 산화막(206)을 식각하여 폴리실리콘막(208)으로 이루어진 플로팅 게이트를 형성한 다. 이로 인해 플로팅 게이트, 유전체막(210), 컨트롤 게이트로 구성된 게이트(218)를 형성한다. 게이트(218)와 게이트(218) 사이가 매립되도록 제2 절연막을 증착한 후 이를 식각하여 게이트(218) 측벽에 스페이서(220)를 형성한다.
도 5e 및 도 6e를 참조하면, 전체 구조 상부에 버퍼 산화막(222) 및 제3 절연막(224)을 증착한 후, 이를 건식 식각하여 소오스 라인 콘택이 형성될 영역을 노출시킨다. 이때, 제3 절연막(224)은 LP-CVD(Low Pressure Chemical Vapor Deposition) 방법 또는 PE-CVD(Plasma Enhanced Chemical Vapor Deposition) 방법에서 250℃ 내지 900℃의 온도로 질화막을 사용하여 형성한다. 노출된 영역을 매립한 후 연마하여 플러그(226)를 형성한다. 이때, 플러그(226)는 폴리실리콘, 텅스텐, 텅스텐 질화막 및 베리어 메탈(예를 들면, Ti, TiN, CoSi, Ta)을 이용하여 형성한다.
반도체 기판(200)의 소오스 선택 라인(SSL)과 드레인 선택 라인(DSL)이 형성될 부분을 일정 두께로 리세스(204)시킴으로써 채널(channel) 길이가 증가한다. 이로 인해 프로그램되지 않는 셀의 채널은 Vcc(전원전압)-Vt(문턱 전압)으로 프리 차지된 후 셀프 부스팅 동작에 의해 상승함으로써 셀의 게이트와 채널간 전압 차를 줄일 수 있게 되어 셀이 프로그램되는 프로그램 디스터번스 현상을 방지할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주지하 여야 한다. 또한, 본 발명의 기술 분야에서 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 바와 같이 본 발명에 의하면, 소오스 선택 라인(SSL) 및 드레인 선택 라인(DSL)이 형성될 부분을 일정 두께로 리세스시킴으로써, 채널 길이가 증가 된다. 이로 인하여 프로그램되지 않는 셀의 채널은 Vcc(전원전압)-Vt(문턱 전압)으로 프리 차지된 후 셀프 부스팅 동작에 의해 상승함으로써, 셀의 게이트와 채널간 전압차가 급격히 감소 되어 셀이 프로그램되는 프로그램 디스터번스 현상을 방지할 수 있고, 소자의 신뢰성과 수율을 향상시킬 수 있다.
Claims (9)
- 반도체 기판의 소오스 선택 라인 및 드레인 선택 라인이 형성될 부분을 선택적으로 혹은 모두 일정 깊이로 리세스시키는 단계를 포함하는 낸드 플래쉬 메모리 소자의 제조방법.
- 제1항에 있어서, 상기 리세스는 Cl2 가스에 첨가 가스인 HBr, Ar 및 He을 혼합한 혼합 가스와 100W 내지 3KW의 플라즈마 에너지를 이용하여 형성하는 낸드 플래쉬 메모리 소자의 제조방법.
- 반도체 기판의 소오스 선택 라인과 드레인 선택 라인이 형성될 부분을 리세스시킨 후 열처리를 실시하는 단계;상기 리세스된 반도체 기판 상부에 터널 산화막, 캡핑 폴리실리콘막 및 제1 하드 마스크막을 일정한 두께로 증착한 후, 소정 영역을 식각하여 트렌치를 형성하는 단계;상기 트렌치가 매립되도록 전체 구조 상부에 제1 절연막을 증착한 후 상기 제1 하드 마스크막 상부가 노출되도록 상기 제1 절연막을 제거하여 소자 분리막을 형성하는 단계; 및전체 구조 상부에 제1 폴리실리콘막을 증착한 후, 소정 영역을 식각하는 단계를 포함하는 낸드 플래쉬 메모리 소자의 제조방법.
- 반도체 기판의 소정 영역을 식각하여 트렌치를 형성한 후, 상기 트렌치가 매립되도록 전체 구조 상부에 제1 절연막을 증착하는 단계;상기 반도체 기판 상부가 노출되도록 상기 제1 절연막을 제거하여 소자 분리막을 형성하는 단계;상기 반도체 기판의 상기 소오스 선택 라인과 드레인 선택 라인이 형성될 부분을 리세스시키고 열처리를 실시하는 단계;전체 구조 상부에 터널 산화막 및 제1 폴리실리콘막을 증착한 후, 상기 소자 분리막 상부 표면이 노출되도록 상기 제1 폴리실리콘막 및 터널 산화막의 소정 영역을 식각하는 단계를 포함하는 낸드 플래쉬 메모리 소자의 제조방법.
- 제3항에 있어서, 상기 리세스 형성 공정 전에 상기 반도체 기판의 상기 소오스 선택 라인과 드레인 선택 라인이 형성될 부분에 이온 주입 공정을 실시하는 단계를 더 포함하는 낸드 플래쉬 메모리 소자의 제조방법.
- 제4항에 있어서, 상기 소자 분리막을 형성한 후, 상기 반도체 기판의 상기 소오스 선택 라인과 드레인 선택 라인이 형성될 부분에 이온 주입 공정을 실시하는 단계를 더 포함하는 낸드 플래쉬 메모리 소자의 제조방법.
- 제3항 또는 제4항에 있어서, 상기 리세스는 Cl2 가스에 첨가 가스인 HBr, Ar 및 He을 혼합한 혼합 가스와 100W 내지 3KW의 플라즈마 에너지를 이용하여 형성하는 낸드 플래쉬 메모리 소자의 제조방법.
- 제3항 또는 제4항에 있어서, 상기 열처리는 850℃ 내지 1500℃의 온도로 실시하는 낸드 플래쉬 메모리 소자의 제조방법.
- 제3항 또는 제4항에 있어서, 상기 소오스 선택 라인과 드레인 선택 라인 영역에 형성된 상기 유전체막을 제거하는 단계를 더 포함하는 낸드 플래쉬 메모리 소자의 제조방법.
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