CN100541764C - 制造nand闪速存储器件的方法 - Google Patents

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Abstract

本发明公开了一种制造NAND闪速存储器件的方法。使半导体衬底上待形成源极选择线SSL和漏极选择线DSL的部分选择性地或完全地凹进至预定深度。由此，可以增加栅极的沟道长度并且可以减少干扰。因而可以改善器件的可靠性和良品率。

Description

制造NAND闪速存储器件的方法
技术领域
本发明一般涉及制造NAND闪速存储器件的方法，更具体而言，涉及制造可以改善编程干扰的NAND闪速存储器件的方法。
背景技术
NAND闪速存储具有串结构，所述串结构中源极选择线(SSL)和漏极选择线(DSL)栅极与16-64个单元栅极串联排列在源极线和位线之间。所述源极选择线(SSL)和漏极选择线(DSL)栅极通常比单元栅极大。由于单元电流的限制，排列在第一串中的单元栅极数通常是32。
以这种方式进行闪速存储器件的单元编程，以便对选定的单元栅极施加15V-20V的电压和对未选定的单元栅极施加约10V的通过电压(pass voltage)(Vpass)，使得导入位线的载流子通过选定的单元栅极的栅极绝缘层并且使浮动栅极充电。
一般而言，NAND闪速存储器件使用这样的方法：对位线施加0V电压，以改善选定沟道的充电效率和未选定沟道的自增压(self-boosting)，以抑制编程干扰。
然而，如果集成度增加且栅极的设计规则复杂，在自增压操作时，在未选定单元串的源极选择线SSL或漏极选择线DSL的漏极产生GIDL(栅极诱发漏极漏电)。因此，出现编程干扰，其中不希望的电子被注入相邻的存储单元并且编程所述单元。这引起器件可靠性和良品率迅速降低。
如果充分保证源极选择线SSL和漏极选择线DSL与相邻的存储单元之间的距离，编程干扰可以被控制到不超过90nm。然而，当集成度增加时很难保证足够的距离。为了解决这个问题，已经提出了减小漏极选择线DSL和源极选择线SSL尺寸的方法。
然而，如果减小源极选择线SSL的尺寸，在编程时，在未选定位线的增压沟道和公共源极(common source)之间引起关闭漏电流(punch-off leakage)。这引起沟道增压水平的降低，导致编程干扰加重。
此外，如果减小漏极选择线DSL的尺寸，漏极选择晶体管的阈值电压Vt降低。因此，降低了沟道预充电电压水平并且降低了增压水平，导致编程干扰加重。
发明内容
在一个实施方案中，本发明涉及制造NAND闪速存储器件的方法，其中源极选择线SSL、漏极选择线DSL、源极线和位线的半导体衬底被选择性地凹进或完全地凹进至预定深度，因此增加了栅极的有效沟连长度并且还减少编程干扰。
根据本发明的一个方面，本发明提供了制造NAND闪速存储器件的方法，所述方法包括使待形成源极选择线和漏极选择线半导体衬底部分选择性地或完全凹进到预定深度。
根据本发明的另一方面，本发明提供了制造NAND闪速存储器件的方法，所述方法包括下列步骤，选择性地或完全地凹进半导体衬底待形成源极选择线和漏极选择线的部分并且随后进行退火，在凹进的半导体衬底上沉积栅极绝缘层、浮动栅极的第一多晶硅层和第一硬掩膜层达到预定厚度，然后蚀刻预定的区域来形成沟槽，在整个表面上沉积第一绝缘层以便埋置所述沟槽，去除第一绝缘层以暴露第一硬掩膜层的顶面，从而形成隔离结构，在整个表面上沉积浮动栅极的第二多晶硅层然后蚀刻预定的区域。
根据本发明的又一个方面，本发明提供了制造NAND闪速存储器件的方法，所述方法包括蚀刻半导体衬底的预定区域以形成沟槽，然后在整个表面上沉积第一绝缘层以便埋置所述沟槽，去除第一绝缘层以暴露半导体衬底的顶面，形成隔离结构，选择性地或完全地凹进半导体衬底待形成源极选择线和漏极选择线的部分并且随后退火，在整个表面上沉积栅极绝缘层和浮动栅极的第二多晶硅层，然后蚀刻浮动栅极的第二多晶硅层和栅极绝缘层的预定区域使得隔离结构的顶面暴露出来。
附图说明
当结合附图考虑时，通过参考下面的详细描述将会对本发明有更彻底的理解，很多伴随的优点也将更显而易见，其中相同的附图标记表示相同或类似部件或部分，其中：
图1是根据本发明的第一实施方案使用自对准STI(浅槽隔离)制造NAND闪速存储器件的方法的布置(layout)图；
图2A-2F是沿着图1中线A-A的NAND闪速存储器件横截面图；
图3A-3F是沿着图1中线B-B的NAND闪速存储器件横截面图；
图4是根据本发明的第二实施方案使用普通(common)STI制造NAND闪速存储器件的方法的布置图；
图5A-5E是沿着图4中线C-C的NAND闪速存储器件横截面图；和
图6A-6E是沿着图4中线D-D的NAND闪速存储器件横截面图。
具体实施方式
现在将结合确定的示范性实施方案参考附图详细描述本发明。
图1是根据本发明的第一实施方案使用自对准STI制造NAND闪速存储器件的方法的布置图。
使半导体衬底待形成源极选择线SSL和漏极选择线DSL的部分凹进(以10r表示)至预定厚度。通过半导体衬底的预定区域中形成的隔离结构限定有源区10a和场区10b。
在有源区10a中形成浮动栅极10c的第二多晶硅层，在浮动栅极10c的第二多晶硅层上形成第二多晶硅层10d与场区10b重叠。在第二多晶硅层10d上形成介电层10e。限定控制栅极10f跨越有源区10a和场区10b。使用控制栅极10f作为掩膜图案化浮动栅极10c的第二多晶硅层和第二多晶硅层10d，因此形成浮动栅极。
图2A-2F是NAND闪速存储器件沿着图1中线A-A的横截面图，图3A-3F是NAND闪速存储器件沿着图1中线B-B的横截面图。
参考图2A和图3A，为了增加源极选择线SSL和漏极选择线DSL的阈值电压Vt，在半导体衬底100待形成源极选择线SSL和漏极选择线DSL的部分上进行离子注入。因此，源极选择线SSL和漏极选择线DSL的阈值电压Vt比单元的阈值电压Vt高。
在半导体衬底100的上的预定区域形成掩膜(未显示)。使用所述掩膜凹进(在图3A中以“102”表示)半导体衬底100待形成源极选择线SSL和漏极选择线DSL的部分。可以通过使用混合气体和例如为100W-3KW的等离子能形成凹进102，在所述混合气体中添加剂气体例如HBr、Ar和He例如被加入Cl2。凹进区域只在待形成源极选择线SSL和漏极选择线DSL的部分形成。因此，在图2A中没有显示，而只在图3A中显示。
在这种情况下，在凹进(102)过程中，所述半导体衬底100受到损伤。为了修复损伤的半导体衬底100，可以在例如850℃-1500℃的低修复温度(booting temperature)下在炉子中进行退火。
参考图2B和图3B，在凹进的半导体衬底100上依次形成栅极绝缘层104、浮动栅极106的第一多晶硅层和第一硬掩膜层108。
参考图2C和图3C，蚀刻第一硬掩膜层108和浮动栅极106的第一多晶硅层的预定区域。使用第一硬掩膜层108和浮动栅极106的第一多晶硅层作为掩膜蚀刻栅极绝缘层104和半导体衬底100的部分来形成沟槽(未显示)。
将第一绝缘层沉积在整个表面上以便埋置所述沟槽。使用单个层，例如HDP(高密度等离子体)、BPSG(硼磷硅酸盐玻璃)或SOG(玻璃上旋涂层)或HDP、BPSG和SOG的堆叠层，所述第一绝缘层可以优选地形成厚度为300
Figure C20071000122700081
-10000
Figure C20071000122700082
随后去除第一绝缘层以暴露第一硬掩膜层108的顶面。去除第一绝缘层的方法可以优选地使用CMP(化学机械抛光)或深腐蚀。使用液化的化学品去除第一硬掩膜层108以形成具有凸起的隔离结构110(见图2C)。因此，限定了场区A和有源区B。相应地在场区形成隔离结构110，所述隔离结构110在图3C中没有显示。
参考图2D和图3D，在整个表面上沉积浮动栅极112的第二多晶硅层。蚀刻浮动栅极112的第二多晶硅层的预定区域。在整个表面上沉积IPO(inter-poly oxide，多晶硅层间氧化膜)介电层114。介电层114可以是ONO层。
参考图2E和图3E，去除在源极选择线(SSL)和漏极选择线(DSL)区域中形成的介电层114的预定区域。通过干法蚀刻去除介电层114。这是因为如果通过湿式蚀刻去除介电层114，与源极选择线SSL和漏极选择线DSL的栅极邻近的栅极可以受到侵蚀并且降低了工艺的可控制性。
在整个表面上形成控制栅极的导电层以形成控制栅极。优选地，控制栅极的导电层的形成包括沉积第二多晶硅层116、钨层或硅化钨膜118和第二硬掩膜层120并且蚀刻第二多晶硅层116、钨层或硅化钨膜118和第二硬掩膜层120，使得导电层由钨层或硅化钨膜118和第二多晶硅层116组成。
使用控制栅极作为掩膜蚀刻介电层114、浮动栅极112的第二多晶硅层、浮动栅极106的第一多晶硅层和栅极绝缘层104，形成包含多晶硅层112和106的浮动栅极。从而完成了具有浮动栅极、介电层114和控制栅极的栅极122。
沉积第二绝缘层来埋置在栅极122和栅极122之间。蚀刻第二绝缘层来形成栅极122的侧壁上的隔离物124。
参考图2F和3F，在整个表面上沉积缓冲氧化物层126和第三绝缘层128。缓冲氧化物层126和第三绝缘层128经过干法蚀刻，由此暴露出待形成源极线接点的区域。第三绝缘层128可以优选地使用氮化物层在250℃-900℃的温度下通过LP-CVD(低压化学蒸汽沉积)或PE-CVD(等离子体增强化学蒸汽沉积)形成。
将暴露的区域埋置然后抛光，由此形成插塞130(图3F)。插塞130可以优选地使用多晶硅、钨、氮化钨或阻挡金属(例如Ti、TiN、CoSi或Ta)形成。
通过如上所述使半导体衬底100待形成源极选择线SSL和漏极选择线DSL的部分凹进(以“102”表示)至预定厚度，可以增加沟道长度。因此，还未编程的单元的沟道被预充电至Vcc(电源电压)-Vt(阀值电压)，然后通过自增压操作增压。由此可以减少单元的栅极和沟道之间的电压差，还可以防止单元编程时的编程干扰现象。
图4是根据本发明的第二实施方案使用普通STI制造NAND闪速存储器件的方法的布置图。
参考图4，通过在半导体衬底的预定区域中形成隔离结构来限定有源区1和场区2。使半导体衬底待形成源极选择线SSL和漏极选择线DSL的部分凹进(以“3”表示)至预定厚度。
在有源区1中形成浮动栅极4的第二多晶硅层，在浮动栅极4的第二多晶硅层上形成介电层5。限定控制栅极6跨越有源区1和场区2。使用控制栅极6作为掩模图案化浮动栅极4的第二多晶硅层，从而形成浮动栅极。
图5A-5E是所述NAND闪速存储器件沿着图4中线C-C的横截面图和图6A-6E是NAND闪速存储器件沿着图4中线D-D的横截面图。
参考图5A和6A，蚀刻部分半导体衬底200以形成沟槽(未显示)。在整个表面上形成第一绝缘层以便埋置沟槽。例如通过使用HDP、BPSG或SOG，第一绝缘层可以优选地形成厚度300
Figure C20071000122700101
-10000
然后去除第一绝缘层以暴露半导体衬底200的顶面，从而形成隔离结构202(图5A)。由此，限定了场区1和有源区2。第一绝缘层的去除可以优选地使用例如CMP或回蚀(etch-back)进行。
参考图5B和6B，为了增加源极选择线SSL和漏极选择线DSL的阈值电压Vt，在待形成半导体衬底200的源极选择线SSL和漏极选择线DSL的部分上进行离子注入。因此，源极选择线SSL和漏极选择线DSL的阈值电压Vt比单元的阈值电压Vt高。
在半导体衬底200的预定区域中形成掩模(未显示)。使用掩模使半导体衬底200待形成源极选择线SSL和漏极选择线DSL的部分凹进(在图6B中以“204”表示)。凹进204可以优选地通过使用混合气体和例如100W-3KW的等离子能来形成，所述混合气体中添加剂气体例如HBr、Ar和He被加入Cl2。凹进区域只在待形成源极选择线SSL和漏极选择线DSL的部分上形成。因此，在图5B中没有显示，而只在图6B中显示。
在这种情况下，在凹进(204)过程中，半导体衬底200受到损伤。为了修复损伤的半导体衬底200，可以优选在850℃-1500℃的低修复温度下在炉子中进行退火。
参考图5C和6C，在整个表面上沉积栅极绝缘层206和浮动栅极208的第二多晶硅层。去除浮动栅极208的第二多晶硅层和栅极绝缘层206的预定区域以便暴露隔离结构202的顶面。
参考图5D和6D，在整个表面上沉积IPO介电层210。介电层210可以优选地是ONO层。去除源极选择线(SSL)和漏极选择线(DSL)区域中形成的介电层210的预定区域。通过干法蚀刻去除介电层210。如果通过湿式蚀刻去除介电层210，与源极选择线SSL和漏极选择线DSL栅极相邻的栅极可能被侵蚀并且降低工艺的可控制性。
在整个表面上沉积第二多晶硅层212、钨层或硅化钨膜214和硬掩膜层216。蚀刻第二多晶硅层212、钨层或硅化钨膜214和硬掩膜层216，以形成具有钨层或硅化钨膜214和第二多晶硅层212的控制栅极。
使用控制栅极作为掩膜蚀刻介电层210、浮动栅极208的第二多晶硅层和栅极绝缘层206，形成具有多晶硅层208的浮动栅极。从而形成包含浮动栅极、介电层210和控制栅极的栅极218。
沉积第二绝缘层以埋置在栅极218和栅极218之间。蚀刻第二绝缘层以在栅极218的侧壁上形成隔离物220。
参考图5E和6E，在整个表面上沉积缓冲氧化物层222和第三绝缘层224。缓冲氧化物层222和第三绝缘层224经过干法蚀刻，由此暴露待形成源极线接触的区域。第三绝缘层224可以优选地使用氮化物层在250℃-900℃的温度下通过例如LP-CVD或PE-CVD形成。
将暴露的区域埋置然后抛光，由此形成插塞226。插塞226可以优选地使用多晶硅、钨、氮化钨或阻挡金属(例如Ti、Ti N、CoSi或Ta)形成。
通过如上所述使半导体衬底200待形成源极选择线SSL和漏极选择线ISL的部分凹进(204)至预定厚度，可以增加沟道长度。因此，还未编程的单元的沟道被预充电至Vcc-Vt，然后通过自增压操作增压。由此可以减少单元的栅极和沟道之间的电压差，还可以防止单元编程时的编程干扰现象。
如上所述，根据本发明，待形成源极选择线SSL和漏极选择线DSL的部分凹进至预定厚度。因此，可以增加沟道长度。由此，还未编程的单元的沟道被预充电至Vcc-Vt，然后通过自增压操作增压。所以，可以防止编程干扰现象，单元由此被编程，在所述编程干扰现象中单元的栅极和沟道之间的电压差突然减少。此外，可以改善器件的可靠性和良品率。
虽然已经结合实际的示范性实施方案描述了本发明，但本发明不限于公开的实施方案，相反地，本发明期望覆盖包括在附加的权利要求书的精神和范围内的各种修改和等同的安排。

Claims (16)

1.一种制造NAND闪速存储器件的方法，所述方法包括下列步骤：
提供半导体衬底；和
使半导体衬底待形成源极选择线和漏极选择线的部分凹进。
2.权利要求1的方法，其包括使用向Cl2加入添加剂气体的混合气体和使用100W-3KW的等离子能形成凹进部分。
3.权利要求2的方法，其中所述添加剂气体选自HBr、Ar和He。
4.一种制造NAND闪速存储器件的方法，所述方法包括下列步骤：
使半导体衬底待形成源极选择线和漏极选择线的部分凹进；
使半导体衬底退火；
在凹进的半导体衬底上沉积栅极绝缘层、浮动栅极的第一多晶硅层和第一硬掩膜层；
蚀刻第一硬掩膜层、第一多晶硅层、栅极绝缘层和半导体衬底来形成沟槽；
在所述沟槽和第一硬掩膜层上沉积第一绝缘层以填充所述沟槽；
除去第一绝缘层以形成隔离结构；
除去第一硬掩膜层；和
在第一多晶硅层和隔离结构上沉积浮动栅极的第二多晶硅层。
5.权利要求4的方法，其包括使用向Cl2加入添加剂气体的混合气体和使用100W-3KW的等离子能形成凹进部分。
6.权利要求5的方法，其中所述添加剂气体选自HBr、Ar和He。
7.权利要求4的方法，其包括在850℃-1500℃下进行的退火。
8.权利要求4的方法，其进一步包括下列步骤：
沉积第二多晶硅层之后，蚀刻第二多晶硅层的部分；
在包含蚀刻的第二多晶硅层的整个表面上形成介电层；
除去在源极选择线和漏极选择线中形成的介电层；
在整个表面上形成控制栅极的导电层；和
通过蚀刻导电层到栅极绝缘层，在半导体衬底上形成栅极。
9.权利要求4的方法，其进一步包括在凹进形成方法之前，在待形成源极选择线和漏极选择线的半导体衬底部分上进行离子注入的步骤。
10.一种制造NAND闪速存储器件的方法，所述方法包括下列步骤：
在半导体衬底中形成隔离结构；
使半导体衬底待形成源极选择线和漏极选择线的部分凹进；
使半导体衬底退火；和
沉积栅极绝缘层和浮动栅极的多晶硅层。
11.权利要求10的方法，其包括使用向Cl2加入添加剂气体的混合气体和使用100W-3KW的等离子能形成凹进部分。
12.权利要求11的方法，其中所述添加剂气体选自HBr、Ar和He。
13.权利要求10的方法，其包括在850℃-1500℃下进行的退火。
14.权利要求10的方法，其进一步包括下列步骤：
沉积栅极绝缘层和浮动栅极的多晶硅层之后，蚀刻多晶硅层和栅极绝缘层的部分以便暴露所述隔离结构；
在包含蚀刻的多晶硅层的整个表面上形成介电层；
除去在源极选择线和漏极选择线中形成的介电层；
在整个表面上形成控制栅极的导电层；和
通过蚀刻导电层到栅极绝缘层，形成半导体衬底上的栅极。
15.权利要求10的方法，其进一步包括在形成隔离结构之后，对半导体衬底待形成源极选择线和漏极选择线的部分上进行离子注入的步骤。
16.一种NAND闪速存储器件，其包含：
在半导体衬底上形成的单元栅极；
在单元栅极的一侧的半导体衬底上形成的源极选择线；和
在单元栅极的另一侧的半导体衬底上形成的漏极选择线，
其中所述源极选择线和所述漏极选择线在半导体衬底的凹进的部分上形成以增加沟道长度。
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