KR100717280B1 - 반도체 기억 장치의 셀 어레이 및 그 형성 방법 - Google Patents

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Abstract

반도체 기억 장치의 셀 어레이 및 그 형성 방법을 제공한다. 이 장치의 셀 어레이는 반도체 기판과 상기 반도체 기판에 정의된 활성영역을 포함한다. 상기 활성영역은 상기 반도체 기판에 정의된 제 1 영역과, 상기 제 1 영역에 연하여 상기 제 1 영역의 양측에 정의되며 상기 제 1 영역의 주면(main surface)과 레벨이 다른 주면을 가지는 제 2 영역으로 이루어진다. 상기 활성영역의 기판을 일부분 식각하여 제 1 영역에 비해 낮게 리세스된 제 2 영역을 형성하거나, 제 2 영역에 비해 낮게 리세스된 제 1 영역을 형성할 수 있고, 상기 활성영역의 일부분에 반도체층을 에피택시얼 성장하여 제 1 영역보다 높은 제 2 영역을 형성하거나, 제 2 영역보다 높은 제 1 영역을 형성할 수 있다.
리세스 채널, 비휘발성, SONOS

Description

반도체 기억 장치의 셀 어레이 및 그 형성 방법{CELL ARRAY OF SEMICONDUCTOR MEMORY DEVICE AND METHOD OF FORMING THE SAME}
도 1은 종래기술에 따른 리세스된 채널을 가지는 트랜지스터의 단면도.
도 2는 본 발명의 일 실시예에 따른 반도체 기억 장치의 셀 어레이의 평면도.
도 3 내지 도 6은 각각 도 2의 I-I'를 따라 취해진 본 발명의 실시예들에 따른 반도체 기억 장치의 셀 어레이의 단면도.
도 7 내지 도 12는 본 발명의 실시예들에 따른 반도체 기억 장치의 셀 어레이 형성방법을 설명하기 위한 도면.
본 발명은 반도체 장치 및 그 제조방법에 관한 것으로서, 더 구체적으로는 반도체 기억 장치의 셀 어레이 및 그 형성방법에 관한 것이다.
반도체 기억 장치의 고집적화는 셀 어레이에 형성되는 워드라인 및 선택 라인의 선폭을 줄이는 것으로 달성될 수 있다. 선택 라인들 사이에 다수의 워드라인이 배열되어 셀 스트링을 구성하는 낸드형 반도체 기억 장치에서 워드라인의 선폭 은 사진공정의 한계까지 축소할 수 있으나, 셀 스트링의 양 단에 형성되는 셀 트랜지스터를 형성하는 선택 라인은 단채널 효과로 인한 펀치쓰루 및 누설 전류 등으로 인해 선폭의 축소가 제한된다.
최근에는 리세스된 채널을 가지는 선택 트랜지스터를 형성함으로써 선택 트랜지스터의 채널 길이가 감소되지 않고 선택 라인의 선폭을 줄일 수 있는 방법이 소개되었다.
도 1은 리세스된 채널을 가지는 트랜지스터의 단면을 나타낸 도면이다.
도 1을 참조하면, 리세스된 채널을 가지는 트랜지스터는 반도체 기판(10)의 일부분이 식각된 리세스 영역(10r) 상에 게이트 전극(26)이 형성되어 있다. 상기 리세스 영역(10r)에 게이트 절연막(20)이 콘포말하게 형성되고, 상기 게이트 절연막(20) 상에 상기 게이트 전극(26)이 형성되고, 상기 게이트 전극(26) 양측의 기판 내에 소오스/드레인 영역(30)이 형성된다. 상기 게이트 전극(26) 하부의 리세스된 기판에 채널이 형성되어 리세스 영역(10r)의 굴곡을 따라 게이트 전극(26)의 폭보다 긴 채널이 형성될 수 있다.
도시된 것과 같이, 종래의 리세스된 채널을 가지는 트랜지스터에서 상기 리세스 영역(20r)의 중심은 상기 게이트 전극(26)의 중앙에 형성되고, 상기 게이트 전극(26) 및 트랜지스터의 채널은 좌우 대칭 구조로 형성된다. 이러한 구조에서 게이트 전극(26)의 선폭이 축소되는 경우, 리세스 영역(10r)의 종횡비가 커져 리세스 영역(10r)에 게이트 전극 물질이 채워지는 것이 어려워질 수 있다. 또한, 게이트 절연막(20)이 다층의 절연층으로 구성되는 소노스 장치의 경우 상기 리세스 영역(10r)의 종횡비가 커져 리세스 영역(10r)의 중앙과 가장자리에서 절연층들이 불균일하게 형성되어 셀 특성이 변화되는 문제를 유발할 수 있다.
본 발명이 이루고자 하는 기술적 과제는 리세스 영역의 종횡비가 낮으며 선택 라인의 선폭을 줄일 수 있는 반도체 기억 장치의 셀 어레이 및 그 형성 방법을 제공하는데 있다.
상기 기술적 과제를 달성하기 위하여 본 발명은 리세스 영역의 경계에 선택 트랜지스터의 게이트 전극이 형성될 수 있느 반도체 기억 장치의 셀 어레이 및 그 형성 방법을 제공한다.
이 장치의 셀 어레이는 반도체 기판과 상기 반도체 기판에 정의된 활성영역을 포함한다. 상기 활성영역은 상기 반도체 기판에 정의된 제 1 영역과, 상기 제 1 영역에 연하여 상기 제 1 영역의 양측에 정의되며 상기 제 1 영역의 주면(main surface)과 레벨이 다른 주면을 가지는 제 2 영역으로 이루어진다.
다수의 워드라인들 및 선택 라인들이 상기 활성영역의 상부를 가로지른다. 상기 워드라인들은 상기 활성영역의 제 1 영역 상부를 가로지른다. 상기 선택 라인들은 일 측벽은 상기 제 1 영역 상에 위치하고 타 측벽은 상기 제 2 영역 상에 위치하며 상기 활성영역의 상부를 가로지른다.
본 발명에서 상기 제 1 영역의 주면이 상기 제 2 영역의 주면보다 높을 수도 있고, 상기 제 2 영역의 주면이 상기 제 1 영역의 주면보다 높을 수도 있다. 이 때 , 기판이 식각된 리세스 영역 또는 반도체층으로 제 1 영역 및 제 2 영역을 형성할 수 있다. 예컨대, 상기 활성영역의 기판을 일부분 식각하여 제 1 영역에 비해 낮게 리세스된 제 2 영역을 형성하거나, 제 2 영역에 비해 낮게 리세스된 제 1 영역을 형성할 수 있고, 상기 활성영역의 일부분에 반도체층을 에피택시얼 성장하여 제 1 영역보다 높은 제 2 영역을 형성하거나, 제 2 영역보다 높은 제 1 영역을 형성할 수 있다.
본 발명은 부유 게이트를 가지는 비휘발성 기억 장치의 셀 어레이 영역 또는 전하트랩형 비휘발성 기억 장치의 셀 어레이 영역에 적용될 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다.
도 2는 본 발명의 실시예에 따른 셀 어레이의 평면도이다.
도 2를 참조하면, 반도체 기판에 소자분리막(52)이 형성되어 활성영역이 한정된다. 상기 활성영역은 제 1 영역(AC1, AC3)과 상기 제 1 영역(AC1, AC3)에 연하 여 상기 제 1 영역(AC1, AC3) 양측에 정의된 제 2 영역(AC2, AC4)으로 이루어진다. 상기 활성영역의 제 1 영역(AC1, AC3)의 상부를 가로질러 복수개의 워드라인들(WLn)이 형성되어 있다. 상기 제 1 영역(AC1, AC3)과 상기 제 2 영역(AC2, AC4)이 연하는 지점에 선택 라인(SSL, GSL)이 형성되어 상기 활성영역 및 상기 소자분리막(52)의 상부를 가로지른다. 상기 선택 라인들(SSL, GSL)은 일 측벽은 상기 제 1 영역(AC1, AC3) 상에 위치하고 타 측벽은 상기 제 2 영역(AC2, AC4) 상에 위치한다. 상기 반도체 기판에는 상기 제 1 영역(AC1, AC3)과 상기 제 2 영역(AC2, AC4)이 교대로 정의되어 활성영역을 이루고 있다. 상기 워드라인들(WLn)이 형성되는 제 1 영역(AC1, AC3)은 제 2 영역(AC2, AC4)보다 넓은 영역을 차지한다.
상기 선택 라인들(SSL, GSL)은 상기 제 2 영역(AC2, AC4)의 양측 가장자리에 형성되어 서로 대향한다. 상기 선택 라인들은 스트링 선택 라인(SSL)과 접지 선택 라인(GSL)로 구분될 수 있고, 스트링 선택 라인(SSL)은 다른 스트링 선택 라인과 대향하고, 접지 선택 라인(GSL)은 다른 접지 선택 라인과 대향한다. 상기 스트링 선택 라인들(SSL) 사이의 제 2 영역(AC2, AC4)에 비트라인 콘택 패턴(DC)이 접속되고, 상기 접지 선택 라인들(GSL) 사이의 제 2 영역(AC2, AC4)에 공통 소오스 라인(CSL)이 접속된다.
도 3 내지 도 6은 도 2의 I-I'를 따라 취해진 본 발명의 실시예들에 따른 셀 어레이의 단면도들이다.
도 3을 참조하면, 제 1 실시예에 따른 셀 어레이의 활성영역은 반도체 기판(50)에 정의된 제 1 영역(AC1)과 제 2 영역(AC2)으로 구성된다. 상기 제 1 영역 (AC1)은 상기 제 2 영역(AC2)의 주면(main surface)보다 높은 레벨의 주면을 가진다. 상기 반도체 기판(50)의 일부분을 식각하여 상기 제 1 영역(AC1)보다 낮게 리세스된 제 2 영역(AC2)을 형성할 수 있다. 다른 방법으로, 상기 제 1 영역(AC1)이 형성될 반도체 기판(50)에 반도체층을 형성하여 상기 제 2 영역(AC2)보다 높은 제 1 영역(AC1)을 형성할 수 있다. 상기 반도체층은 에피택시얼 성장법으로 형성할 수 있다.
상기 제 1 영역(AC1)의 상부에 형성되는 워드라인(WLn)은 터널 절연막(70), 부유 게이트(72), 게이트간 유전막(74) 및 제어 게이트 전극(76)의 적층구조를 가진다. 상기 부유 게이트(72)는 각 활성영역 상부에 형성되고, 상기 제어 게이트 전극(76)은 상기 활성영역 및 소자분리막의 상부를 가로질러 배치도어 복수개의 활성영역들 상에 형성된다. 선택 라인(SSL, GSL)의 일측벽은 상기 제 1 영역(AC1)에 위치하고 다른 측벽은 상기 제 2 영역(AC2)에 위치한다. 인접한 접지 선택 라인들(GSL)은 제 2 영역(AC2)의 양측 가장자리에 각각 형성되어 대향하고, 인접한 스트링 선택 라인들(SSL)도 제 2 영역(AC2)의 양측 가장자리에 각각 형성되어 대향한다. 상기 선택 라인들(SSL, GSL)은 주면의 레벨이 다른 제 1 영역(AC1) 및 제 2 영역(AC2) 상에 연속하여 형성된다. 따라서, 상기 선택 라인(SSL, GSL)의 선폭에 비해, 상기 선택 라인들에 의해 구성되는 선택 트랜지스터의 채널 길이가 길어질 수 있다. 또한, 상기 선택 라인들(SSL, GSL)은 상기 제 2 영역(AC2)의 양측 가장자리에 형성되기 때문에 상기 제 2 영역(AC2)의 종횡비로 인해 종래와 같은 선택 라인들(SSL, GSL)의 게이트 절연막의 형성 불량은 억제될 수 있다.
상기 선택 라인들(SSL, GSL)은 게이트 절연막(70s), 하부 선택 라인(72s), 게이트간 절연막(74s) 및 상부 선택 라인(76s)이 적층된 구조이다. 상기 하부 선택 라인(72s) 및 상기 상부 선택 라인(76s)은 복수개의 활성영역들 상부를 가로지른다. 상기 하부 선택 라인(72s)과 상기 상부 선택 라인(76s)은 전기적으로 서로 연결된다. 도시되진 않았지만, 상기 하부 선택 라인(72s)과 상기 상부 선택 라인(76s) 사이에 상기 게이트간 절연막(74s)이 형성되지 않은 부분이 존재할 수 있다. 예컨대, 반도체 기판의 소정 영역에서 상기 게이트간 절연막(74s)이 제거될 수 있고, 상기 선택 라인(SSL, GSL)의 신장 방향과 평행하게 상기 게이트간 절연막(74s)이 제거되어 상기 하부 선택 라인(72s)과 상기 상부 선택 라인(76s)이 전기적으로 연결될 수도 있다.
상기 접지 선택 라인들(GSL) 사이의 제 2 영역(AC2)에 공통 소오스 라인(76s)이 접속되어 활성영역들의 상부를 가로지르고, 상기 스트링 선택 라인들(SSL) 사이의 제 2 영역(AC2)에 비트라인 콘택 패턴(DC)가 접속된다.
도 4를 참조하면, 본 발명의 제 2 실시예에 따른 셀 어레이의 활성영역은 제 1 영역(AC3)와 상기 제 1 영역(AC3)의 주면보다 높은 주면을 가지는 제 2 영역(AC4)으로 구성된다. 상기 제 2 영역(AC4)은 상기 반도체 기판(50) 상에 반도체층을 형성하여 제 1 영역(AC1)의 주면보다 높은 레벨의 주면을 가지도록 할 수 있다. 이와 달리, 상기 제 1 영역(AC1)이 형성될 반도체 기판을 식각하여 상기 제 2 영역(AC2)보다 낮게 리세스된 제 1 영역(AC1)을 형성할 수 있다.
이 실시예에서도 상기 선택 라인들(SSL, GSL)은 주면의 레벨이 다른 제 1 영 역(AC3) 및 제 2 영역(AC4) 상에 연속하여 형성된다. 따라서, 상기 선택 라인(SSL, GSL)의 선폭에 비해, 상기 선택 라인들에 의해 구성되는 선택 트랜지스터의 채널 길이가 길어질 수 있다. 또한, 상기 선택 라인들(SSL, GSL)은 주면의 레벨이 높은 상기 제 2 영역(AC4)의 양측 가장자리에 형성되기 때문에 상기 제 2 영역(AC4)의 종횡비로 인해 종래와 같은 선택 라인들(SSL, GSL)의 게이트 절연막의 형성 불량은 억제될 수 있다.
도 5를 참조하면, 본 발명의 제 3 실시예는 전하트랩형 비휘발성 기억 장치의 셀 어레이이다. 이 실시예에서, 워드라인(WLn)은 다층의 셀 게이트 절연막(275)와 상기 셀 게이트 절연막(275) 상에 형성되어 복수개의 활성영역들의 상부를 가로지르는 셀 게이트 전극(276)으로 구성된다. 상기 셀 게이트 절연막(275)은 상기 셀 게이트 전극(276) 하부의 활성영역 상에 제한적으로 형성되거나, 상기 셀 게이트 전극들(276) 사이의 활성영역 상에도 연속적으로 형성될 수 있다. 상기 셀 게이트 절연막(275)은 차례로 적층된 터널 절연막(270) 전하저장절연층(272) 및 블로킹 절연막(274)으로 구성된다.
선택 게이트 라인(SSL, GSL)은 선택 게이트 절연막(275s)과 선택 게이트 전극(276s)으로 구성된다. 상기 선택 게이트 절연막(275s)은 상기 셀 게이트 절연막(275)과 마찬가지로 차례로 적층된 터널 절연막(270) 전하저장절연층(272) 및 블로킹 절연막(274)으로 구성될 수 있다. 그러나, 상기 선택 게이트 절연막(275s)은 단일 절연막으로 형성될 수도 있다.
제 3 실시예의 활성영역의 구조는 제 1 실시예의 활성영역 구조와 동일하다. 따라서, 상기 선택 라인들(SSL, GSL)은 주면의 레벨이 다른 제 1 영역(AC1) 및 제 2 영역(AC2) 상에 연속하여 형성되고, 상기 선택 라인(SSL, GSL)의 선폭에 비해 상기 선택 라인들에 의해 구성되는 선택 트랜지스터의 채널 길이가 길어질 수 있다. 또한, 상기 선택 라인들(SSL, GSL)은 주면의 레벨이 높은 상기 제 2 영역(AC2)의 양측 가장자리에 형성되기 때문에 상기 제 2 영역(AC2)의 종횡비로 인해 종래와 같은 선택 라인들(SSL, GSL)의 게이트 절연막의 형성 불량은 억제될 수 있다.
도 6을 참조하면, 본 발명의 제 4 실시예는 제 2 실시예의 활성영역과 동일한 활성 영역 구조를 가지는 전하트랩형 비휘발성 기억 장치의 셀 어레이에 관한 것이다. 구체적으로, 셀 어레이의 활성영역은 제 1 영역(AC3)와 상기 제 1 영역(AC3)의 주면보다 높은 주면을 가지는 제 2 영역(AC4)으로 구성된다. 상기 제 2 영역(AC4)은 상기 반도체 기판(50) 상에 반도체층을 형성하여 제 1 영역(AC1)의 주면보다 높은 레벨의 주면을 가지도록 할 수 있다. 이와 달리, 상기 제 1 영역(AC1)이 형성될 반도체 기판을 식각하여 상기 제 2 영역(AC2)보다 낮게 리세스된 제 1 영역(AC1)을 형성할 수 있다.
이 실시예에서도 상기 선택 라인들(SSL, GSL)은 주면의 레벨이 다른 제 1 영역(AC3) 및 제 2 영역(AC4) 상에 연속하여 형성된다. 따라서, 상기 선택 라인(SSL, GSL)의 선폭에 비해, 상기 선택 라인들에 의해 구성되는 선택 트랜지스터의 채널 길이가 길어질 수 있다. 또한, 상기 선택 라인들(SSL, GSL)은 주면의 레벨이 높은 상기 제 2 영역(AC4)의 양측 가장자리에 형성되기 때문에 상기 제 2 영역(AC4)의 종횡비로 인해 종래와 같은 선택 라인들(SSL, GSL)의 게이트 절연막의 형성 불량은 억제될 수 있다.
도 7, 도 8a 및 도 8b는 본 발명의 일 실시예에 따른 활성영역 형성 방법을 설명하기 위한 도면들이다. 도 8a 및 도 8b는 도 7의 II-II'를 따라 취해진 단면도이다.
도 7 및 도 8a를 참조하면, 반도체 기판(50)에 소자분리막(52)을 형성하여 활성영역(54)을 한정한다. 상기 기판(50) 상에 마스크층(56)을 형성한다. 상기 마스크층(56)은 상기 활성영역(54) 및 상기 소자분리막(52)의 상부를 가로지르는 오프닝을 가진다. 상기 오프닝에 상기 활성영역(54)의 일부가 노출된다.
도 8b를 참조하면, 상기 마스크층(56)을 식각마스크로 사용하여 상기 활성영역(54)의 기판을 식각한다. 그 결과, 상기 활성영역(54)의 주면보다 낮은 주면을 가지는 리세스 영역(58)이 형성된다. 상기 리세스 영역(58)이 형성된 후 상기 마스크층(56)을 제거하여 상기 활성영역(54)의 기판을 노출시킨다. 상기 마스크층(56)으로 보호되어 식각되지 않은 활성영역(54)이 상기 제 1 영역(AC1)에 해당하고, 상기 리세스 영역(58)은 상기 제 1 영역(AC1)보다 낮게 리세스된 제 2 영역(AC2)이 된다.
도 9a 및 도 9b는 본 발명에 따른 셀 어레이의 활성영역을 형성하는 제 2 실시예를 설명하기 위하여 도 7의 II-II'를 따라 취해진 단면도들이다.
도 9a를 참조하면, 도 7에 도시된 것과 같은 마스크층(56)을 소자분리막(52)이 형성된 기판(50) 상에 형성한다. 상기 마스크층(56)을 에피택시얼 성장 마스크층으로 사용하여 노출된 활성영역(54)에 에피택시얼층(60)을 형성한다.
도 9b를 참조하면, 상기 마스크층(56)을 제거하여 상기 활성영역(54)을 노출시킨다. 결과적으로, 상기 활성영역(54)의 주면보다 높은 레벨의 주면을 가지는 반도체 에피택시얼층(60)이 상기 활성영역(54) 상에 형성된다. 상기 반도체 기판(50)이 드러난 활성영역(54)은 제 1 영역(AC3)에 해당하고, 상기 반도체 에피택시얼층(60)은 상기 제 1 영역(AC3)보다 높은 레벨의 주면을 가지는 제 2 영역(AC4)이 된다.
도 10, 도 11a 및 도 11b는 본 발명에 따른 셀 어레이의 활성영역을 형성하는 제 3 실시예를 설명하기 위한 단면도들이다. 도 11a 및 도 11b는 도 10의 III-III'를 따라 취해진 단면도이다.
도 10 및 도 11a를 참조하면, 소자분리막(52)가 형성되어 활성영역(54)가 한정된 반도체 기판(50) 상에 도 7에 도시된 마스크층(56)의 네거티브 마스크층(56a)을 형성한다.
도 11b를 참조하면, 상기 마스크층(56a)을 식각마스크로 사용하여 상기 활성영역(54)의 반도체 기판을 식각하여 리세스 영역(58a)을 형성한다. 그 결과, 상기 활성영역(54)의 주면보다 낮은 주면을 가지는 리세스 영역(58a)이 형성된다. 상기 리세스 영역(58a)이 형성된 후 상기 마스크층(56a)을 제거하여 상기 활성영역(54)의 기판을 노출시킨다. 상기 리세스 영역(58a)은 제 1 영역(AC3)에 해당하고, 상기 마스크층(56a)으로 보호되어 식각되지 않은 활성영역(54)이 상기 제 2 영역(AC4)이 된다.
도 12a 및 도 12b는 본 발명에 따른 셀 어레이의 활성영역을 형성하는 제 4 실시예를 설명하기 위하여 도 10의 III-III'를 따라 취해진 단면도들이다.
도 12a를 참조하면, 도 10에 도시된 것과 같은 마스크층(56a)을 소자분리막(52)이 형성된 기판(50) 상에 형성한다. 상기 마스크층(56a)을 에피택시얼 성장 마스크층으로 사용하여 노출된 활성영역(54)에 에피택시얼층(60a)을 형성한다.
도 12b를 참조하면, 상기 마스크층(56a)을 제거하여 상기 활성영역(54)을 노출시킨다. 결과적으로, 상기 활성영역(54)의 주면보다 높은 레벨의 주면을 가지는 반도체 에피택시얼층(60a)이 상기 활성영역(54) 상에 형성된다. 상기 에피택시얼층(60a)은 제 1 영역(AC1)이 되과, 상기 반도체 기판(50)이 드러난 활성영역(54)은 상기 제 1 영역(AC1)보다 낮은 레벨의 주면을 가지는 제 2 영역(AC2)이 된다.
상술한 것과 같이 본 발명에 따르면, 주면의 레벨이 달라지는 활성영역에 선택 라인을 형성함으로써, 선택 라인의 선폭보다 선택 트랜지스터의 채널 길이가 길어질 수 있다.
상기 선택 라인은 워드라인이 형성되는 제 1 영역의 주면보다 높은 레벨 또는 낮은 레벨의 주면을 가지는 제 2 영역의 양측 가장자리에 각각 형성된다. 따라서, 셀 어레이가 고집적화되더라도 종래의 구조에 비해 게이트 절연막 및 게이트 도전막의 갭필 문제의 발생 가능성이 현저히 감소될 수 있다.

Claims (23)

  1. 반도체 기판;
    상기 반도체 기판에 정의된 제 1 영역과, 상기 제 1 영역에 연하여 상기 제 1 영역의 양측에 정의되며 상기 제 1 영역의 주면(main surface)과 레벨이 다른 주면을 가지는 제 2 영역으로 이루어진 활성영역;
    상기 활성영역의 제 1 영역 상부를 가로지르는 다수의 워드라인들; 및
    일 측벽은 상기 제 1 영역 상에 위치하고 타 측벽은 상기 제 2 영역 상에 위치하여, 상기 제 1 영역 및 상기 제 2 영역의 주면을 따라 저면의 높이가 다르며 상기 활성영역의 상부를 가로지르는 선택 라인을 포함하는 반도체 기억 장치의 셀 어레이.
  2. 청구항 1에 있어서,
    상기 제 1 영역은 상기 제 2 영역의 주면보다 낮은 레벨의 주면을 가지는 것을 특징으로 하는 반도체 기억 장치의 셀 어레이.
  3. 청구항 2에 있어서,
    상기 제 1 영역의 주면은 반도체 기판이고,
    상기 제 2 영역의 주면은 상기 반도체 기판 상에 형성된 반도체층인 것을 특징으로 하는 반도체 기억 장치의 셀 어레이.
  4. 청구항 2에 있어서,
    상기 제 1 영역은 상기 제 2 영역보다 낮게 상기 반도체 기판이 리세스된 영역 것을 특징으로 하는 반도체 기억 장치의 셀 어레이.
  5. 청구항 1에 있어서,
    상기 제 1 영역은 상기 제 2 영역의 주면보다 높은 레벨의 주면을 가지는 것을 특징으로 하는 반도체 기억 장치의 셀 어레이.
  6. 청구항 5에 있어서,
    상기 제 1 영역의 주면은 상기 반도체 기판 상에 형성된 반도체층이고,
    상기 제 2 영역의 주면은 상기 반도체 기판인 것을 특징으로 하는 반도체 기억 장치의 셀 어레이.
  7. 청구항 6에 있어서,
    상기 제 2 영역은 상기 제 1 영역보다 낮게 상기 반도체 기판이 리세스된 영역인 것을 특징으로 하는 반도체 기억 장치의 셀 어레이.
  8. 청구항 1, 청구항 2 및 청구항 5 중 어느 하나의 항에 있어서,
    상기 워드라인은,
    상기 활성영역 상에 형성된 터널절연막;
    상기 터널절연막 상에 형성된 부유 게이트;
    상기 부유 게이트 상에 형성되어 상기 활성영역의 상부를 가로지르는 제어 게이트 전극; 및
    상기 부유 게이트와 상기 제어 게이트 전극 사이에 개재된 게이트간 유전막(inter-gate dielectric)으로 구성된 것을 특징으로 하는 반도체 기억 장치의 셀 어레이.
  9. 청구항 8에 있어서,
    상기 선택 라인은,
    상기 활성영역 상에 형성된 게이트 절연막;
    상기 게이트 절연막 상에 형성되어 상기 활성영역의 상부를 가로지르는 하부 선택 라인;
    상기 하부 선택 라인 상에 형성되어 상기 활성영역 상부를 가로지르며, 상기 하부 선택 라인과 전기적으로 연결된 상부 선택 게이트 라인; 및
    상기 하부 선택 게이트 라인과 상기 상부 선택 게이트 라인 사이에 개재된 게이트간 절연막으로 구성된 것을 특징으로 하는 반도체 기억 장치의 셀 어레이.
  10. 청구항 1, 청구항 2 및 청구항 5 중 어느 하나의 항에 있어서,
    상기 워드라인은,
    상기 활성영역 상에 형성된 셀 게이트 절연막; 및
    상기 셀 게이트 절연막 상에 형성되어 상기 활성영역의 상부를 가로지르는 셀 게이트 전극을 포함하되,
    상기 셀 게이트 절연막은 차례로 적층된 터널절연막, 전하저장절연층 및 블로킹 절연막으로 구성된 것을 특징으로 하는 반도체 기억 장치의 셀 어레이.
  11. 반도체 기판;
    상기 반도체 기판에 제 1 영역과, 상기 제 1 영역에 연하여 상기 제 1 영역의 주면(main surface)과 레벨이 다른 주면을 가지는 제 2 영역이 교대로 정의된 활성영역;
    상기 활성영역의 제 1 영역 상부를 가로지르는 다수의 워드라인들;
    상기 제 2 영역의 양측 가장자리에 각각 형성되어 일 측벽은 상기 제 1 영역 상에 위치하고 타 측벽은 상기 제 2 영역 상에 위치하여, 상기 제 1 영역 및 상기 제 2 영역의 주면을 따라 저면의 높이가 다르며 상기 활성영역의 상부를 가로지르는 선택 라인들; 및
    상기 인접한 선택 라인들 사이에 형성되어 상기 제 2 영역에 접속된 공통 소오스 라인 및 비트라인 콘택 패턴을 포함하는 반도체 기억 장치의 셀 어레이.
  12. 청구항 11에 있어서,
    상기 제 1 영역은 상기 제 2 영역의 주면보다 낮은 레벨의 주면을 가지는 것을 특징으로 하는 반도체 기억 장치의 셀 어레이.
  13. 청구항 12에 있어서,
    상기 제 1 영역의 주면은 반도체 기판이고,
    상기 제 2 영역의 주면은 상기 반도체 기판 상에 형성된 반도체층인 것을 특징으로 하는 반도체 기억 장치의 셀 어레이.
  14. 청구항 12에 있어서,
    상기 제 1 영역은 상기 제 2 영역보다 낮게 상기 반도체 기판이 리세스된 영역 것을 특징으로 하는 반도체 기억 장치의 셀 어레이.
  15. 청구항 11에 있어서,
    상기 제 1 영역은 상기 제 2 영역의 주면보다 높은 레벨의 주면을 가지는 것을 특징으로 하는 반도체 기억 장치의 셀 어레이.
  16. 청구항 15에 있어서,
    상기 제 1 영역의 주면은 상기 반도체 기판 상에 형성된 반도체층이고,
    상기 제 2 영역의 주면은 상기 반도체 기판인 것을 특징으로 하는 반도체 기억 장치의 셀 어레이.
  17. 청구항 16에 있어서,
    상기 제 2 영역은 상기 제 1 영역보다 낮게 상기 반도체 기판이 리세스된 영 역인 것을 특징으로 하는 반도체 기억 장치의 셀 어레이.
  18. 반도체 기판에 소자분리막을 형성하여 활성영역을 정의하는 단계;
    상기 활성영역의 소정 영역에서 기판의 일부를 식각하여 주면의 레벨이 다른 제 1 영역 및 제 2 영역을 정의하는 단계;
    상기 제 1 영역의 상부를 가로지르는 다수의 워드라인과, 상기 제 1 영역과 상기 제 2 영역에 양측벽이 각각 위치하여, 상기 제 1 영역 및 상기 제 2 영역의 주면을 따라 저면의 높이가 다르며 상기 활성영역의 상부를 가로지르는 선택 라인을 형성하는 단계를 포함하는 반도체 기억 장치의 셀 어레이의 형성 방법.
  19. 청구항 18에 있어서,
    상기 활성영역의 소정 영역에서 기판의 일부를 식각하여 제 1 영역보다 낮게 리세스된 제 2 영역을 정의하는 것을 특징으로 하는 반도체 기억 장치의 셀 어레이의 형성 방법.
  20. 청구항 18에 있어서,
    상기 활성영역의 소정 영역에서 기판의 일부를 식각하여 상기 제 2 영역보다 낮게 리세스된 제 2 영역을 정의하는 것을 특징으로 하는 반도체 기억 장치의 셀 어레이의 형성 방법.
  21. 반도체 기판에 소자분리막을 형성하여 활성영역을 정의하는 단계;
    상기 활성영역의 소정 영역에 에피택시얼층을 성장시켜 주면의 레벨이 다른 제 1 영역 및 제 2 영역을 정의하는 단계;
    상기 제 1 영역의 상부를 가로지르는 다수의 워드라인과, 상기 제 1 영역과 상기 제 2 영역에 양측벽이 각각 위치하여, 상기 제 1 영역 및 상기 제 2 영역의 주면을 따라 저면의 높이가 다르며 상기 활성영역의 상부를 가로지르는 선택 라인을 형성하는 단계를 포함하는 반도체 기억 장치의 셀 어레이의 형성 방법.
  22. 청구항 21에 있어서,
    상기 에피택시얼층은 상기 제 2 영역보다 주면의 레벨이 높은 제 1 영역을 이루는 것을 특징으로 하는 반도체 기억 장치의 셀 어레이의 형성 방법.
  23. 청구항 21에 있어서,
    상기 에피택시얼층은 상기 제 1 영역보다 주면의 레벨이 높은 제 2 영역을 이루는 것을 특징으로 하는 반도체 기억 장치의 셀 어레이의 형성 방법.
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