KR20090047774A - 비휘발성 메모리 소자 및 그 형성방법 - Google Patents

비휘발성 메모리 소자 및 그 형성방법 Download PDF

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KR20090047774A
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Abstract

비휘발성 메모리 소자 및 그 형성방법이 제공된다. 상기 비휘발성 메모리 소자는 반도체 기판에 활성 영역을 정의하며, 제 1 소자분리막과 제 2 소자분리막을 포함하는 소자분리막, 상기 활성 영역 및 상기 제 1 소자분리막을 가로지르는 워드 라인, 및 상기 활성 영역 및 상기 제 2 소자분리막을 가로지르는 센스 라인을 포함하되, 상기 제 1 소자분리막은 상기 활성 영역의 상부 측면을 노출하며, 상기 반도체 기판의 상기 활성 영역의 상부면보다 낮은 상부면을 가지며, 상기 제 2 소자분리막은 상기 반도체 기판의 상기 활성 영역의 상부면과 실질적으로 동일한 높이의 상부면을 가진다.
EEPROM, 셀 전류, 커플링 비

Description

비휘발성 메모리 소자 및 그 형성방법{NONVOLATILE MEMORY DEVICE AND METHOD OF FORMING THE SAME}
본 발명은 반도체 메모리 소자 및 그 형성방법에 관한 것으로, 더욱 상세하게는 비휘발성 메모리 소자 및 그 형성방법에 관한 것이다.
상기 비휘발성 메모리 소자는 외부로부터의 전원 공급 없이도 데이터를 계속 보존할 수 있다. 상기 비휘발성 메모리 소자는 마스크 롬(Mask ROM), 이피롬(EPROM), 이이피롬(EEPROM), 플래시(Flash) 메모리 소자 등을 포함한다. 상기 플래시 메모리 소자는 노어(NOR)형 플래시 메모리 소자와 낸드(NAND)형 플래시 메모리 소자로 구분될 수 있다.
도 1은 일반적인 이이피롬의 평면도이다. 도 2 및 도 3은 각각 도 2의 I-I'선 및 Ⅱ-Ⅱ´선을 따라 취한 단면도이다. 도 1, 도 2 및 도 3을 참조하면, 상기 이이피롬은 반도체 기판(11)의 소자분리막(13)에 한정된 활성영역(12)을 포함한다. 소오스 영역(12s), 드레인 영역(12d) 및 부유 확산영역(12f)이 상기 활성 영역에 제공된다. 센스 라인(SL)이 상기 활성영역(12)을 가로지른다. 상기 센스 라인(SL)에 이격된 워드 라인(WL)이 상기 센스 라인(SL)과 평행하게 활성영역(12)을 가로지 른다.
또한, 상기 워드 라인(WL) 및 센스 라인(SL)을 덮는 층간 절연막(30)이 제공된다. 상기 층간 절연막(30)에, 드레인 영역(12d)에 연결되는 비트 라인 콘택 플러그(31)가 제공된다. 상기 층간 절연막(30) 상에, 상기 비트 라인 콘택 플러그(31)와 연결되는 비트 라인(35)이 제공된다. 상기 워드 라인(WL)은 게이트 절연막(14), 제 1 게이트 전극(22), 게이트간 유전막(24) 및 제 2 게이트 전극(26)으로 구성된다. 상기 센스 라인(SL)은 터널 절연막(15), 부유 게이트 전극(21), 게이트 층간 유전막(23) 및 제어 게이트 전극(25)으로 구성된다. 상기 센스 라인(SL)은 상기 드레인 영역(12d)과 상기 부유 확산영역(12f) 사이의 상기 활성영역(12) 상부에 개재되어 배치된다. 상기 워드 라인(WL)은 상기 소오스 영역(12s)과 상기 부유 확산영역(12f) 사이의 활성영역(12) 상부에 개재되어 배치된다.
한편, 반도체 소자가 고집적화됨에 따라, 워드 라인(WL)을 포함하는 트랜지스터의 채널 폭(width)이 감소하고 있다. 이에 따라, 셀 전류가 감소하여 셀의 온/오프를 감지하는 감지 증폭기(sense amplifier)에 부담을 주며, 낮은 전원 전압에 따른 동작 속도의 저하가 문제되고 있다.
본 발명의 목적은 셀 전류가 증가된 비휘발성 메모리 소자 및 그 형성방법을 제공하는 것이다.
본 발명의 목적은 커플링 비를 높힐 수 있는 비휘발성 메모리 소자 및 그 형성방법을 제공하는 것이다.
상기 비휘발성 메모리 소자는 반도체 기판에 활성 영역을 정의하며, 제 1 소자분리막과 제 2 소자분리막을 포함하는 소자분리막, 상기 활성 영역 및 상기 제 1 소자분리막을 가로지르는 워드 라인, 및 상기 활성 영역 및 상기 제 2 소자분리막을 가로지르는 센스 라인을 포함하되, 상기 제 1 소자분리막은 상기 활성 영역의 상부 측면을 노출하며, 상기 반도체 기판의 상기 활성 영역의 상부면보다 낮은 상부면을 가지며, 상기 제 2 소자분리막은 상기 반도체 기판의 상기 활성 영역의 상부면과 실질적으로 동일한 높이의 상부면을 가진다.
상기 워드 라인은 상기 반도체 기판 상의 게이트 절연막 및 상기 게이트 절연막 상의 게이트 전극을 포함할 수 있다.
상기 활성 영역 상의 상기 게이트 전극의 하부면은 상기 제 1 소자분리막 상의 상기 게이트 전극의 하부면보다 높을 수 있다.
상기 게이트 전극의 일부는 상기 노출된 활성 영역의 상부 측면과 대향할 수 있다.
상기 센스 라인은 상기 반도체 기판 상의 터널 절연막, 상기 터널 절연막 상의 부유 게이트, 상기 부유 게이트 상의 게이트간 절연막, 및 상기 게이트간 절연막 상의 제어 게이트를 포함할 수 있다.
상기 활성 영역 상의 상기 부유 게이트의 하부면은 상기 제 2 소자분리막 상의 상기 부유 게이트의 하부면과 실질적으로 동일한 높이를 가질 수 있다.
상기 워드 라인이 가로지르는 상기 활성 영역의 상부면과 측면이 만나는 모서리는 둥글 수 있다.
상기 비휘발성 메모리 소자의 형성방법은 반도체 기판에 활성 영역을 정의하며, 제 1 소자분리막과 제 2 소자분리막을 포함하는 소자분리막을 형성하는 것, 상기 활성 영역 및 상기 제 1 소자분리막을 가로지르는 워드 라인을 형성하는 것, 그리고 상기 활성 영역 및 상기 제 2 소자분리막을 가로지르는 센스 라인을 형성하는 것을 포함하되, 상기 제 1 소자분리막은 상기 활성 영역의 상부 측면을 노출하며, 상기 반도체 기판의 상기 활성 영역의 상부면보다 낮은 상부면을 가지도록 형성되며, 상기 제 2 소자분리막은 상기 반도체 기판의 상기 활성 영역의 상부면과 실질적으로 동일한 높이의 상부면을 가지도록 형성된다.
상기 소자분리막을 형성하는 것은 상기 반도체 기판에 트렌치를 형성하는 것, 상기 트렌치를 채우는 제 1 소자분리막 및 제 2 소자분리막을 형성하는 것, 그리고 상기 제 1 소자분리막의 일부를 리세스하여 상기 활성 영역의 상부 측면을 노출하는 것을 포함할 수 있다.
상기 제 1 소자분리막의 일부는 습식 식각 공정을 진행하여 리세스될 수 있 다. 상기 제 1 소자분리막은 실리콘 산화막을 포함하며, 상기 습식 식각 공정은 불산(HF)을 포함하는 용액으로 수행될 수 있다.
상기 비휘발성 메모리 소자의 형성방법은 상기 소자분리막을 형성한 후, 상기 워드 라인이 가로지르는 상기 활성 영역의 상기 반도체 기판 모서리를 둥글게 만드는 것을 더 포함할 수 있다.
상기 반도체 기판 모서리를 둥글게 만드는 것은 NH4OH, H2O2 및 H2O의 혼합액으로 상기 모서리를 식각하는 것을 포함할 수 있다.
상기 반도체 기판 모서리를 둥글게 만드는 것은 상기 반도체 기판 모서리를 산화시키는 것 그리고 상기 산화된 모서리를 식각하여 제거하는 것을 포함할 수 있다.
상기 워드 라인을 형성하는 것은 상기 반도체 기판 상에 게이트 절연막을 형성하는 것, 그리고 상기 게이트 절연막 상에 게이트 전극을 형성하는 것을 포함하되, 상기 활성 영역 상의 상기 게이트 전극의 하부면은 상기 제 1 소자분리막 상의 상기 게이트 전극의 하부면보다 높게 형성될 수 있다.
상기 센스 라인을 형성하는 것은 상기 반도체 기판 상에 터널 절연막을 형성하는 것, 상기 터널 절연막 상에 부유 게이트를 형성하는 것, 상기 부유 게이트 상에 게이트간 절연막을 형성하는 것, 그리고 상기 게이트간 절연막 상에 제어 게이트를 형성하는 것을 포함하되, 상기 활성 영역 상의 상기 부유 게이트의 하부면은 상기 제 2 소자분리막 상의 상기 부유 게이트의 하부면과 동일한 높이를 가지도록 형성될 수 있다.
본 발명의 실시예에 따르면, 워드 라인이 가로지르는 제 1 소자분리막은 반도체 기판의 상기 활성 영역 보다 낮은 상부면을 가진다. 이에 따라, 실질적인 유효 채널 폭이 확장되어 셀 전류가 증가할 수 있다. 한편, 센스 라인이 가로지르는 제 2 소자분리막은 반도체 기판의 상기 활성 영역과 동일한 상부면을 가진다. 이에 따라, 비휘발성 메모리 소자의 커플링 비가 향상될 수 있다.
이하, 본 발명의 실시예에 따른 비휘발성 메모리 소자 및 그 형성방법을 첨부한 도면을 참조하여 상세히 설명한다. 본 발명은 여기서 설명되는 실시예에 한정되지 않고 다른 형태로 구체화될 수 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
도면들에 있어서, 층 및 영역들의 크기와 상대적 크기는 명확성을 기하기 위하여 과장된 것이다. 또한, 층이 다른 층 또는 기판 "상"에 있다고 언급되는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
본 명세서의 다양한 실시예들에서 제 1, 제 2, 제 3 등의 용어가 다양한 부분, 물질 등을 기술하기 위하여 사용되었지만, 이러한 용어들에 의하여 다양한 부 분, 물질 등이 한정되어서는 안 된다. 또한, 이러한 용어들은 단지 어느 소정 부분을 다른 부분과 구별하기 위하여 사용되었을 뿐이다. 따라서, 어느 한 실시예에서 제 1 부분으로 언급된 것이 다른 실시예에서는 제 2 부분으로 언급될 수 있다.
본 발명의 실시예에 따른 비휘발성 메모리 소자의 형성방법이 설명된다. 도 4는 본 발명의 실시예에 따른 비휘발성 메모리 소자를 설명하기 위한 평면도이다. 도 5a 내지 7a는 도 4의 Ⅲ-Ⅲ´라인을 따라 취해진 단면도들이고, 도 5b 내지 7b는 도 4의 Ⅳ-Ⅳ´라인을 따라 취해진 단면도들이며, 도 8은 도 4의 Ⅴ-Ⅴ´라인을 따라 취해진 단면도이다.
도 5a 및 5b를 참조하면, 반도체 기판(110)이 준비된다. 반도체 기판(110)에 활성 영역(112)을 정의하는 제 1 소자분리막(113) 및 제 2 소자분리막(114)이 형성된다. 상기 제 1 소자분리막(113)은 워드 라인(WL)에 대응하며, 제 2 소자분리막(114)은 센스 라인(SL)에 대응한다. 상기 제 1 소자분리막(113) 및 제 2 소자분리막(114)을 형성하는 것은, 상기 반도체 기판(110)에 트렌치(trench)를 형성하고, 상기 트렌치를 채우는 절연막을 형성하는 것을 포함할 수 있다. 즉, 제 1 소자분리막(113) 및 제 2 소자분리막(114)은 샐로우 트렌치 아이솔레이션(Shallow Trench Isolation:STI) 방법으로 형성될 수 있다. 상기 제 1 소자분리막(113) 및 제 2 소자분리막(114)은 실리콘 산화막으로 형성될 수 있다.
도 6a 및 6b를 참조하면, 상기 제 1 소자분리막(113)의 일부가 리세스된다. 상기 제 1 소자분리막(113)은 상기 활성 영역(112)의 상부 측면을 노출시키도록 형성된다. 이에 따라, 상기 반도체 기판(110)의 상기 활성 영역(112)은 제 1 소자분 리막(113)의 상부면으로부터 돌출되도록 형성된다. 반면, 상기 제 2 소자분리막(114)은 상기 반도체 기판(110)의 상기 활성 영역의 상부면과 실질적으로 동일한 높이의 상부면을 가진다. 이는 비휘발성 메모리 소자의 커플링 비(coupling ratio)를 향상시키기 위한 것이다.
상기 제 1 소자분리막(113)의 일부는 습식 식각 공정을 진행하여 리세스될 수 있다. 상기 습식 식각 공정은 불산(HF)을 포함하는 용액으로 수행될 수 있다. 상기 돌출된 반도체 기판(110) 모서리가 둥글게 만들어 수 있다. 상기 반도체 기판(110)이 둥근 모서리(E)를 가지면, 각진 모서리에 전계(electric field)가 집중되는 현상이 방지될 수 있다. 모서리에 전계 집중이 방지됨으로써, 아래에서 설명될 터널 절연막 및 게이트 절연막의 열화를 방지할 수 있다.
상기 반도체 기판(110)의 모서리를 둥글게 만드는 것은 NH4OH, H2O2 및 H2O의 혼합액으로 각진 모서리를 식각하는 것을 포함할 수 있다. 각진 모서리는 반도체 기판(110)의 평탄한 부분보다 많은 식각이 이루어지므로, 둥근 모서리(E)가 형성될 수 있다. 상기 반도체 기판(110)의 모서리를 둥글게 만드는 것은 상기 반도체 기판(110)의 각진 모서리를 산화시키는 것, 그리고 상기 산화된 모서리를 식각하여 제거하는 것을 포함할 수 있다. 상기 각진 모서리는 상대적으로 많이 산화되므로, 둥근 모서리(E)가 형성될 수 있다. 상기 반도체 기판(110)에 포켓 피-웰(pocket p-well,118) 및 포켓 피-웰(118)을 둘러싸는 엔-웰(n-well,117)이 형성될 수 있다.
도 7a 및 7b를 참조하면, 상기 활성 영역(112) 및 상기 제 1 소자분리 막(113)을 가로지르는 워드 라인(WL)이 형성되며, 상기 활성 영역(112) 및 상기 제 2 소자분리막(114)을 가로지르는 센스 라인(SL)이 형성된다. 상기 센스 라인(SL) 및 상기 워드 라인(WL)은 동시에 패터닝되어 형성될 수 있다. 상기 센스 라인(SL)은 터널 절연막(115), 부유 게이트(121), 제 1 게이트간 절연막(123) 및 제어 게이트(125)가 차례로 적층된 구조로 형성된다. 상기 워드 라인(WL)은 게이트 절연막(114), 제 1 게이트 전극(122), 제 2 게이트간 절연막(124) 및 제 2 게이트 전극(126)이 차례로 적층된 구조로 형성된다. 상기 제 1 게이트 전극(122)과 제 2 게이트 전극(126)은 버팅 콘택(butting contact)에 의하여 연결될 수 있다. 또는, 상기 제 1 게이트 전극(122)은 전압을 인가하기 위한 메탈 콘택(미도시)과 연결될 수 있다.
상기 활성 영역(112) 상의 제 1 게이트 전극(122)의 하부면은 상기 제 1 소자분리막(113) 상의 제 1 게이트 전극(122)의 하부면보다 높다. 상기 제 1 게이트 전극(122)의 일부는 상기 노출된 활성 영역(112)의 상부 측면과 대향할 수 있다. 즉, 상기 제 1 게이트 전극(122)이 가로지르는 활성 영역(112)은 3차원 구조를 가지며, 실질적인 유효 채널 폭이 확장되어 셀 전류가 증가될 수 있다.
대조적으로, 상기 활성 영역(112) 상의 상기 부유 게이트(121)의 하부면은 상기 제 2 소자분리막(114) 상의 상기 부유 게이트(121)의 하부면과 동일한 높이를 가지도록 형성된다. 이는 비휘발성 메모리 소자의 커플링 비(coupling ratio)를 향상시키기 위한 것이다. 즉, 제어 게이트(125)로부터 부유 게이트(121)로 전달되는 전압을 증가시키기 위하여, 커플링 비(coupling ratio)를 향상시켜야한다. 여기서, 커플링 계수(R)는 아래의 수학식 1과 같이 표현된다.
R=Cono/(Cono+Cto)
(여기서, 상기 Cono는 게이트간 절연막의 커패시턴스를 나타내고, Cto는 터널 절연막의 커패시턴스를 나타낸다)
상기 제 2 소자분리막(114)이 반도체 기판(110)의 활성영역과 동일한 높이의 상부면을 가짐으로써, 상기 터널 절연막(115)의 면적이 감소하여 상기 Cto가 감소할 수 있다. 이에 따라, 비휘발성 메모리 소자의 커플링 비(coupling ratio)가 향상될 수 있다.
도 4 및 8을 참조하면, 상기 워드 라인(WL) 및 센스 라인(SL)이 형성된 후, 이온 주입 공정을 진행하여, 소오스 영역(112s), 드레인 영역(112d) 및 부유 확산 영역(112f)이 형성된다. 상기 워드 라인(WL) 및 센스 라인(SL)을 덮는 층간 절연막(130)을 형성하고, 층간 절연막(130)을 관통하며, 드레인 영역(112d)에 접촉하는 비트 라인 콘택(131)을 형성된다. 상기 층간 절연막(130) 상에 상기 비트 라인 콘택(131)과 접촉하는 비트라인(135)이 형성된다.
도 7a 및 7b를 재차 참조하여, 본 발명의 실시예에 따른 비휘발성 메모리 소자가 설명된다.
반도체 기판(110)에 활성 영역(112)을 정의하는 제 1 소자분리막(113) 및 제 2 소자분리막(114)이 제공된다. 상기 제 1 소자분리막(113)은 상기 활성 영역(112)의 상부 측면을 노출하며, 상기 반도체 기판(110)의 활성영역의 상부면보다 낮은 상부면을 가진다. 상기 제 2 소자분리막(114)은 상기 반도체 기판(110)의 활성영역의 상부면과 실질적으로 동일한 높이의 상부면을 가진다. 상기 제 1 소자분리막(113) 및 제 2 소자분리막(114)은 실리콘 산화막을 포함할 수 있다. 상기 활성 영역(112) 및 상기 제 1 소자분리막(113)을 가로지르는 워드 라인(WL)이 배치되며, 상기 활성 영역(112) 및 상기 제 2 소자분리막(114)을 가로지르는 센스 라인(SL)이 제공된다.
상기 워드 라인(WL)은 상기 반도체 기판(110) 상의 게이트 절연막(115), 제 1 게이트 전극(122), 제 1 게이트간 절연막(124) 및 제 2 게이트 전극(126)을 포함할 수 있다. 상기 활성 영역(112) 상의 상기 제 1 게이트 전극(122)의 하부면은 상기 제 1 소자분리막(113) 상의 상기 제 1 게이트 전극(122)의 하부면보다 높다. 상기 제 1 게이트 전극(122)의 일부는 상기 노출된 활성 영역(112)의 상부 측면과 대향할 수 있다. 즉, 상기 워드 라인(WL)이 가로지르는 활성 영역(112)은 3차원 구조를 가지며, 실질적인 유효 채널 폭이 셀 크기의 증가없이도 확장될 수 있다.
상기 센스 라인(SL)은 상기 반도체 기판(110) 상의 터널 절연막(116), 부유 게이트(121), 제 2 게이트간 절연막(123), 및 제어 게이트(125)를 포함할 수 있다. 상기 활성 영역(112) 상의 부유 게이트(121)의 하부면은 제 2 소자분리막(114) 상의 부유 게이트(121)의 하부면과 실질적으로 동일한 높이를 가진다. 이에 따라, 비휘발성 메모리 소자의 커플링 비(coupling ratio)가 향상될 수 있다.
상기 게이트 절연막(115) 및 터널 절연막(116)은 실리콘 산화막일 수 있다. 상기 제 1, 제 2 게이트 전극(122,126), 부유 게이트(121), 및 제어 게이트(125)는 폴리 실리콘을 포함할 수 있다. 상기 제 1, 제 2 게이트간 절연막(124,123)은 산화막-질화막-산화막(Oxide-Nitride-Oxide:ONO)일 수 있다. 상기 워드 라인(WL)이 가로지르는 상기 반도체 기판(110)의 활성 영역(112)의 모서리는 둥글 수 있다. 둥근 모서리에 의하여, 전계 집중이 방지되며 게이트 절연막(115) 및 터널 절연막(116)의 열화가 방지될 수 있다.
도 1 내지 3은 종래기술에 따른 비휘발성 메모리 소자를 설명하기 위한 도면들이다.
도 4 내지 8은 본 발명의 실시예에 따른 비휘발성 메모리 소자의 형성방법을 설명하기 위한 도면들이다.
* 도면의 주요부분에 대한 부호의 설명 *
112: 활성 영역 113: 제 1 소자분리막
114: 제 2 소자분리막 121: 부유 게이트
122: 제 1 게이트 전극

Claims (16)

  1. 반도체 기판에 활성 영역을 정의하며, 제 1 소자분리막과 제 2 소자분리막을 포함하는 소자분리막;
    상기 활성 영역 및 상기 제 1 소자분리막을 가로지르는 워드 라인; 및
    상기 활성 영역 및 상기 제 2 소자분리막을 가로지르는 센스 라인을 포함하되,
    상기 제 1 소자분리막은 상기 활성 영역의 상부 측면을 노출하며, 상기 반도체 기판의 상부면보다 낮은 상부면을 가지며,
    상기 제 2 소자분리막은 상기 반도체 기판의 활성영역의 상부면과 실질적으로 동일한 높이의 상부면을 가지는 비휘발성 메모리 소자.
  2. 청구항 1에 있어서,
    상기 워드 라인은:
    상기 반도체 기판 상의 게이트 절연막; 및
    상기 게이트 절연막 상의 게이트 전극을 포함하는 비휘발성 메모리 소자.
  3. 청구항 2에 있어서,
    상기 활성 영역 상의 상기 게이트 전극의 하부면은 상기 제 1 소자분리막 상의 상기 게이트 전극의 하부면보다 높은 비휘발성 메모리 소자.
  4. 청구항 2에 있어서,
    상기 게이트 전극의 일부는 상기 노출된 활성 영역의 상부 측면과 대향하는 비휘발성 메모리 소자.
  5. 청구항 1에 있어서,
    상기 센스 라인은:
    상기 반도체 기판 상의 터널 절연막;
    상기 터널 절연막 상의 부유 게이트;
    상기 부유 게이트 상의 게이트간 절연막; 및
    상기 게이트간 절연막 상의 제어 게이트를 포함하는 비휘발성 메모리 소자.
  6. 청구항 5에 있어서,
    상기 활성 영역 상의 상기 부유 게이트의 하부면은 상기 제 2 소자분리막 상의 상기 부유 게이트의 하부면과 실질적으로 동일한 높이를 가지는 비휘발성 메모리 소자.
  7. 청구항 1에 있어서,
    상기 워드 라인이 가로지르는 상기 활성 영역의 상부면과 측면이 만나는 모서리는 둥근 것을 특징으로 하는 비휘발성 메모리 소자.
  8. 반도체 기판에 활성 영역을 정의하며, 제 1 소자분리막과 제 2 소자분리막을 포함하는 소자분리막을 형성하는 것;
    상기 활성 영역 및 상기 제 1 소자분리막을 가로지르는 워드 라인을 형성하는 것; 그리고
    상기 활성 영역 및 상기 제 2 소자분리막을 가로지르는 센스 라인을 형성하는 것을 포함하되,
    상기 제 1 소자분리막은 상기 활성 영역의 상부 측면을 노출하며, 상기 반도체 기판의 활성영역의 상부면보다 낮은 상부면을 가지도록 형성되며, 상기 제 2 소자분리막은 상기 반도체 기판의 활성영역의 상부면과 실질적으로 동일한 높이의 상부면을 가지도록 형성되는 비휘발성 메모리 소자의 형성방법.
  9. 청구항 8에 있어서,
    상기 소자분리막을 형성하는 것은:
    상기 반도체 기판에 트렌치를 형성하는 것;
    상기 트렌치를 채우는 제 1 소자분리막 및 제 2 소자분리막을 형성하는 것; 그리고
    상기 제 1 소자분리막의 일부를 리세스하여 상기 활성 영역의 상부 측면을 노출하는 것을 포함하는 비휘발성 메모리 소자의 형성방법.
  10. 청구항 9에 있어서,
    상기 제 1 소자분리막의 일부는 습식 식각 공정을 진행하여 리세스되는 비휘발성 메모리 소자의 형성방법.
  11. 청구항 10에 있어서,
    상기 제 1 소자분리막은 실리콘 산화막을 포함하며, 상기 습식 식각 공정은 불산(HF)을 포함하는 용액으로 수행되는 비휘발성 메모리 소자의 형성방법.
  12. 청구항 8에 있어서,
    상기 소자분리막을 형성한 후,
    상기 워드 라인이 가로지르는 상기 반도체 기판의 상기 활성 영역의 모서리를 둥글게 만드는 것을 더 포함하는 비휘발성 메모리 소자의 형성방법.
  13. 청구항 12에 있어서,
    상기 반도체 기판 모서리를 둥글게 만드는 것은:
    NH4OH, H2O2 및 H2O의 혼합액으로 상기 모서리를 식각하는 것을 포함하는 비휘발성 메모리 소자의 형성방법.
  14. 청구항 12에 있어서,
    상기 반도체 기판 모서리를 둥글게 만드는 것은:
    상기 반도체 기판 모서리를 산화시키는 것; 그리고
    상기 산화된 모서리를 식각하여 제거하는 것을 포함하는 비휘발성 메모리 소자의 형성방법.
  15. 청구항 8에 있어서,
    상기 워드 라인을 형성하는 것은:
    상기 반도체 기판 상에 게이트 절연막을 형성하는 것; 그리고
    상기 게이트 절연막 상에 게이트 전극을 형성하는 것을 포함하되,
    상기 활성 영역 상의 상기 게이트 전극의 하부면은 상기 제 1 소자분리막 상의 상기 게이트 전극의 하부면보다 높게 형성되는 비휘발성 메모리 소자의 형성방법.
  16. 청구항 8에 있어서,
    상기 센스 라인을 형성하는 것은:
    상기 반도체 기판 상에 터널 절연막을 형성하는 것;
    상기 터널 절연막 상에 부유 게이트를 형성하는 것;
    상기 부유 게이트 상에 게이트간 절연막을 형성하는 것; 그리고
    상기 게이트간 절연막 상에 제어 게이트를 형성하는 것을 포함하되,
    상기 활성 영역 상의 상기 부유 게이트의 하부면은 상기 제 2 소자분리막 상 의 상기 부유 게이트의 하부면과 동일한 높이를 가지도록 형성되는 비휘발성 메모리 소자의 형성방법.
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