JP2005340853A - 不揮発性半導体記憶装置およびその製造方法 - Google Patents

Abstract

【課題】電荷保持特性の良い不揮発性半導体記憶装置及びその製造方法を提供する。
【解決手段】不揮発性半導体記憶装置は、主表面上に第１の方向に沿って形成された複数の素子分離溝によって夫々分離された素子領域とを有する半導体基板１１と、前記素子分離溝内に形成され上面が前記半導体基板の表面より高く形成された素子分離絶縁膜３５と、前記素子領域上に形成されたゲート絶縁膜１２と、前記素子分離領域を挟んで前記第１の方向と交わる第２の方向に沿って、前記ゲート絶縁膜上に形成され、上面の高さが前記素子分離絶縁膜の上面の高さと同じ高さに形成された浮遊電極ＦＧと、前記素子分離絶縁膜の誘電率より高い誘電率を有し、前記第２の方向に沿って前記複数の浮遊電極上および前記素子分離絶縁膜上を覆うように形成された電極間絶縁膜３６と、前記第２の方向に沿って前記電極間絶縁膜上に形成された制御電極ＣＧとを具備する。
【選択図】図１１

Description

この発明は、不揮発性半導体記憶装置およびその製造方法に関し、例えば、隣接する不揮発性記憶素子の浮遊電極間に絶縁膜で絶縁されたスリットを有する不揮発性半導体記憶装置等に適用されるものである。

従来の浮遊電極を具備する不揮発性半導体記憶装置として、図１７に示すようなものがある（例えば、特許文献１参照）。図１７に示された不揮発性半導体記憶装置は、シリコン基板１１１、ゲート酸化膜１１２、下層の浮遊電極となる第１の多結晶シリコン膜１１３、シリコン酸化膜１１６、素子分離領域のＳＴＩ埋め込み材であるシリコン酸化膜１１７、上層の浮遊電極となる第２の多結晶シリコン膜１１８、ＯＮＯ絶縁膜（シリコン酸化膜、シリコンナイトライド膜、シリコン酸化膜の３層膜）１１９、下層の制御電極となる第３の多結晶シリコン膜１２０、上層の制御電極となるＷＳｉ膜１２１、絶縁保護膜となるシリコン酸化膜１２２、から構成されている。

下層の浮遊電極である第１の多結晶シリコン膜１１３は素子分離領域のシリコン酸化膜１１６、１１７により隣接するセルの対応する下層の浮遊電極とは絶縁され、上層の浮遊電極である第２の多結晶シリコン膜１１８はシリコン酸化膜１１７の上でスリット１２６により隣接するセルの対応する上層の浮遊電極と分離されている。浮遊電極１１８と制御電極１２０とは電極間絶縁膜であるＯＮＯ絶縁膜１１９で絶縁されている。

しかし、従来の不揮発性半導体記憶装置では、この浮遊電極コーナー部１２５において、ＯＮＯ絶縁膜１１９とともに制御電極１２０が隣接するセル間のスリット１２６内に入り込む構造となっていた。

そのため浮遊電極コーナー部１２５には電界が集中し、このコーナー部１２５のＯＮＯ絶縁膜１１９の絶縁特性が低下する為に、浮遊電極１１３，１１８に記憶情報に対応して注入された電荷保持特性が悪いという問題があった。

上記のように、従来の不揮発性半導体記憶装置は、素子分離領域上で隣接するセルの浮遊電極間の絶縁用のスリット内に制御電極が入り込む構造となっていた。

そのため、スリット内の浮遊電極コーナー部には電界が集中し、記憶情報の電荷保持特性が悪いという問題があった。
特開２００２−０１６１５４号公報 明細書

この発明は、電荷保持特性の良い不揮発性半導体記憶装置及びその製造方法を提供する。

この発明の一態様によれば、主表面上に第１の方向に沿って形成された複数の素子分離溝とこの素子分離溝によって夫々分離された素子領域とを有する半導体基板と、前記素子分離溝内に形成され、上面が前記半導体基板の表面より高く形成された素子分離絶縁膜と、前記半導体基板の素子領域上に形成されたゲート絶縁膜と、前記素子分離領域を挟んで前記第１の方向と交わる第２の方向に沿って、前記ゲート絶縁膜上に形成され、上面の高さが前記素子分離絶縁膜の上面の高さと同じ高さに形成された浮遊電極と、前記素子分離絶縁膜の誘電率より高い誘電率を有し、前記第２の方向に沿って前記複数の浮遊電極上および前記素子分離絶縁膜上を覆うように形成された電極間絶縁膜と、前記第２の方向に沿って前記電極間絶縁膜上に形成された制御電極とを具備する不揮発性半導体記憶装置を提供できる。

この発明の一態様によれば、主表面上に第１の方向に沿って形成された複数の素子分離溝とこの素子分離溝によって夫々分離された素子領域とを有する半導体基板と、前記素子分離溝内に形成され、上面が前記半導体基板の表面より高く形成された素子分離絶縁膜と、前記半導体基板の素子領域上に形成されたゲート絶縁膜と、前記素子分離領域を挟んで前記第１の方向と交わる第２の方向に沿って、前記ゲート絶縁膜上に形成され、上面の高さが前記素子分離絶縁膜の上面の高さより低く形成された浮遊電極と、前記素子分離絶縁膜の誘電率より高い誘電率を有し、前記第２の方向に沿って前記複数の浮遊電極上および前記素子分離絶縁膜上を覆うように形成された電極間絶縁膜と、前記第２の方向に沿って前記電極間絶縁膜上に形成された制御電極とを具備する不揮発性半導体記憶装置を提供できる。

この発明の一態様によれば、半導体基板の主表面上にゲート絶縁膜材を堆積し、前記ゲート絶縁膜材上に浮遊電極材を堆積し、前記浮遊電極材、ゲート絶縁膜材及び前記半導体基板を加工して前記半導体基板に第１の方向に沿った素子分離溝を形成し、前記素子分離溝内に素子分離絶縁膜を埋め込み、前記素子分離絶縁膜の上面の高さを前記浮遊電極の上面の高さと同じ高さになるようエッチングし、前記浮遊電極材上及び前記素子分離絶縁膜上に、前記素子分離絶縁膜の誘電率より高い誘電率を有する電極間絶縁膜を堆積し、前記電極間絶縁膜上に制御電極材を堆積し、前記制御電極材、前記電極間絶縁膜及び前記浮遊電極材を加工してパターニングして前記第１の方向に交わる方向に沿った制御電極および浮遊電極を形成することを具備する不揮発性半導体記憶装置の製造方法を提供できる。

この発明によれば、電荷保持特性の良い不揮発性半導体記憶装置及びその製造方法が得られる。

以下、シリコン基板の主表面上に形成した浮遊電極を有する不揮発半導体記憶装置に本発明を適応した実施の形態について図面を参照して説明する。なおこの説明においては、全図にわたり共通の部分には共通の参照符号を付す。

[第１の実施形態]
以下、図１乃至図３を用いてこの発明の第１の実施形態に係る浮遊電極を有する不揮発性半導体記憶装置を説明する。ここで、図１は図３の平面図におけるI −I 線で切断して矢印方向に見た断面図である。図２は図３の平面図におけるII−II線で切断して矢印方向に見た断面図である。図３はこの発明の一実施形態に係る不揮発性半導体記憶装置の平面図である。

図１に示すように、シリコン基板１１の主表面上に、ゲート絶縁膜となるシリコン酸化膜１２と第１の浮遊電極層となる多結晶シリコン膜１３とが、素子分離領域を形成するＳＴＩ溝１７Ａの内部に形成されたシリコン酸化膜１６の外壁により分離された状態で、順次積層される。シリコン酸化膜１６により取り囲まれたＳＴＩ溝１７Ａの内部にはＳＴＩ埋め込み材であるシリコン酸化膜１７が充填される。

多結晶シリコン膜１３の上には第２の浮遊電極層として多結晶シリコン膜１８が形成される。この多結晶シリコン膜１８は、ＳＴＩ埋め込み材であるシリコン酸化膜１７の上面のほぼ中央部においてスリット１８Ａにより分離される。このスリット１８Ａ内および第２の浮遊電極層となる多結晶シリコン酸化膜１８の上には、電極間絶縁膜としてＯＮＯ絶縁膜（シリコン酸化膜、シリコンナイトライド膜、シリコン酸化膜との三層からなる）１９−１が堆積される。

このＯＮＯ絶縁膜１９−１の上には第１の制御電極層となる多結晶シリコン膜２０および第２の制御電極層となるＷＳｉ膜２１が順次形成される。図３に示すように、これらの第１，第２の制御電極層２０，２１により制御電極ＣＧ＜０＞、ＣＧ＜１＞が形成される。

図２及び図３に示すように、シリコン基板１１の主表面上に、ゲート絶縁膜となるシリコン酸化膜１２と第１の浮遊電極層となる多結晶シリコン膜１３とが、シリコン酸化膜１７により分離された素子領域に形成される。シリコン酸化膜１２の下のシリコン基板１１内部には、隣接する多結晶シリコン膜１３の間に跨ってソース領域・ドレイン領域となる不純物拡散層２４−１，２４−２，２４−３が形成される。

多結晶シリコン膜１３の上には第２の浮遊電極層として多結晶シリコン膜１８が形成される。この多結晶シリコン膜１８の上には、電極間絶縁膜としてＯＮＯ絶縁膜（シリコン酸化膜、シリコンナイトライド膜、シリコン酸化膜との三層からなる）１９−１が堆積される。これらの多結晶シリコン膜１３，１８が隣接する２つの不揮発性記憶素子ＭＣ＜０１＞、ＭＣ＜１１＞においてそれぞれ２層構造の浮遊電極ＦＧ＜０１＞，ＦＧ＜１１＞を構成する。

このＯＮＯ絶縁膜１９−１の上には、第１の制御電極層となる多結晶シリコン膜２０および第２の制御電極層となるＷＳｉ膜２１が順次形成される。これらの第１、第２の制御電極層２０，２１により同様に隣接する２つの不揮発性記憶素子ＭＣ＜０１＞、ＭＣ＜１１＞の制御電極ＣＧ＜０＞、ＣＧ＜１＞が形成される。これらを具備する不揮発性記憶素子ＭＣ＜００＞〜ＭＣ＜１１＞の側面にはゲート側壁絶縁膜２３が形成され、上面にはシリコン酸化膜２２が夫々形成される。

ここで、図３の平面図を参照して図１、図２に示した断面構造を有するこの実施形態の不揮発性半導体記憶装置の平面レイアウトを説明する。即ち、シリコン基板１１に素子分離膜となるシリコン酸化膜１７（ＳＴＩ埋め込み材）によって分離された素子形成領域に、制御電極ＣＧ＜０＞、ＣＧ＜１＞に沿って形成された複数の不揮発性記憶素子ＭＣ＜００＞〜ＭＣ＜１１＞を有する不揮発性半導体記憶装置が形成される。ここで、ＭＣは不揮発性記憶素子、ＣＧは制御電極、ＦＧは浮遊電極であり、＜ｎｍ＞（ｎｍ：整数）はＭＣのマトリクス状配列における＜row、column＞を表わす。図３では４個の不揮発性記憶素子ＭＣ＜００＞〜ＭＣ＜１１＞を示している。

また、シリコン基板１１にゲート絶縁膜となるシリコン酸化膜１２が形成され、シリコン酸化膜１２の下方で隣接する不揮発性記憶素子の浮遊電極ＦＧ間に跨り、かつ制御電極ＣＧ＜０＞、ＣＧ＜１＞に直交する方向にソース、ドレインとなるべき不純物拡散層２４−１、２４−２、２４−３が形成される。

さらに、不揮発性記憶素子ＭＣ＜００＞〜ＭＣ＜１１＞は、夫々浮遊電極ＦＧ＜００＞〜ＦＧ＜１１＞及び制御電極ＣＧ＜０＞、ＣＧ＜１＞を有する。

浮遊電極ＦＧ＜００＞〜ＦＧ＜１１＞は、各々不揮発性記憶素子ＭＣ＜００＞〜ＭＣ＜１１＞の領域内に形成され、ゲート絶縁膜となるシリコン酸化膜１２上に、多結晶シリコン膜１３及び多結晶シリコン膜１８から形成される。

また、浮遊電極ＦＧ＜００＞〜ＦＧ＜１１＞と制御電極ＣＧ＜０＞、ＣＧ＜１＞の間には電極間絶縁膜となるＯＮＯ絶縁膜１９−１＜０＞、１９−１＜１＞が形成される。

一方、制御電極ＣＧは多結晶シリコン膜２０及びＷＳｉ膜２１から構成されている。つまり、制御電極ＣＧ＜０＞は、電極間絶縁膜１９−１＜０＞を介して、浮遊電極ＦＧ＜００＞、ＦＧ＜０１＞の上方に形成される。同様に、制御電極ＣＧ＜１＞は、電極間絶縁膜１９−１＜１＞を介して、浮遊電極ＦＧ＜１０＞、ＦＧ＜１１＞の上方に形成される。

また、制御電極ＣＧ＜０＞に沿って隣接する浮遊電極ＦＧ＜００＞とＦＧ＜０１＞の間をスリット１８Ａ＜０＞とする。同様に、制御電極ＣＧ＜１＞に沿って隣接する浮遊電極ＦＧ＜１０＞とＦＧ＜１１＞の間をスリット１８Ａ＜１＞とする。

図１に示すように、このスリット１８Ａの内部にはＯＮＯ絶縁膜１９−２が形成され、制御電極ＣＧに沿って隣接する浮遊電極１８の間にあるスリット１８Ａを完全に埋めるように形成される。例えば、スリット１８Ａ＜０＞の内部には、ＯＮＯ絶縁膜１９−２＜０＞が、同様に、スリット１８Ａ＜１＞の内部には、ＯＮＯ絶縁膜１９−２＜１＞が形成される。

上記のような構成をとることによって、スリット１８Ａ内部に電極間絶縁膜ＯＮＯ絶縁膜１９−１が完全に入り込んで埋める。従って、電極間絶縁膜ＯＮＯ絶縁膜１９−１の上方に形成された制御電極ＣＧがスリット１８Ａ内部に入り込むことはない。

次に、各素子の動作について、不揮発性記憶素子ＭＣ＜１１＞の場合を例に挙げて説明する。

書き込み動作について説明する。まず、シリコン基板１１が接地電位とされる。そして、ソース、ドレイン領域となるべき不純物拡散層２４−２と不純物拡散層２４−３の間に高電圧が印加される。例えば、不純物拡散層不純物拡散層２４−２をソース領域、不純物拡散層２４−３をドレイン領域とすると、ソース領域の不純物拡散層２４−２に接地電位、ドレイン領域の不純物拡散層２４−３にある所定の高電位を印加する。

さらに、制御電極ＣＧ＜１＞に高電位を印加すると、ソース、ドレイン間、即ち、不純物拡散層２４−２〜２４−３の間に印加された高電位により発生したホットエレクトロンが制御電極ＣＧ＜１＞の高電圧によって浮遊電極ＦＧ＜１１＞に注入される。もしくは、制御電極ＣＧ＜１＞の高電圧によって、ＦＮ電流が発生し、浮遊電極ＦＧ＜１１＞にエレクトロンが注入される。

このように、不揮発性記憶素子ＭＣ＜１１＞が選択的に書き込まれる。また、浮遊電極ＦＧ＜１１＞に注入された電子はそのまま保持される。そのため、書き込まれた情報が再書き込み動作なしに維持される。

次に、読み出し動作について説明する。まず、シリコン基板１１が接地電位とされる。そして、ソース領域となる不純物拡散層２４−２も接地電位とされる。さらに、ドレイン領域となる不純物拡散層２４−３に電位が印加される。次に、制御電極ＣＧ＜１＞に電圧が印加される。この時、不揮発性記憶素子ＭＣ＜１１＞の浮遊電極＜１１＞には電子が注入されているものとすると、ソース、ドレイン間にチャネルが形成されにくくなり、閾値電圧が高くなる。即ち、記憶素子ＭＣ＜１１＞は、オフ状態となり、ソース、ドレイン間である不純物拡散層２４−２〜２４−３の間には電流が流れない。

一方、浮遊電極＜１１＞に電子が注入されていないものとすると、ソース、ドレイン間に容易にチャネルが形成されて電流が流れ、記憶素子ＭＣ＜１１＞はオン状態となる。このようにして、不揮発性記憶素子ＭＣ＜１１＞のドレイン領域つまり、不純物拡散層２４−３における電流の有無をこの先に接続された図示しないセンスアンプ等により読み出すことによって、記憶素子ＭＣ＜１１＞に書き込まれた情報を読み出す。

次に、消去動作について説明する。消去動作は、すべての不揮発性記憶素子ＭＣ＜００＞〜ＭＣ＜１１＞についての一括消去である。即ち、すべてのドレイン領域及びソース領域となる不純物拡散層２４に正電位を印加する。さらに、すべての制御電極ＣＧ＜０＞、ＣＧ＜１＞に負電位を印加する。その結果、すべての浮遊電極ＦＧ＜００＞〜ＦＧ＜１１＞から保持電子がシリコン基板１１に引き抜かれ、不揮発性記憶素子ＭＣ＜００＞〜ＭＣ＜１１＞の記憶情報が消去される。以上の動作は、他の不揮発性記憶素子ＭＣ＜００＞、ＭＣ＜０１＞、ＭＣ＜１０＞についても同様である。

上述のように、制御電極ＣＧに沿って隣接する浮遊電極ＦＧの溝となる、スリット１８Ａの内部にはＯＮＯ絶縁膜１９−２がこの溝を完全に埋めるように形成される。上記のような構成をとることによって、スリット１８Ａ内部は電極間絶縁膜ＯＮＯ絶縁膜１９−１が完全に入り込んでスリット１８Ａが埋め込まれる。従って、電極間絶縁膜ＯＮＯ絶縁膜１９−１の上方に形成された制御電極ＣＧがスリット１８Ａ内部に入り込むことはない。このことにより、書き込み動作後に浮遊電極ＦＧに注入された電子が、浮遊電極コーナー部２５の電界集中によって、制御電極ＣＧに漏れ出すことを排除することが出来る。即ち、電荷保持特性を向上することが出来る。

このように、この実施形態によれば、スリット１８Ａの幅がどれだけ広くても従来のように制御電極２０がスリット１８Ａ内に垂れ下がることがないので、浮遊電極１８との間に電界の集中が起こることを未然に防止できる。従って、不揮発性記憶素子の電荷保持特性が著しく向上する。

また、図１〜図３に示した実施形態では、スリット１８Ａ内を埋めるスリット絶縁膜１９−２を先に形成し、その後、浮遊電極１８と制御電極２０との間に形成される電極間絶縁膜１９−１を堆積させる方法で製造することができるが、スリット絶縁膜１９−２と電極間絶縁膜１９−１とが同じＯＮＯ膜で形成される場合には両者を同時に形成することも可能である。

一方、スリット１８Ａの幅は隣接する２つの不揮発性記憶素子の間隔を決めるファクターであり、限られた面積内に高密度に不揮発性記憶素子を配置しようとすると、必然的にスリット１８Ａの幅が狭くなってくる。

このような場合にも本実施形態の効果を十分に発揮するためには、スリット１８Ａの幅ｄＦと電極間絶縁膜１９−１の膜厚ｄＯＮＯが以下の条件に従うことが望ましい。この条件について、図４を用いて説明する。

図４は電荷保持特性不良率に対して、スリット幅ｄＦ／膜厚ｄＯＮＯ、の依存性を表わすグラフである。ここで、スリット幅ｄＦは隣接する浮遊電極１８間のスリット１８Ａの間隔であり、膜厚ｄＯＮＯは多結晶シリコン膜２０と多結晶シリコン膜１８との間に堆積する電極間絶縁膜１９−１の膜厚である。

図４に示すように、例えば図１７に示すような構造をもつ従来の不揮発性半導体記憶素子では、スリット幅ｄＦ／膜厚ｄＯＮＯ＝４程度となる。従って、電荷保持特性不良率が８％程度発生する。

これに対して本実施形態では、スリット絶縁膜１９−２と電極間絶縁膜１９−１とを同じ材料で同時に堆積させる場合には、スリット幅ｄＦ／膜厚ｄＯＮＯ＜１．６であることが望ましいことが図４から分かる。この場合、電荷保持特性不良率がほぼ０％となり、極めて良好な電荷保持特性を示す。

この不等式、スリット幅ｄＦ／膜厚ｄＯＮＯ＜１．６が示す関係は、膜厚ｄＯＮＯを有する絶縁膜を用いて、スリット幅ｄＦを有するスリット１８Ａを同一の絶縁膜で埋めることが出来る条件である。

即ち、一般的に、スリット１８Ａに堆積されるスリット幅方向の膜厚は、堆積される絶縁膜の種類にもよるが、浮遊電極１８と制御電極２０の間に堆積される電極間絶縁膜１９−１である膜厚ｄＯＮＯの１．６倍程度となるからである。これは、浮遊電極１８の側面に堆積されるスリット間絶縁膜１９−２の膜厚が、多結晶シリコン膜１８と多結晶シリコン膜２０の間に堆積される電極間絶縁膜１９−１の膜厚に比べ、およそ０．８倍程度となるからである。

一方、電極間絶縁膜１９−１が理想的な状態でスリット１８Ａにおける側面に堆積される場合は、浮遊電極層１８の上面に堆積される厚さが同じとなるので、スリット幅ｄＦは膜厚ｄＯＮＯの２．０倍程度になると考えられる。しかしながら、実際にこの条件下で堆積した場合には、スリットは完全には埋まらないで電極間絶縁膜１９−１の表面に若干の窪みが出来てしまう。この結果、従来のようにスリット１８Ａの内部に制御電極が入り込み、浮遊電極コーナー部に電界集中が起きてしまう。その結果、従来における電界集中による電荷保持特性の低下という不都合が解消されないことになる。

しかし、浮遊電極スリット幅ｄＦが膜圧ｄＯＮＯの１．６倍よりも小さい場合は、スリット１８Ａの内部は例えばＯＮＯ絶縁膜１９によって完全に埋め込まれ、スリット１８Ａ内に制御電極２０が入り込むことを完全に回避できる。その結果、制御電極２０は浮遊電極コーナー部２５を覆わず、電界集中が発生しづらい構造となり、電荷保持特性が向上する。

さらに、この条件に従うと、各セル、即ち不揮発性記憶素子毎のしきい値分布のばらつきを抑制する効果も期待できる。即ち、制御電極に面する側の浮遊電極コーナー部の曲率半径は、セル毎に異なっているため、コーナー部を電荷保持に用いると書き込み／消去のスピードもセル毎に変わってくる。そのため各セルのしきい値分布のばらつきが生じる。しかし本実施形態では、浮遊電極コーナー部２５を電荷保持に使わず、フラットな絶縁膜のみを書き込み／消去に用いるので、セル間のばらつきが小さくなるからである。

尚、本実施形態では、電極間絶縁膜及びスリット間絶縁膜としてＯＮＯ絶縁膜を用いる場合を示したが、絶縁膜であれば例えば、酸化膜、シリコンナイトライド膜等その他の絶縁膜を用いても同様の効果を得ることが出来る。

以下、図５及び図６を参照して図１乃至図３に示した実施形態の不揮発性半導体記憶装置の製造工程の一例を説明する。

先ず、図５（ａ）、図６（ａ）において、シリコン基板１１の主表面上に例えば８００℃のＯ_２雰囲気で加熱し１０ｎｍ程度の厚さで第１のシリコン酸化膜１２を形成する。次に例えば減圧ＣＶＤ法により、浮遊電極となる６０ｎｍ程度の多結晶シリコン膜１３と、１００ｎｍ程度のシリコンナイトライド膜１４と、１５０ｎｍ程度のシリコン酸化膜１５を堆積する。次いで、通常の光蝕刻法によりフォトレジストを用いて所望のパターンに加工し、それをマスクにしてＲＩＥ法によりシリコン酸化膜１５とシリコンナイトライド膜１４を加工する。次にＯ_２プラズマ中にシリコン基板を曝し、フォトレジストを除去し、シリコン酸化膜１５をマスクにして多結晶シリコン膜１３を加工する。

次に、図５（ｂ）、図６（ｂ）において、シリコン酸化膜１５をマスクにシリコン酸化膜１２及びシリコン基板１１を加工してシリコン基板１１中に溝１７Ａを形成する。次いで、１０００℃程度のＯ_２雰囲気で加熱し、溝１７Ａの外壁に６ｎｍ程度のシリコン酸化膜１６を形成する。次にＨＤＰ（high density plasma）法により、ＳＴＩ埋め込み材となる６００ｎｍ程度のシリコン酸化膜１７を堆積する。

次に、図５（ｃ）、図６（ｃ）において、ＣＭＰ（chemical mechanical polishing）法によりシリコン酸化膜１７を平坦化し、９００℃程度の窒素雰囲気中で加熱する。さらに、バッファード（Buffered）ＨＦ溶液に１０sec 程度浸して、１５０℃程度のリン酸処理によりシリコンナイトライド膜１４を除去する。次に、ディリュート（Dilute）ＨＦ溶液でシリコン酸化膜１７を２０ｎｍ程度エッチングする。

さらに、減圧ＣＶＤ法によりリンが添加されて浮遊電極となる多結晶シリコン膜１８を堆積する。さらに、シリコン酸化膜１７上面の略中央部に、フォトレジストのマスクを用いてＲＩＥ法により多結晶シリコン膜１８を加工し、スリット１８Ａを形成する。

更に、図５（ｄ）、図６（ｄ）において、減圧ＣＶＤ法でＯＮＯ絶縁膜１９−１，１９−２（５ｎｍ程度のシリコン酸化膜、５ｎｍ程度のシリコンナイトライド膜、５ｎｍ程度のシリコン酸化膜の３層膜）、制御電極となるリンが添加された１００ｎｍ程度の多結晶シリコン膜２０、１００ｎｍ程度のＷＳｉ膜２１、２００ｎｍ程度のシリコン酸化膜２２を堆積する。次に、フォトリソグラフィー法によりフォトレジストを所望の形にパターニングし、それをマスクにしてシリコン酸化膜２２を例えばＲＩＥ法により加工する。

次いで、図６（ｅ）において、シリコン酸化膜２２をマスクとして、ＷＳｉ膜２１、多結晶シリコン膜２０、ＯＮＯ絶縁膜１９−１，１９−２、多結晶シリコン膜１８、多結晶シリコン膜１３、を順次例えばＲＩＥ法により加工する。さらに、加工後の制御電極及び前記ＳＴＩ埋め込み材となるシリコン酸化膜１７のパターンをマスクとして用い、例えばイオン打ち込み法により自己整合的にソース／ドレイン領域となる不純物拡散層２４−１，２４−２，２４−３を形成する。さらに、１０００℃程度のＯ_２雰囲気中で加熱しすることにより、夫々の不揮発性記憶素子ＭＣの側壁にシリコン酸化膜２３を形成する。

以上の製造工程により、不揮発性記憶素子ＭＣ＜００＞〜ＭＣ＜１１＞を形成する。

図５（d）で示すように、浮遊電極間のスリット１８Ａ＜１＞内部がＯＮＯ絶縁膜１９−２＜１＞で埋められる。そのため、制御電極ＣＧ＜１＞を構成する多結晶シリコン膜２０及びＷＳｉ膜２１が、スリット１８Ａ＜１＞内部に入り込めない構造となっている。そのため、浮遊電極コーナー部２５での電界集中が発生せず、電荷保持特性が向上する。

また、本実施形態に係る製造方法は、制御電極ＣＧ＜０＞、ＣＧ＜１＞と浮遊電極ＦＧ＜００＞〜ＦＧ＜１１＞の電極間絶縁膜であるＯＮＯ絶縁膜１９−１、及びスリット１８Ａ＜０＞、スリット１８Ａ＜１＞に埋め込まれるスリット絶縁膜であるＯＮＯ絶縁膜１９−２が同一の絶縁膜を用いて、同時に堆積する工程となっている。この時、この実施形態で示した関係式、
スリット幅ｄＦ／膜厚ｄＯＮＯ＜１．６
を満たすように、スリット幅ｄＦ、膜圧ｄＯＮＯが形成される。

そのため、スリット１８Ａ＜０＞、スリット１８Ａ＜１＞内部を絶縁膜１９−２で完全に埋めることが出来るので、浮遊電極コーナー部２５において制御電極に関して電界集中が起こらない。従って、電荷保持特性が向上し、電荷保持不良率をほぼ０％とすることが出来る。

また、このように同一の絶縁膜を用いて、同時に電極間及びスリットを埋めることが出来るので、製造コストを削減し、製造速度を向上することが出来る。

上述のように、電極間絶縁膜及びスリット内に埋め込まれるスリット絶縁膜を同一の絶縁膜を用いて、同時に製造する工程となっている。しかし、スリット１８Ａ＜０＞、スリット１８Ａ＜１＞を埋める目的のみで、酸化膜、シリコンナイトライド膜などの絶縁膜をまず堆積し、全面をＲＩＥ法でエッチングし、もしくはＣＭＰ法で浮遊電極間絶縁膜以外の絶縁膜を除去し、その後で、制御電極ＣＧ＜０＞、ＣＧ＜１＞と浮遊電極ＦＧ＜００＞〜ＦＧ＜１１＞の電極間絶縁膜を、それと異なる絶縁膜を用いて堆積することも可能である。

このように、電極間絶縁膜とスリット絶縁膜を別々の工程で堆積する場合は、前述の実施形態で示したスリット幅ｄＦと電極間の膜厚ｄＯＮＯの関係式を満足しない大きいスリット幅を持つ場合でも電荷保持率を低下させることはない。このように別々に堆積する工程では、スリット１８Ａ＜０＞、スリット１８Ａ＜１＞内をスリットの幅にかかわらずに完全に絶縁膜で埋めることが出来るので、制御電極がこのスリット内に入り込むことがなく、制御電極と対向する浮遊電極コーナー部２５において電界集中が発生しない。そのため、電荷保持特性を向上することが出来る。

[第２の実施形態]
図７及び図８を用いて本発明に係る第２の一実施形態を説明する。以下の実施形態の説明において、上記第１の実施形態と同様の部分の説明は省略する。

図７は図１に対応して制御電極ＣＧ（多結晶シリコン膜２０及びＷＳｉ膜２１）の配線長手方向に沿って形成された複数の不揮発性記憶素子ＭＣの断面図である。図８は図７で示す不揮発性記憶素子ＭＣの製造方法の一例を説明するための断面図である。

図７に示すように、ＳＴＩ埋め込み材であるシリコン酸化膜１７の上面の略中央部に、例えばスリットの幅ｄＦが８０ｎｍ程度のスリット１８Ａが形成される。スリット１８Ａの内部には、低誘電率を有するシリコン酸化膜３１が形成される。

多結晶シリコン膜１８と多結晶シリコン膜２０の間に制御電極ＣＧの長手方向に沿って、アルミナ（Ａｌ２Ｏ３）膜３２が形成される。このアルミナ膜３２は、少なくとも上記低誘電率を有するシリコン酸化膜３１の誘電率よりも、高い誘電率を有する絶縁材料である。

このように、本実施形態ではスリット１８Ａ内部に形成される絶縁膜と、浮遊電極ＦＧと制御電極ＣＧの間に形成される絶縁膜とが別個の材料で形成され、各絶縁膜の誘電率が相違するように形成される。

まず、スリット１８Ａ内部に形成される絶縁膜と浮遊電極ＦＧと制御電極ＣＧの間に形成される絶縁膜とが別個に形成されることにより、スリット幅が広くてもスリット１８Ａ内部を完全に絶縁膜で埋め込むが出来る。そのため、スリット１８Ａ内部に制御電極ＣＧが入り込むことはない。その結果、第１の実施形態と同様に浮遊電極コーナー部２５に電界が集中することを回避し、電荷保持特性を向上することが出来る。

更に各絶縁膜の誘電率が相違するように形成される。つまり、スリット１８Ａ内部には、誘電率の低い絶縁材料であるシリコン酸化膜３２が充填されるように形成される。そのため、制御電極ＣＧに沿って隣接する浮遊電極ＦＧ相互の容量結合によるデータの干渉効果も最小限に抑制することが出来る。ここで、浮遊電極ＦＧ相互の容量結合によるデータ干渉効果とは、浮遊電極ＦＧの電気的状態により隣接する浮遊電極ＦＧのスレッシュホールド電圧が影響を受ける効果をいう。例えば、浮遊電極ＦＧに電子が注入されているか否かで、隣接する浮遊電極ＦＧのスレッシュホールド電圧等が影響を受けることをいう。従って、この効果が大きいと各不揮発性記憶素子ＭＣのスレッシュホールド電圧の制御性が低下する。しかし、スリット１８Ａ内部には誘電率の低い絶縁材料であるシリコン酸化膜３２が形成される。よって、隣接する浮遊電極ＦＧ間の電気的作用を最小限に抑えることが出来る。その結果、上記データ干渉効果を最小限に抑制することが出来、各不揮発性記憶素子ＭＣの信頼性を向上することが出来る。

さらに、多結晶シリコン層１８と多結晶シリコン層２０との間に形成される絶縁膜は、誘電率の高い絶縁材料であるアルミナ膜３２により形成される。従って、浮遊電極ＦＧと制御電極ＣＧ間の容量結合が高くなる。その結果、制御電極ＣＧに印加される書き込み、読み出し時の制御電圧を低減することが出来る。

尚、前記スリット１８Ａ内部に形成されるスリット絶縁膜は、なるべく誘電率の低い絶縁材料が望ましい。従って通常の熱酸化により形成されたシリコン酸化膜よりも、例えば塗布法により堆積形成されるシリコン酸化膜等により形成されることが望ましい。しかし、誘電率が低い材料であればシリコン絶縁膜３１に限らず、他の絶縁材料によっても適用可能である。

さらに、多結晶シリコン膜２０と多結晶シリコン膜１８との間に形成される絶縁材料はＡｌ２Ｏ３（アルミナ）膜３２の他、例えばＴａ２Ｏ５（タンタルオキサイド）膜等を適用することが出来る。浮遊電極ＦＧの電荷が制御電極ＣＧにリークしないように十分な絶縁性を有していることが求められていることを考慮すると、現状の技術においてはＡｌ２Ｏ３（アルミナ）膜３２の方がより好ましい。さらに、高誘電率の膜でリーク電流が一定の値以下であればよいことを考慮すると、例えばシリコン窒化膜等でも適用可能である。この場合、例えばＪＶＤ（Jet Vapor Deposition）法を用いたリーク電流の少ない堆積方法を用いたシリコン窒化膜等が適用される。また、これら誘電率の高い単層の膜を用いる場合に比較すると浮遊電極ＦＧと制御電極ＣＧ間の容量結合は小さくはなるが、ＯＮＯ絶縁膜（酸化膜／窒化膜／酸化膜）等の複数層構造の膜を用いることも可能である。

以下、図８（ａ）乃至図８（ｃ）を用いて、図７で示した不揮発性半導体記憶装置の製造工程の一例を説明する。

先ず、図８（ａ）において、第１の実施形態と同様の方法により、シリコン基板１１の主表面上に、シリコン酸化膜１２、多結晶シリコン膜１３、シリコンナイトライド膜１４、シリコン酸化膜１５、シリコン酸化膜１６、及びＳＴＩ埋め込み材となるシリコン酸化膜１７を形成する。

次に、図８（ｂ）において、減圧ＣＶＤ法によりリンが添加されて浮遊電極となる多結晶シリコン膜１８を堆積する。さらに、この多結晶シリコン膜１８をＲＩＥ法によりをフォトレジストのマスクを用いて加工し、シリコン酸化膜１７の上面の略中央にスリット１８Ａを形成する。この時、スリット１８Ａのスリット幅は例えば８０ｎｍ程度である。さらに、例えば塗布法を用いてスリット１８Ａの内部に低誘電率の低誘電率を有するシリコン酸化膜３１を形成する。

次に、図８（ｃ）において、例えばＣＶＤ法によりアルミナ膜３２を形成する。以下、第１の実施形態と同様の製造工程により、図７で示した不揮発性半導体記憶装置を形成することが出来る。

[第３の実施形態]
図９及び図１０を用いて本発明に係る第３の一実施形態を説明する。

図９は制御電極ＣＧの配線長手方向に沿って形成された複数の不揮発性記憶素子ＭＣの断面図である。図１０は図９で示す不揮発性記憶素子ＭＣの製造方法の一例を説明するための断面図である。

図９に示すように、ＳＴＩ埋め込み材であるシリコン酸化膜１７の上面の略中央部に、スリットの幅ｄＦが例えば１０ｎｍ程度のスリット１８Ａが形成される。スリット１８Ａの内部には低誘電率を有するシリコン酸化膜３３が形成され、さらに多結晶シリコン膜２０と多結晶シリコン膜１８の間にも同一のシリコン酸化膜３３が薄い膜厚で形成され、両者は一体として形成される。ここで、多結晶シリコン膜２０と多結晶シリコン膜１８との間に形成されるシリコン酸化膜３３の膜厚は、例えば５〜６ｎｍ程度である。

上記シリコン酸化膜３３の上面には、アルミナ膜３４が形成される。上記と同様にアルミナ膜３４は高い誘電率を持つ絶縁材料である。

スリット１８Ａの内部及び多結晶シリコン膜２０と多結晶シリコン膜１８の間に、シリコン酸化膜３３が薄い膜厚で形成され、両者は一体として形成される。このように、スリット１８Ａ内部は誘電率の低い絶縁材料であるシリコン酸化膜２０で埋められる。その結果、電荷保持特性を向上し、上記浮遊電極ＦＧ相互のデータ干渉効果を最小限にすることが出来る。

多結晶シリコン膜２０と多結晶シリコン膜１８との間にも、低誘電率のシリコン酸化膜３３が薄い膜厚で形成される。その結果、浮遊電極コーナー部２５における電界集中を回避し、電荷保持特性をさらに向上することが出来る。

上記薄く形成されたシリコン酸化膜３３の上面には、高い誘電率を持つアルミナ膜３４が形成される。その結果、浮遊電極ＦＧと制御電極ＣＧ間の容量結合を高くすることにより、書き込み、読み出し時の制御電極ＣＧに印加される動作電圧を低減することが出来る。

さらに、多結晶シリコン２０と多結晶シリコン１８との間に形成されたシリコン酸化膜３３の膜厚は、アルミナ膜３４の膜厚に比べ薄く形成される。その結果、上記動作電圧を低減する効果と電荷保持特性を向上する効果とを両立することが出来る。

さらに、多結晶シリコン膜２０と多結晶シリコン膜１８との間に形成されるシリコン酸化膜３３の膜厚は、例えば５〜６ｎｍ程度である。従って、スリット１８Ａの幅ｄＦが例えば１０ｎｍ程度といった極めて小さな寸法の場合であってもスリット１８Ａ内部を埋め込むことが出来る。その結果、不揮発性記憶素子を高密度で配置できるとともに、電荷保持特性が向上し、隣接浮遊電極ＦＧ相互のデータ干渉効果を最小限にすることが出来る。このように、極めて小さい寸法においても有効な構造である。

尚、上記と同様にシリコン酸化膜３３は、なるべく誘電率の低い絶縁材料が望ましく、例えば塗布法により堆積形成されるシリコン酸化膜等でも適用可能である。さらに誘電率が低い材料であれば、他の絶縁材料によっても適用可能である。

薄く形成されたシリコン酸化膜３３の上面に形成されたアルミナ膜３４においても同様に、例えばＴａ２Ｏ５（タンタルオキサイド）膜、シリコン窒化膜、ＯＮＯ絶縁膜等を用いることも可能である。

以下、図１０（ａ）乃至図１０（ｃ）を用いて、図９で示した不揮発性半導体記憶装置の製造工程の一例を説明する。

先ず、図１０（ａ）において、第１の実施形態と同様の方法により、シリコン基板１１の主表面上に、素子分離領域となる溝１７Ａを形成した後、シリコン酸化膜１２、多結晶シリコン膜１３、シリコンナイトライド膜１４、シリコン酸化膜１５、シリコン酸化膜１６、及びＳＴＩ埋め込み材となるシリコン酸化膜１７を順次形成する。

次に、図１０（ｂ）において、ＣＭＰ法によりシリコン酸化膜１７を平坦化し、９００℃程度の窒素雰囲気中で加熱する。さらに、バッファードＨＦ溶液に１０sec 程度浸して、１５０℃程度のリン酸処理によりシリコンナイトライド膜１４を除去する。次に、ディリュートＨＦ溶液でシリコン酸化膜１７を２０ｎｍ程度エッチングする。さらに、減圧ＣＶＤ法によりリンが添加されて浮遊電極となる多結晶シリコン膜１８を堆積する。さらに、この多結晶シリコン膜１８をＲＩＥ法によりをフォトレジストのマスクを用いて加工し、シリコン酸化膜１７の上面の略中央にスリット１８Ａを形成する。この時、スリット１８Ａのスリット幅は例えば１０ｎｍ程度である。さらに、例えばＣＶＤ法を用いてスリット１８Ａの内部及び多結晶シリコン膜１８の上面に、スリット１８Ａ内部を埋め込む工程なく同時に、低誘電率の低誘電率を有するシリコン酸化膜３３を形成する。

次に、図１０（ｃ）において、例えばＣＶＤ法によりアルミナ膜３４を形成する。以下、第１の実施形態と同様の製造工程により、図９で示した不揮発性半導体記憶装置を形成することが出来る。

この一実施形態に係る製造方法では、例えばＣＶＤ法を用いてスリット１８Ａの内部及び多結晶シリコン膜１８の上面に、スリット１８Ａ内部を埋め込むと同時に、低誘電率の低誘電率を有するシリコン酸化膜３３を形成する。従って、スリット１８Ａ内部を別に埋め込む工程を省略すること出来る。

尚、以上第１乃至第３の実施形態において、浮遊電極ＦＧは多結晶シリコン膜１３と、その上面に形成されシリコン酸化膜１６上のスリット１８Ａまでその両端が張り出した多結晶シリコン膜１８により形成される。このように、多結晶シリコン膜１８がスリット１８Ａまで張り出していることにより、制御電極ＣＧとの対向面積を大きくとる事が出来る。その結果、容量結合比を大きくすることが出来る。

[第４の実施形態]
図１１及び図１２を用いて本発明に係る第４の一実施形態を説明する。

図１１は制御電極ＣＧの配線長手方向に沿って形成された複数の不揮発性記憶素子の断面図である。図１２は図１１で示す不揮発性記憶素子ＭＣの製造方法の一例を説明するための断面図である。

図１１に示すように、素子領域にシリコン酸化膜１２の上に浮遊電極ＦＧとなる多結晶シリコン膜１３が形成される。浮遊電極ＦＧはこの多結晶シリコン膜１３のみで形成される。さらに、素子分離領域となる溝１７Ａの内部には、ＳＴＩ埋め込み材である低誘電率のシリコン酸化膜３５が形成される。この素子分離領域となる溝１７Ａの幅は、例えば６０ｎｍ程度である。さらに、制御電極ＣＧに沿って上記多結晶シリコン膜１３及びシリコン酸化膜３５の上面に、アルミナ膜３６が形成される。上記と同様に、アルミナ膜３６は高い誘電率を持つ絶縁材料である。

図１１に示すように、多結晶シリコン膜１３のみによって浮遊電極ＦＧが形成される。これに対して、上記第１乃至第３の実施形態に係る浮遊電極ＦＧは、多結晶シリコン１３と、その上面に形成されシリコン酸化膜１６のスリット１８Ａまでその両端が張り出した多結晶シリコン１８により形成される。しかし、制御電極ＣＧに沿って隣接する不揮発性記憶素子ＣＭの間隔が微細化により小さくなると、上記のような構成をとることが困難となる場合がある。上記の間隔が小さくなると、制御電極ＣＧに沿って隣接する不揮発性記憶素子間の絶縁性を十分に確保できない場合があるからである。

しかし本実施形態においては、多結晶シリコン膜１３は素子領域となる低誘電率のシリコン酸化膜３５により分離され、このシリコン酸化膜３５の上面に張り出すということはない。そのため微細化により、隣接する不揮発性記憶素子ＭＣの間隔が小さくなった場合であっても、隣接する不揮発性記憶素子間の絶縁を十分に確保することが出来る。

素子分離領域となる溝１７Ａの内部には、ＳＴＩ埋め込み材である低誘電率のシリコン酸化膜３５が形成される。そのため、隣接する浮遊電極間だけでなく、浮遊電極と活性領域となるソース／ドレイン領域（図示せず）間、及びソース領域とドレイン領域（図示せず）間の結合容量を低減することが出来る。その結果、隣接不揮発性記憶素子間における上記干渉効果を低減することが出来る。

尚、上記と同様に低誘電率のシリコン酸化膜３５は、できるだけ誘電率の低い絶縁材料が望ましく、例えば塗布法により堆積形成されるシリコン酸化膜等でも適用可能である。さらに誘電率が低い材料であれば、他の絶縁材料によっても適用可能である。

さらに上記シリコン酸化膜３５の上面に形成されたアルミナ膜３６においても同様に、誘電率の高い絶縁材料であることが望ましい。従って、例えばＴａ２Ｏ５（タンタルオキサイド）膜、シリコン窒化膜、ＯＮＯ絶縁膜等を用いることが可能である。

以下、図１２（ａ）乃至図１２（ｃ）を用いて、図１１で示した不揮発性半導体記憶装置の製造工程の一例を説明する。

先ず、図１２（ａ）において、第１の実施形態と同様の方法により、シリコン基板１１の主表面上に、素子分離領域となる溝１７Ａを形成した後、シリコン酸化膜１２、多結晶シリコン膜１３、シリコンナイトライド膜１４、シリコン酸化膜１５、及びシリコン酸化膜１６を順次形成する。その後、例えば塗布法（もしくはＣＶＤ法）によりＳＴＩ埋め込み材となる低誘電率のシリコン酸化膜３５を形成する。

次に、図１２（ｂ）において、例えばＣＭＰ法により低誘電率のシリコン酸化膜３５をシリコンナイトライド膜１４の表面まで平坦化し、その後９００℃程度の窒素雰囲気中で加熱する。さらに、バッファード（Buffered）ＨＦ溶液に浸して、１５０℃程度のリン酸処理によりシリコンナイトライド膜１４を除去する。次に、ディリュート（Dilute）ＨＦ溶液で低誘電率のシリコン酸化膜３５を後退させる。

次に、図１２（ｃ）において、例えばＣＶＤ法によりアルミナ膜３６を多結晶シリコン１３及び低誘電率のシリコン酸化膜３５の上面に形成する。以下、第１の実施形態と同様の製造工程により、図１１で示した不揮発性半導体記憶装置を形成することが出来る。

この一実施形態に係る製造方法では、ＳＴＩ埋め込み材と隣接する浮遊電極ＦＧとを分離する絶縁膜とを同時に低誘電率のシリコン酸化膜３５により形成する。そのため、製造工程が簡略化し、製造コストを削減することが出来る。

また、浮遊電極ＦＧは多結晶シリコン１３のみにより形成される。そのため、製造工程を簡略化し、製造コストを削減することが出来る。

[第５の実施形態]
図１３及び図１４を用いて本発明に係る第５の一実施形態を説明する。

図１３は制御電極ＣＧの配線長手方向に沿って形成された複数の不揮発性記憶素子の断面図である。図１４は図１３で示す不揮発性記憶素子の製造方法の一例を説明するための断面図である。

図１３に示すように、素子領域分離領域となる溝１７Ａの内部に低誘電率のシリコン酸化膜３５が形成される。上記と同様に、シリコン酸化膜３５は低い誘電率を持つ絶縁材料である。多結晶シリコン膜１３の表面上に、シリコン酸化膜３の内部に制御電極ＣＧの方向に沿って両端部が張り出した多結晶シリコン膜３７が形成される。この多結晶シリコン膜３７及び多結晶シリコン膜１３の二層により浮遊電極が形成される。さらに、低誘電率のシリコン酸化膜３５及び多結晶シリコン膜３７の表面上に制御電極ＣＧの方向に沿って、アルミナ膜３６が形成される。上記と同様に、アルミナ膜３６は高い誘電率を持つ絶縁材料である。

上記多結晶シリコン膜３７は、多結晶シリコン膜１３の表面上にシリコン酸化膜３の内部に制御電極ＣＧの方向に沿って両端部が張り出した形状で形成される。よって、制御電極ＣＧとの対向面積を大きくとる事が出来る。その結果、容量結合比が増大することにより、制御電極ＣＧに印加する閾値電圧を低減することが出来る。

素子領域分離領域となる溝１７Ａの内部に低誘電率のシリコン酸化膜３５が形成される。従って、隣接する浮遊電極ＦＧの結合容量を低減することが出来る。

シリコン酸化膜３５及び多結晶シリコン膜３７の表面上に制御電極ＣＧの方向に沿って、高い誘電率を有するアルミナ膜３６が形成される。その結果、制御電極ＣＧと浮遊電極ＦＧとの結合容量が増大することにより、制御電極ＣＧに印加する閾値電圧を低減することが出来る。

尚、上記と同様に低誘電率のシリコン酸化膜３５は、誘電率の低い絶縁材料が望ましく、例えば塗布法により堆積形成されるシリコン酸化膜等でも適用可能である。さらに誘電率が低い材料であれば、他の絶縁材料によっても適用可能である。

さらに上記シリコン酸化膜３５の上面に形成されたアルミナ膜３６においても同様に、誘電率の高い絶縁材料であることが望ましい。従って、例えばＴａ２Ｏ５（タンタルオキサイド）膜、シリコン窒化膜、ＯＮＯ絶縁膜等を用いることが可能である。

以下、図１４（ａ）乃至図１４（ｃ）を用いて、図１３で示した不揮発性半導体記憶装置の製造工程の一例を説明する。

先ず、図１４（ａ）において、上記第１の実施形態と同様の方法により、シリコン基板１１の主表面上に、素子分離領域となる溝１７Ａを形成した後、シリコン酸化膜１２、多結晶シリコン膜１３、シリコンナイトライド膜１４、シリコン酸化膜１５、及びシリコン酸化膜１６を順次形成する。その後、例えば塗布法によりＳＴＩ埋め込み材となる低誘電率のシリコン酸化膜３５を形成する。

次に、図１４（ｂ）において、例えばＣＭＰ法によりシリコンナイトライド膜１４をストッパとして用い、低誘電率のシリコン酸化膜３５を平坦化し、シリコンナイトライド膜１４の表面まで平坦化し、その後９００℃程度の窒素雰囲気中で加熱する。さらに、バッファード（Buffered）ＨＦ溶液に浸して、１５０℃程度のリン酸処理によりシリコンナイトライド膜１４を除去する。

次に、図１４（ｃ）において、ディリュート（Dilute）ＨＦ溶液で低誘電率のシリコン酸化膜３５を等方的に後退させる。

さらに、例えばＣＶＤ法により多結晶シリコン膜３７を全面に堆積形成する。さらに、例えばＣＭＰ法によりシリコン酸化膜３５及び多結晶シリコン膜３７を平坦化する。

次に、図１４（ｄ）において、例えばＣＶＤ法によりアルミナ膜３６を多結晶シリコン及び低誘電率のシリコン酸化膜３５の上面に形成する。以下、第１の実施形態と同様の製造工程により、図１３で示した不揮発性半導体記憶装置を形成することが出来る。

この一実施形態に係る製造方法では、シリコン酸化膜３５の中央部が残るようにシリコン酸化膜３５の両端部を除去する。さらに、例えばＣＶＤ法により多結晶シリコン膜３７を全面に堆積形成する。さらに、例えばＣＭＰ法によりシリコン酸化膜３５及び多結晶シリコン膜３７を平坦化する。このように、多結晶シリコン３７の両端が張り出した構造を自己整合的に形成することが出来る。その結果、浮遊電極ＦＧを分離する溝１７Ａの幅が狭い場合であっても、多結晶シリコン３７張り出す構造を形成することが出来る。上記のように多結晶シリコン３７が張り出す構造により、浮遊電極ＦＧと制御電極ＣＧ間の容量結合を増大することが出来る。

[第６の実施形態]
以下、図１５及び図１６を用いて本発明に係る第５の一実施形態を説明する。

図１５は制御電極ＣＧの配線長手方向に沿って形成された複数の不揮発性記憶素子の断面図である。図１６は図１５で示す不揮発性記憶素子の製造方法の一例を説明するための断面図である。

図１５に示すように、素子領域分離領域となる溝１７Ａの内部に低誘電率のシリコン酸化膜３８の上面が、隣接する多結晶シリコン膜１８の上面よりも高くなるように形成される。シリコン酸化膜３８は低い誘電率を持つ絶縁材料である。このシリコン酸化膜３８及び多結晶シリコン膜１８の表面上に制御電極ＣＧの方向に沿って、アルミナ膜３９が形成される。アルミナ膜３９は高い誘電率を持つ絶縁材料である。

素子領域分離領域となる溝１７Ａの内部に低誘電率のシリコン酸化膜３８の上面が、隣接する多結晶シリコン膜１８の上面よりも高くなるように形成される。従って、溝１７Ａの内部に制御電極ＣＧが入り込むことがない。その結果、浮遊電極の角での電界が集中することを回避することが出来る。さらに、シリコン酸化膜３７は低誘電率の絶縁材料により形成される。従って、隣接する浮遊電極ＦＧ間の結合容量を低減することが出来る。以上のようなシリコン酸化膜３８の構造により、不揮発性記憶素子の信頼性をより向上することが出来る。従って、溝１７Ａの幅が例えば１００ｎｍ程度以下であっても適用することが出来る。

さらに、シリコン酸化膜３８及び多結晶シリコン膜１８の表面上に制御電極ＣＧの方向に沿って、高い誘電率を有するアルミナ膜３６が形成される。その結果、制御電極ＣＧと浮遊電極ＦＧとの結合容量が増大することにより、制御電極ＣＧに印加する電圧を低減することが出来る。

尚、上記と同様に低誘電率のシリコン酸化膜３５は、誘電率の低い絶縁材料が望ましく、例えば塗布法により堆積形成されるシリコン酸化膜等でも適用可能である。さらに誘電率が低い材料であれば、他の絶縁材料によっても適用可能である。

さらに上記シリコン酸化膜３５の上面に形成されたアルミナ膜３６においても同様に、誘電率の高い絶縁材料であることが望ましい。従って、例えばＴａ２Ｏ５（タンタルオキサイド）膜、シリコン窒化膜、ＯＮＯ絶縁膜等を用いることが可能である。

以下、図１６（ａ）乃至図１６（ｃ）を用いて、図１５で示した不揮発性半導体記憶装置の製造工程の一例を説明する。

先ず、図１６（ａ）において、上記第１の実施形態と同様の方法により、シリコン基板１１の主表面上に、素子分離領域となる溝１７Ａを形成した後、シリコン酸化膜１２、多結晶シリコン膜１３、シリコンナイトライド膜１４、シリコン酸化膜１５、及びシリコン酸化膜１６を順次形成する。その後、例えば塗布法によりＳＴＩ埋め込み材となる低誘電率のシリコン酸化膜３８を形成する。

次に、図１６（ｂ）において、例えばＣＭＰ法によりシリコンナイトライド膜１４をストッパとして用い、低誘電率のシリコン酸化膜３５を平坦化し、シリコンナイトライド膜１４の表面まで平坦化し、その後９００℃程度の窒素雰囲気中で加熱する。さらに、バッファード（Buffered）ＨＦ溶液に浸して、１５０℃程度のリン酸処理によりシリコンナイトライド膜１４を除去する。

次に、図１６（ｃ）において、例えばＣＶＤ法により多結晶シリコン膜１８を全面に堆積形成する。さらに、例えばＣＭＰ法によりシリコン酸化膜３８をストッパとして、シリコン酸化膜３８及び多結晶シリコン膜１８を平坦化する。例えば全面ＲＩＥ法により多結晶シリコン膜１８の上部の一部を除去し落とし込む。このようにして、シリコン酸化膜３８の上面が多結晶シリコン膜１８の上面よりも、上方にある構造を形成する。

次に、図１６（ｄ）において、例えばＣＶＤ法によりアルミナ膜３６を多結晶シリコン膜１８及び低誘電率のシリコン酸化膜３８の上面に形成する。以下、第１の実施形態と同様の製造工程により、図１５で示した不揮発性半導体記憶装置を形成することが出来る。

以上、第１乃至第６の実施の形態を用いて本発明の説明を行ったが、この発明は上記各実施の形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。また、上記各実施の形態には種々の段階の発明が含まれており、開示される複数の構成要件の適宜な組み合わせにより種々の発明が抽出され得る。例えば各実施の形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題の少なくとも１つが解決でき、発明の効果の欄で述べられている効果の少なくとも１つが得られる場合には、この構成要件が削除された構成が発明として抽出され得る。

本発明の第１の実施形態に係る、浮遊電極を有する不揮発性半導体記憶装置の断面構造を図３のI −I 線に沿って切断して矢印方向に見た断面図。 本発明の第１の実施形態に係る、浮遊電極を有する不揮発性半導体記憶装置の断面構造を図３のII−II線に沿って切断して矢印方向に見た断面図。 本発明の第１の実施形態に係る、浮遊電極を有する不揮発性半導体記憶装置のレイアウトを模式的に示した平面図。 本発明の第１の実施形態に係る、電荷保持特性不良率のスリット幅／膜厚依存性を示すグラフ。 本発明の第１の実施形態に係る不揮発性半導体記憶装置の製造方法の一例を図１に示した断面構造に関して説明するための工程図。 本発明の第１の実施形態に係る不揮発性半導体記憶装置の製造方法の一例を図２に示した断面構造に関して説明するための工程図。 本発明の第２の実施形態に係る、浮遊電極を有する不揮発性半導体記憶装置の断面図。 本発明の第２の実施形態に係る、不揮発性半導体記憶装置の製造方法の一例を図７の断面構造に関して説明するための工程図。 本発明の第３の実施形態に係る、浮遊電極を有する不揮発性半導体記憶装置の断面図。 本発明の第３の実施形態に係る、不揮発性半導体記憶装置の製造方法の一例を図９の断面構造に関して説明するための工程図。 本発明の第４の実施形態に係る、浮遊電極を有する不揮発性半導体記憶装置の断面図。 本発明の第４の実施形態に係る、不揮発性半導体記憶装置の製造方法の一例を図１１の断面構造に関して説明するための工程図。 本発明の第５の実施形態に係る、浮遊電極を有する不揮発性半導体記憶装置の断面図。 本発明の第５の実施形態に係る、不揮発性半導体記憶装置の製造方法の一例を図１４の断面構造に関して説明するための工程図。 本発明の第６の実施形態に係る、浮遊電極を有する不揮発性半導体記憶装置の断面図。 本発明の第６の実施形態に係る、不揮発性半導体記憶装置の製造方法の一例を図１５の断面構造に関して説明するための工程図。 従来の浮遊電極を有する不揮発性半導体記憶装置の断面図。

符号の説明

１１…シリコン基板、１２…シリコン酸化膜、１３…多結晶シリコン膜、１６…シリコン酸化膜、１７…シリコン酸化膜、１７Ａ…素子分離領域となる溝、１８…多結晶シリコン膜、１８Ａ…スリット、１９−１，１９−２…ＯＮＯ絶縁膜、２０…多結晶シリコン膜、２１…ＷＳｉ膜、２２…シリコン酸化膜。

Claims (6)

1. 主表面上に第１の方向に沿って形成された複数の素子分離溝とこの素子分離溝によって夫々分離された素子領域とを有する半導体基板と、
   前記素子分離溝内に形成され、上面が前記半導体基板の表面より高く形成された素子分離絶縁膜と、
   前記半導体基板の素子領域上に形成されたゲート絶縁膜と、
   前記素子分離領域を挟んで前記第１の方向と交わる第２の方向に沿って、前記ゲート絶縁膜上に形成され、上面の高さが前記素子分離絶縁膜の上面の高さと同じ高さに形成された浮遊電極と、
   前記素子分離絶縁膜の誘電率より高い誘電率を有し、前記第２の方向に沿って前記複数の浮遊電極上および前記素子分離絶縁膜上を覆うように形成された電極間絶縁膜と、
   前記第２の方向に沿って前記電極間絶縁膜上に形成された制御電極とを具備すること
   を特徴とする不揮発性半導体記憶装置。
2. 主表面上に第１の方向に沿って形成された複数の素子分離溝とこの素子分離溝によって夫々分離された素子領域とを有する半導体基板と、
   前記素子分離溝内に形成され、上面が前記半導体基板の表面より高く形成された素子分離絶縁膜と、
   前記半導体基板の素子領域上に形成されたゲート絶縁膜と、
   前記素子分離領域を挟んで前記第１の方向と交わる第２の方向に沿って、前記ゲート絶縁膜上に形成され、上面の高さが前記素子分離絶縁膜の上面の高さより低く形成された浮遊電極と、
   前記素子分離絶縁膜の誘電率より高い誘電率を有し、前記第２の方向に沿って前記複数の浮遊電極上および前記素子分離絶縁膜上を覆うように形成された電極間絶縁膜と、
   前記第２の方向に沿って前記電極間絶縁膜上に形成された制御電極とを具備すること
   を特徴とする不揮発性半導体記憶装置。
3. 前記電極間絶縁膜はアルミナ膜であること
   を特徴とする請求項１または２に記載の不揮発性半導体記憶装置。
4. 前記電極間絶縁膜はタンタルオキサイド膜であること
   を特徴とする請求項１または２に記載の不揮発性半導体記憶装置。
5. 前記素子分離絶縁膜の上端部はテーパ面を有し、前記浮遊電極の上面の幅は下面の幅より長いこと
   を特徴とする請求項１に記載の不揮発性半導体記憶装置。
6. 半導体基板の主表面上にゲート絶縁膜材を堆積し、
   前記ゲート絶縁膜材上に浮遊電極材を堆積し、
   前記浮遊電極材、ゲート絶縁膜材及び前記半導体基板を加工して前記半導体基板に第
   １の方向に沿った素子分離溝を形成し、
   前記素子分離溝内に素子分離絶縁膜を埋め込み、
   前記素子分離絶縁膜の上面の高さを前記浮遊電極の上面の高さと同じ高さになるようエッチングし、
   前記浮遊電極材上及び前記素子分離絶縁膜上に、前記素子分離絶縁膜の誘電率より高い
   誘電率を有する電極間絶縁膜を堆積し、
   前記電極間絶縁膜上に制御電極材を堆積し、
   前記制御電極材、前記電極間絶縁膜及び前記浮遊電極材を加工してパターニングして前記第１の方向に交わる方向に沿った制御電極および浮遊電極を形成すること
   を特徴とする不揮発性半導体記憶装置の製造方法。

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