KR100874057B1 - 불휘발성 반도체 기억 장치 및 그 제조 방법 - Google Patents

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Abstract

본 발명은 제어 전극과 부유 전극 사이의 용량 결합성을 확보하면서, 서로 이웃하는 부유 전극간 용량을 저감할 수 있는 불휘발성 반도체 기억 장치 및 그 제조 방법을 제공하기 위한 것으로, 반도체층과, 반도체층 상에 형성된 게이트 절연막과, 게이트 절연막 상에 설치된 부유 전극과, 부유 전극의 상면에 대향해서 설치된 제어 전극과, 부유 전극의 상면과 제어 전극 사이에 개재된 제1 유전체막과, 부유 전극의 측면에 인접해서 형성되고, 제1 유전체막보다도 비유전율이 작은 유전체로 이루어지는 제2 유전체막을 구비하고 있다.
반도체층, 게이트 절연막, 부유 전극, 유전체막, 다결정 실리콘층, 소자 분리 절연층, 제어 전극, 터널 절연막

Description

불휘발성 반도체 기억 장치 및 그 제조 방법{NONVOLATILE SEMICONDUCTOR MEMORY DEVICE AND MANUFACTURING METHOD THEREOF}
도 1은 본 발명의 제1 실시예에 따른 불휘발성 반도체 기억 장치의 주요부 단면 구조를 예시하는 모식도.
도 2는 비교예에 따른 불휘발성 반도체 기억 장치의 주요부를 모식적으로 도시하는 사시도.
도 3은 도 2에 도시하는 불휘발성 반도체 기억 장치에서의 제어 전극(워드선)과, 반도체층(액티브 영역)과의 배치 관계를 모식적으로 도시하는 평면도.
도 4는 도 2에서의 A-A 단면도.
도 5는 도 2에서의 B-B 단면도.
도 6은 소자간 거리와 부유 전극간 용량과의 관계를 예시하는 그래프.
도 7은 부유 전극간의 용량 커플링을 설명하기 위한 모식도.
도 8은 1개의 메모리 셀에 4값의 논리 데이터("01", "00", "10", "11")를 기억시키는 경우의, 임계값 전압 분포도.
도 9는 본 발명의 제1 실시예에 따른 불휘발성 반도체 기억 장치의 제조 공정의 주요부를 예시하는 공정 단면도.
도 10은 도 9에 계속되는 공정 단면도.
도 11은 도 10에 계속되는 공정 단면도.
도 12는 도 11에 계속되는 공정 단면도.
도 13은 도 12에 계속되는 공정 단면도.
도 14는 본 발명의 제2 실시예에 따른 불휘발성 반도체 기억 장치의 주요부 단면 구조를 예시하는 모식도.
도 15는 상기 제2 실시예에 따른 불휘발성 반도체 기억 장치의 제조 공정의 주요부를 예시하는 공정 단면도.
도 16은 본 발명의 제3 실시예에 따른 불휘발성 반도체 기억 장치의 주요부 단면 구조를 예시하는 모식도.
도 17은 본 발명의 제4 실시예에 따른 불휘발성 반도체 기억 장치의 주요부 단면 구조를 예시하는 모식도.
도 18은 본 발명의 제5 실시예에 따른 불휘발성 반도체 기억 장치의 주요부 단면 구조를 예시하는 모식도.
<부호의 주요 부분에 대한 부호의 설명>
2 : 반도체층
4 : 게이트 절연막
5 : 부유 전극
6 : 제1 유전체막
7 : 제2 유전체막
8 : 다결정 실리콘층
9 : 소자 분리 절연층
10 : 제어 전극
[특허 문헌 1] 일본 특개 2004-214510호 공보
본 발명은, 불휘발성 반도체 기억 장치 및 그 제조 방법에 관한 것으로, 특히 제어 전극과 부유 전극과의 이중 게이트 구조를 갖는 트랜지스터를 메모리 셀로서 이용한 불휘발성 반도체 기억 장치 및 그 제조 방법에 관한 것이다.
정보를 전기적으로 일괄 소거·재기입 가능하며, 또한 전원이 공급되지 않아도 기입된 정보가 유지되는 불휘발성 반도체 기억 장치는, 최근, 특히 휴대 기기를 중심으로 널리 이용되고 있다. 이러한, 불휘발성 반도체 기억 장치는, 절연막으로 둘러싸인 미소한 부유 전극(부유 게이트)을 갖는 기억용 MOS(Metal Oxide Semiconductor) 트랜지스터와, 데이터 입출력의 배선 등으로 구성되고, 부유 전극에 전하를 축적해서 기억을 유지한다. 또한, 부유 전극과 제어 전극 사이의 용량 결합성 확보의 관점으로부터, 부유 전극과 제어 전극 사이에는, 실리콘 산화막보다도 비유전율이 큰 ONO막(2층의 실리콘 산화막 사이에 실리콘 질화막을 끼운 적층막)이 개재되는 경우가 많다(예를 들면, 특허 문헌 1 참조).
그 ONO막은, 서로 이웃하는 부유 전극간에도 개재되기 때문에, 소자의 미세 화가 진행되어, 서로 이웃하는 부유 전극간의 거리가 작아지면, 비교적 비유전율이 높은 ONO막이 부유 전극간에 개재되는 경우도 있어, 부유 전극간 용량이 증대한다. 부유 전극간 용량의 증대는, 예를 들면 임계값 전압의 변동 등의 전기 특성의 열화로 이어질 가능성이 있다.
본 발명은, 제어 전극과 부유 전극 사이의 용량 결합성을 확보하면서, 서로 이웃하는 부유 전극간 용량을 저감할 수 있는 불휘발성 반도체 기억 장치 및 그 제조 방법을 제공한다.
본 발명의 일 양태에 따르면, 반도체층과, 상기 반도체층 상에 형성된 게이트 절연막과, 상기 게이트 절연막 상에 설치된 부유 전극과, 상기 부유 전극의 상면에 대향해서 설치된 제어 전극과, 상기 부유 전극의 상면과 상기 제어 전극 사이에 개재된 제1 유전체막과, 상기 부유 전극의 측면에 인접해서 형성되고, 상기 제1 유전체막보다도 비유전율이 작은 유전체로 이루어지는 제2 유전체막을 구비한 것을 특징으로 하는 불휘발성 반도체 기억 장치가 제공된다.
또한, 본 발명의 다른 일 양태에 따르면, 반도체층 상에, 게이트 절연막, 부유 전극, 제1 유전체막 및 제1 도전체층을 순차적으로 형성하고, 이들 반도체층, 게이트 절연막, 부유 전극, 제1 유전체막 및 제1 도전체층에 트렌치를 형성하는 공정과, 상기 트렌치의 내부에서의, 적어도 상기 반도체층 및 상기 게이트 절연막에 대향하는 부분에, 소자 분리 절연층을 형성하는 공정과, 상기 소자 분리 절연막으 로부터 돌출되는 상기 부유 전극, 상기 제1 유전체막 및 상기 제1 도전체층을 피복하도록, 상기 제1 유전체막보다도 비유전율이 작은 제2 유전체막을 상기 소자 분리 절연층 상에 형성하는 공정과, 상기 제1 도전체층 상의 상기 제2 유전체막의 적어도 일부를 제거하는 공정과, 상기 제2 유전체막이 제거되어 노출된 상기 제1 도전체층에 접하여, 상기 제1 유전체막을 사이에 두고 상기 부유 전극의 상면에 대향하는 제2 도전체층을 형성하는 공정을 구비한 것을 특징으로 하는 불휘발성 반도체 기억 장치의 제조 방법이 제공된다.
또한, 본 발명의 또 다른 일 양태에 따르면, 반도체층 상에, 게이트 절연막, 부유 전극 및 제1 유전체막을 순차적으로 형성하고, 이들 반도체층, 게이트 절연막, 부유 전극 및 제1 유전체막에 트렌치를 형성하는 공정과, 상기 트렌치의 내부에서의, 적어도 상기 반도체층 및 상기 게이트 절연막에 대향하는 부분에, 소자 분리 절연층을 형성하는 공정과, 상기 소자 분리 절연막으로부터 돌출되는 상기 부유 전극 및 상기 제1 유전체막을 피복하도록, 상기 제1 유전체막보다도 비유전율이 작은 제2 유전체막을 상기 소자 분리 절연층 상에 형성하는 공정과, 상기 제1 유전체막 상의 상기 제2 유전체막을 제거하는 공정과, 상기 제2 유전체막이 제거된 상기 제1 유전체막을 사이에 두고, 상기 부유 전극의 상면에 대향하는 제어 전극을 형성하는 공정을 구비한 것을 특징으로 하는 불휘발성 반도체 기억 장치의 제조 방법이 제공된다.
<실시예>
[제1 실시예]
도 1은, 본 발명의 제1 실시예에 따른 불휘발성 반도체 기억 장치의 주요부 단면 구조를 예시하는 모식 단면도이다.
본 실시예에서는, 실리콘 기판에 트렌치 T를 형성함으로써, 서로 이격해서 제1 방향 x로 나열된 복수의 반도체층(2)이 형성된다. 각각의 반도체층(2)은, 제1 방향 x에 대하여 대략 직교하는 제2 방향 y(도 1에서는 지면을 관통하는 방향)로 연장하고 있다. 반도체층(2)의 표층부에는, 제2 방향으로 이격해서, 소스 영역, 드레인 영역이 형성되어 있다.
반도체층(2) 상에는, 게이트 절연막(터널 절연막)(4)이 형성되고, 이 게이트 절연막(4) 상에는 부유 전극(5)이 설치되어 있다. 부유 전극(5)은, 예를 들면 다결정 실리콘으로 이루어진다. 트렌치 T의 내부에는, STI(Shallow Trench Isolation) 구조의 소자 분리 절연막(9)이 충전되며, 그 소자 분리 절연층(9)의 상면 위치는, 부유 전극(5)의 도중까지 도달한다. 제1 방향 x로 보아서 서로 이웃하는 반도체층(2)간 및 게이트 절연막(4)간에는, 소자 분리 절연층(9)이 개재되어 있다. 게이트 절연막(4) 및 소자 분리 절연막(9)은, 예를 들면 산화 실리콘으로 이루어진다.
부유 전극(5) 상에는, 제1 유전체막(6)이 형성되어 있다. 제1 유전체막(6)은, 비유전율이 5이상인 유전체로 이루어지며, 예를 들면, Al2O3, HfAlOx, HfSiOx, ZnOx, Ta205, SrO, Si3N4, MgO, Y2O3, HfO2, ZrO2, Bi203 중 어느 1개, 혹은 이들의 복수를 적층한 복합막을 이용할 수 있다. 나아가서는, 그들 재료 중 적어도 1개와, 실리콘 산화막과의 복합막으로, 제1 유전체막(6)을 구성해도 된다. 제1 유전체막(6)은, 부유 전극(5)의 상면 상에만 형성되며, 부유 전극(5)의 측면에는 형성되어 있지 않다(접하고 있지 않다). 즉, 제1 유전체막(6)은, 단차가 없는 평탄한 막으로 되어 있다. 제1 유전체막(6) 상에는, 제어 전극(10)의 일부를 구성하는 다결정 실리콘층(8)이 형성되어 있다.
부유 전극(5)의 측면에서 소자 분리 절연층(9)으로 피복되어 있지 않은 상부, 제1 유전체막(6)의 측면, 및 다결정 실리콘층(8)의 측면에는, 제2 유전체막(7)이 인접해서 형성되어 있다. 제2 유전체막(7)은, 제1 유전체막(6)보다도 비유전율이 작은 예를 들면 산화 실리콘으로 이루어진다.
다결정 실리콘층(8) 및 제2 유전체막(7)을 피복하여, 소자 분리 절연층(9) 상에, 예를 들면 다결정 실리콘으로 이루어지는 제어 전극(10)이 설치되어 있다. 제어 전극(10)은, 다결정 실리콘층(8)과 접합되며, 다결정 실리콘층(8)도 제어 전극의 일부로서 기능한다.
제어 전극(10)은, 제2 방향(도 1에서 지면을 관통하는 방향)에 복수개가 병렬해서 설치되며, 각각의 제어 전극(10)은 제1 방향 x로 연장하고 있다. 제1 방향 x로 보아 서로 이웃하는 부유 전극(5)의 측면의 하부끼리의 사이에는, 소자 분리 절연층(9)이 개재되며, 제1 방향 x로 보아 서로 이웃하는 부유 전극(5)의 측면의 상부끼리의 사이에는, 제어 전극(10)을 제2 유전체막(7) 사이에 끼운 구조체가 개재되어 있다.
부유 전극(5)은, 매트릭스 형상으로 배열된 제어 전극(10)과 반도체층(2)과 의 교차부에 위치한다. 부유 전극(5)은, 그 주위를, 소자 분리 절연층(9), 게이트 절연막(4), 제1 유전체막(6) 및 제2 유전체막(7)으로 둘러싸여, 전기적으로 어디에도 접속되어 있지 않다. 그 때문에, 부유 전극(5)에 전자를 전기적으로 주입 혹은 방출한 후에 전원을 꺼도, 부유 전극(5) 내의 전자는 부유 전극(5)으로부터 누출되지 않고, 또한 새롭게 들어가는 일도 없어, 즉 불휘발성이다.
이하, 본 실시예의 불휘발성 반도체 기억 장치에 대해서, 비교예를 참조하면서 더욱 상세하게 설명한다.
도 2는, 본 발명자가 본 발명에 이르는 과정에서 검토한 비교예에 따른 불휘발성 반도체 기억 장치의 주요부를 모식적으로 도시하는 사시도이다. 여기에서, 도 1에 도시되는 단면은, 도 2에서의 A-A 단면에 대응하며, 즉 제어 전극(워드선)(10)의 연장 방향(제1 방향 x)을 따라 절단한 단면을 나타낸다.
도 3은, 도 2에 도시되는 불휘발성 반도체 기억 장치에서의 제어 전극(워드선)(10)과, 반도체층(액티브 영역)(2)과의 배치 관계를 모식적으로 도시하는 평면도이다.
도 4는, 도 2에서의 A-A 단면을 나타낸다.
도 5는, 도 2에서의 B-B 단면을 나타낸다.
본 비교예에서도, 실리콘 기판에 트렌치 T를 형성함으로써, 서로 이격해서 제1 방향 x으로 나열된 복수의 반도체층(2)이 형성된다. 각각의 반도체층(2)은, 제1 방향 x에 대하여 대략 직교하는 제2 방향 y로 연장하고 있다. 트렌치 T는, 소자 분리 절연층(9)으로 매립된다.
반도체층(2) 상에는, 게이트 절연막(터널 절연막)(4)을 개재하여, 부유 전극(5)이 설치된다. 부유 전극(5) 상, 및 제1 방향 x으로 보아 서로 이웃하는 부유 전극(5) 사이에는, 유전체막(27)을 개재하여, 제어 전극(10)이 설치되어 있다.
제어 전극(10)은, 제2 방향 y로 복수개가 병렬해서 설치되며, 각각의 제어 전극(10)은, 제1 방향 x로 연장하고 있다. 부유 전극(5)은, 제어 전극(10)과 반도체층(2)과의 교차부에 위치하며, 그 주위를, 게이트 절연막(4), 소자 분리 절연층(9), 유전체막(27)으로 둘러싸여, 전기적으로 어디에도 접속되어 있지 않다.
이와 같이 구성되는 불휘발성 반도체 기억 장치에서, 소자의 미세화가 진행되어, 서로 이웃하는 부유 전극(5)간의 거리 a(도 4 참조)가 작아지면, 도 6의 그래프에 도시되는 바와 같이, 부유 전극간 용량이 증대한다.
도 6에서, 횡축은 소자간 거리를, 종축은 부유 전극간 용량(2Cfgx+2Cfgy+4Cfgxy)을 나타낸다. Cfgx는, 제1 방향 x으로 서로 이웃하는 부유 전극간 용량을 나타내고, Cfgy는, 제2 방향 y로 서로 이웃하는 부유 전극간 용량을 나타내며, Cfgxy는, 대각 방향으로 서로 이웃하는 부유 전극간 용량을 나타낸다.
부유 전극간 용량의 증대는, 불휘발성 반도체 기억 장치의 전기 특성의 열화(예를 들면, 임계값 전압 Vth의 변동)의 요인으로 된다.
임계값 전압 Vth의 변동 ΔVth는,
Figure 112006063456004-pat00001
로 표현된다.
여기에서, ΔV1∼ΔV5는, 도 2에 도시되는 부유 전극(5a)의 기입 종료 후, 각 방향으로 인접하는 부유 전극에 기입을 행했을 때의, 각 인접 셀에서의 임계값 전압 Vth의 변동량을 나타낸다. 부유 전극(5a)에 상당하는 셀은, 인접하는 셀의 기입 상태(Vth)의 변동의 영향을 받아 Vth 변동을 일으킨다.
또한, Ctun은, 반도체층과 부유 전극과의 사이의 용량을 나타내며, Cono는, 부유 전극과 제어 전극과의 사이의 용량을 나타낸다.
수학식 1로부터, 부유 전극간 용량(2Cfgx+2Cfgy+4Cfgxy)이 변동하면, 임계값 전압 Vth도 변동하는 것을 알 수 있다.
도 7은, 부유 전극간의 용량 커플링을 설명하기 위한 모식도이다.
도 8은, 1개의 메모리 셀에 4치의 논리 데이터("01", "00", "10", "11")를 기억시키는 경우의, 임계값 전압 분포도이다.
불휘발성 반도체 장치는, 양자 역학적 터널 현상에 의해 반도체층(2)으로부터 부유 전극(5)에 전자를 주입함으로써 부유 전극(5)에 전자를 축적하고, 그 부유 전극(5) 내에 축적된 전자의 양에 의해, 메모리 셀 트랜지스터의 임계값 전압 Vth가 시프트하며, 그것에 의해서 논리 데이터를 기억한다.
도 7의 (a)의 상태로부터 (b)의 상태로 기입이 행하여져 가는 경우에, 서로 이웃하는 부유 전극(5)간의 용량이 커지면, 예를 들면 "01"의 데이터를 보유하고 있는 부유 전극(5)이 이웃하는 부유 전극(5)의 전하의 영향을 받아 전위가 변동하는 일이 발생할 수 있다. 이것에 의해, 데이터 "10"을 나타내는 임계값 전압 분포 M1이, 임계값 전압 분포 M2로 시프트하여, 데이터 "00"을 나타내는 임계값 전압 분포와의 간격이 m1로부터 m2로 좁아져, 디바이스의 신뢰성을 저하시키는 요인으로 될 수 있다.
또한, 기입 전압의 저전압화를 위해서는, 제어 전극(10)과 부유 전극(5) 사이의 용량 결합성(커플링비)을 높이는 것이 요구된다. 커플링비=Cono/(Ctun+Cono+2Cfgx+2Cfgy+4Cfgxy)이기 때문에, 부유 전극간 용량(2Cfgx+2Cfgy+4Cfgxy)이 증가하면, 제어 전극(10)과 부유 전극(5) 사이의 고커플링비의 확보가 곤란하게 된다.
제어 전극(10)과 부유 전극(5) 사이의 고커플링비를 확보하는 관점으로부터, 부유 전극(5)과 제어 전극(10) 사이의 유전체막로서는, 예를 들면 OND막과 같은 비교적 비유전율이 높은 막이 이용되었다. 그리고, 도 4에 도시되는 비교예의 구조에서는, 서로 이웃하는 부유 전극(5)간의 소자 분리 절연층(9) 상에도, 그 ONO막(27)이 형성되어 있기 때문에, 부유 전극간 용량을 증대시키는 요인으로 된다.
또한, 유전체막(27)으로서, 보다 비유전율이 높은 예를 들면 알루미늄(Al)이나 하프늄(Hf)을 포함하는 막을 이용한 경우에는, 도 5에 도시되는 바와 같이, 예를 들면 RIE(Reactive Ion Etching)로, 제어 전극(워드선)(10)을 복수개로 분할할 때에, 유전체막(27)을 제거하는 것이 곤란하며, 특히 도 4에 도시되는 바와 같이 유전체막(27)이 단차를 피복하도록 형성되어 있으면 가공이 보다 곤란하게 된다.
이에 대하여, 도 1에 예시한 본 실시예에 따른 불휘발성 반도체 기억 장치에 따르면, 부유 전극(5) 바로 위에는, 비교적 비유전율이 큰 제1 유전체막(6)을 형성 함으로써, 부유 전극(5)과 제어 전극(10) 사이의 용량을 확보하면서, 부유 전극(5)의 측면에는, 제1 유전체막(6)보다도 비유전율이 작은 제2 유전체막(7) 및 소자 분리 절연층(9)을 형성함으로써, 서로 이웃하는 부유 전극(5)간 용량을 저감할 수 있다.
또한, 서로 이웃하는 부유 전극(5)간에서의 소자 분리 절연층(9) 상에, 제어 전극(10)의 일부가 개재되어 있으므로, 이 제어 전극(10)에 의한 실드 효과로, 부유 전극(5)간의 용량 결합에 의한 간섭의 발생을 억제할 수 있다. 또한, 부유 전극(5)간 용량을 작게 함으로써, 제어 전극(10)과 부유 전극(5) 사이의 용량 커플링비를 높일 수 있어, 기입 전압의 저전압화도 도모할 수 있다.
즉, 본 실시예에 따르면, 부유 전극(5)과 제어 전극(10) 사이의 용량 커플링비를 높여서 기입 전압의 저전압화를 도모하면서, 부유 전극(5)간 용량에 기인하는 임계값 전압 변동 등의 전기 특성의 열화를 억제할 수 있다.
또한, 도 1에 도시한 구체예에서는, 제어 전극(10)은, 제2 유전체막(7)을 개재하여 부유 전극(5)의 양측의 측면과 대향하고 있다. 그리고, 제어 전극(10)의 이 대향부의 하단(10A)은, 부유 전극(5)의 하단(5A)보다도 위에 있다. 이와 같이 하면, 제어 전극(10)과 반도체층(2)을 떨어지게 할 수 있다. 그 결과로서, 제어 전극(10)과 반도체층(2) 사이의 리크를 억제할 수 있다.
다음으로, 본 실시예에 따른 불휘발성 반도체 기억 장치의 제조 방법의 일례에 대해서 설명한다. 도 9~도 13은, 본 실시예에 따른 불휘발성 반도체 기억 장치의 제조 공정의 주요부를 예시하는 공정 단면도이다.
우선, 도 9에 도시하는 바와 같이, 실리콘 기판(1) 상에, 실리콘 산화막(14), 다결정 실리콘층(15), 제1 유전체막(6) 및 다결정 실리콘층(8)을 순차적으로 형성한 후, 다결정 실리콘층(8) 상에, 패터닝된 에칭 마스크(12)를 형성한다.
그리고, 그 에칭 마스크(12)를 마스크로 하여, RIE(Reactive Ion Etching)법에 의해, 다결정 실리콘층(8), 제1 유전체막(6), 다결정 실리콘층(15), 실리콘 산화막(14) 및 실리콘 기판(1)을 에칭한다. 이에 의해, 도 10에 도시되는 바와 같이, 트렌치 T에 의해, 서로 이격된 복수의 구조체(20)가 얻어진다. 각 구조체(20)는, 밑에서부터 순서대로, 실리콘으로 이루어지는 반도체층(2), 산화 실리콘으로 이루어지는 게이트 절연막(4), 다결정 실리콘으로 이루어지는 부유 전극(5), 산화 실리콘보다도 비유전율이 큰 유전체로 이루어지는 제1 유전체막(6), 다결정 실리콘층(8)이 적층된 구조를 갖는다.
다음으로, 산소 가스 분위기 중에서 가열하여, 트렌치 T 내벽에 수 나노미터의 실리콘 산화막(도시 생략)을 형성한 후, 예를 들면 HDPCVD(High Density plasma Chemical Vapor Deposition)법에 의해, 산화 실리콘으로 이루어지는 소자 분리 절연층(9)을, 트렌치 T 내를 매립하도록 전체면에 퇴적시킨다. 이 후, CMP(Chemical Mechanical Polishing)법에 의해, 소자 분리 절연층(9)을 평탄화하여, 질소 분위기 중에서 가열한다. 이 후, 다결정 실리콘층(8) 상의 에칭 마스크(12)를 제거하여, 도 11에 도시되는 바와 같이, RIE법에 의해, 소자 분리 절연층(9)을, 부유 전극(5)의 도중까지 에치백한다.
이 후, 도 12에 도시되는 바와 같이, 소자 분리 절연층(9) 상으로부터 돌출 되어 있는 부유 전극(5)의 일부, 제1 유전체막(6) 및 다결정 실리콘층(8)을 피복하도록, 제2 유전체막(7)을 소자 분리 절연층(9) 상에 퇴적시킨 후, 도 13에 도시되는 바와 같이, RIE법에 의해, 다결정 실리콘층(8) 상의 제2 유전체막(7) 및 소자 분리 절연층(9) 상의 제2 유전체막(7)을 에칭한다. 이에 의해, 소자 분리 절연층(9) 상으로부터 돌출되어 있는 부유 전극(5)의 일부(상부)의 측면, 제1 유전체막(6)의 측면 및 다결정 실리콘층(8)의 측면에만 제2 유전체막(7)이 남겨진다. 이 후, 감압 CVD법에 의해, 다결정 실리콘으로 이루어지는 제어 전극(10)을 퇴적시켜, 도 1에 도시되는 구조가 얻어진다.
본 실시예에서는, 도 9 및 도 10에 관하여 전술한 바와 같이, 반도체층(2)으로 되는 실리콘 기판(1) 상에, 게이트 절연막(4)으로 되는 실리콘 산화막(14), 부유 전극(5)으로 되는 다결정 실리콘층(15), 제1 유전체막(6)을 적층한 후에, RIE법에 의해, 소자 분리를 위한 트렌치 T를 형성하고 있다. 즉, 반도체층(2), 게이트 절연막(4), 부유 전극(5)을, 제1 방향 x(제어 전극(10) 혹은 워드선 연장 방향)로 분리하는 공정일 때에 맞추어, 부유 전극(5) 상에서 단차가 없는 평탄한 제1 유전체막(6)이 얻어진다. 따라서, 제1 유전체막(6)으로서, 비유전율은 높지만 가공성에 어려움이 있는 예를 들면 알루미늄(Al)이나 하프늄(Hf)을 포함하는 유전체를 이용해도, 제1 유전체막(6)은, 단차가 없어 평탄한 막으로서 형성되어 있기 때문에, 제어 전극(워드선)(10)을 복수개로 분할하는 가공 시에, 도 4에 도시되는 바와 같이 단차를 피복하도록 형성된 유전체막(27)에 비하여 가공이 용이하게 된다. 이 결과, 제조 코스트의 저감을 도모할 수 있다.
또한, 도 12의 상태로부터 RIE법에 의한 에치백을 행함으로써, 소자 분리 절연층(9) 상으로부터 돌출된 부유 전극(5), 제1 유전체막(6) 및 다결정 실리콘층(8)의 측면에 제2 유전체막(7)을 남기면서, 다결정 실리콘층(8) 상의 제2 유전체막(7)은 제거하도록 하고 있으므로, 포토리소그래피 기술을 이용하는 경우에 비하여, 가공에 필요한 수고, 시간 및 코스트를 저감할 수 있다.
이하, 본 발명의 다른 실시예에 대해서 설명한다. 또한, 전출한 것과 마찬가지의 요소에 대해서는, 동일한 부호를 붙이고 상세한 설명은 생략한다.
[제2 실시예]
도 14는, 본 발명의 제2 실시예에 따른 불휘발성 반도체 기억 장치의 주요부 단면 구조를 예시하는 모식도이다.
본 실시예에서는, 제1 유전체막(6) 상에, 다결정 실리콘층(8)을 형성하지 않고 있다. 즉, 도 9에서 제1 유전체막(6) 상에 다결정 실리콘층(8)을 형성하지 않고, 도 9~도 11과 마찬가지의 공정을 행하여, 이 후, 도 15에 도시되는 바와 같이, 소자 분리 절연층(9) 상으로부터 돌출되는 부유 전극(5)의 일부 및 제1 유전체막(6)을 피복하도록 제2 유전체막(7)을 소자 분리 절연층(9) 상에 퇴적시킨다. 이 후, RIE법에 의해, 제1 유전체막(6) 상의 제2 유전체막(7) 및 소자 분리 절연층(9) 상의 제2 유전체막(7)을 에칭하여, 소자 분리 절연층(9) 상으로부터 돌출되어 있는 부유 전극(5)의 일부와 제1 유전체막(6)의 측면에만 제2 유전체막(7)을 남긴다. 이 후, 감압 CVD법에 의해, 다결정 실리콘으로 이루어지는 제어 전극(10)을 퇴적시켜, 도 14에 도시되는 구조가 얻어진다.
본 실시예에서도, 부유 전극(5) 바로 위에는, 비교적 비유전율이 큰 제1 유전체막(6)을 형성함으로써, 부유 전극(5)과 제어 전극(10) 사이의 용량을 확보하면서, 부유 전극(5)의 측면에는, 제1 유전체막(6)보다 비유전율이 작은 제2 유전체막(7) 및 소자 분리 절연층(9)을 형성함으로써, 서로 이웃하는 부유 전극(5)간 용량을 저감할 수 있다.
[제3 실시예]
도 16은, 본 발명의 제3 실시예에 따른 불휘발성 반도체 기억 장치의 주요부 단면 구조를 예시하는 모식도이다.
본 실시예에서는, 다결정 실리콘층(8) 상의 제2 유전체막(7)을, CMP법에 의해 제거함으로써, 소자 분리 절연층(9) 상의 전체면에 제2 유전체막(7)이 남는 구성으로 되어 있다.
[제4 실시예]
도 17은, 본 발명의 제4 실시예에 따른 불휘발성 반도체 기억 장치의 주요부 단면 구조를 예시하는 모식도이다.
본 실시예에서는, 다결정 실리콘층(8) 상의 제2 유전체막(7)을, 포토리소그래피 기술을 이용하여 제거함으로써, 소자 분리 절연층(9) 상의 전체면에 제2 유전체막(7)이 남는 구성으로 되어 있다.
[제5 실시예]
도 18은, 본 발명의 제5 실시예에 따른 불휘발성 반도체 기억 장치의 주요부 단면 구조를 예시하는 모식도이다.
본 실시예에서는, 소자 분리 절연층(9)이, 게이트 절연막(4)보다도 위쪽으로 돌출하지 않고, 제2 유전체막(7)이, 부유 전극(5)의 측면의 전체를 피복하고 있다. 그리고, 제어 전극(10)의 하단(10A)은, 부유 전극(5)의 하단(5A)과 대략 동일한 높이에 있다. 이 구조의 경우, 제1 실시예에 비하여, 부유 전극(5)간의 제어 전극(10)에 의한 실드 효과를 높일 수 있다. 즉, 인접하는 부유 전극(5)간의 커플링 용량을 더욱 저하시킬 수 있다.
이상, 구체예를 참조하면서, 본 발명의 실시예에 대해서 설명하였다. 그러나, 본 발명은 이 실시예 및 그 구체예에 한정되는 것은 아니다. 예를 들면, 각 부의 재료나 막 두께, 사이즈, 형성 방법이나, 배치 관계 등에 대해서는, 당업자가 적절히 선택한 것도, 본 발명의 요지를 포함하는 한에 있어서 본 발명의 범위에 포함된다.
본 발명에 따르면, 제어 전극과 부유 전극 사이의 용량 결합성을 확보하면서, 서로 이웃하는 부유 전극간 용량을 저감할 수 있는 불휘발성 반도체 기억 장치 및 그 제조 방법이 제공된다.

Claims (10)

  1. 반도체층과,
    상기 반도체층 상에 형성된 게이트 절연막과,
    상기 게이트 절연막 상에 설치된 부유 전극과,
    상기 부유 전극의 상면에 대향해서 설치된 제어 전극과,
    상기 부유 전극의 상면과 상기 제어 전극 사이에 개재된 제1 유전체막과,
    상기 부유 전극의 측면에 인접해서 형성되고, 상기 제1 유전체막보다도 비유전율이 작은 유전체로 이루어지는 제2 유전체막을 구비하고,
    상기 제어 전극은, 상기 제2 유전체막을 개재하여 상기 부유 전극의 측면과 대향하는 대향부를 갖고, 상기 대향부의 하단은 상기 부유 전극의 하단보다도 위에 있는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  2. 반도체층과,
    상기 반도체층 상에 형성된 게이트 절연막과,
    상기 게이트 절연막 상에 설치된 부유 전극과,
    상기 부유 전극의 상면에 대향해서 설치된 제어 전극과,
    상기 부유 전극의 상면과 상기 제어 전극 사이에 개재된 제1 유전체막과,
    상기 부유 전극의 측면에 인접해서 형성되고, 상기 제1 유전체막보다도 비유전율이 작은 유전체로 이루어지는 제2 유전체막을 구비하고,
    상기 제어 전극은, 상기 제2 유전체막을 개재하여 상기 부유 전극의 측면과 대향하는 대향부를 갖고, 상기 대향부의 하단은 상기 부유 전극의 하단과 동일한 높이에 있는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  3. 제1항에 있어서,
    상기 제1 유전체막은, 비유전율이 5 이상인 유전체로 이루어지는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  4. 제1항 또는 제3항에 있어서,
    상기 제2 유전체막은, 상기 제1 유전체막보다도 위쪽으로 연장하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  5. 삭제
  6. 반도체층 상에, 게이트 절연막, 부유 전극, 제1 유전체막 및 제1 도전체층을 순차적으로 형성하고, 이들 반도체층, 게이트 절연막, 부유 전극, 제1 유전체막 및 제1 도전체층에 트렌치를 형성하는 공정과,
    상기 트렌치의 내부에서의, 적어도 상기 반도체층 및 상기 게이트 절연막에 대향하는 부분에, 소자 분리 절연층을 형성하는 공정과,
    상기 소자 분리 절연층으로부터 돌출되는 상기 부유 전극, 상기 제1 유전체막 및 상기 제1 도전체층을 피복하도록, 상기 제1 유전체막보다도 비유전율이 작은 제2 유전체막을 상기 소자 분리 절연층 상에 형성하는 공정과,
    상기 제1 도전체층 상의 상기 제2 유전체막의 적어도 일부를 제거하는 공정과,
    상기 제2 도전체막이 제거되어 노출된 상기 제1 도전체층에 접하여, 상기 제1 유전체막을 사이에 두고 상기 부유 전극의 상면에 대향하는 제2 도전체층을 형성하는 공정
    을 구비한 것을 특징으로 하는 불휘발성 반도체 기억 장치의 제조 방법.
  7. 제6항에 있어서,
    상기 제2 유전체막을 이방성 에칭에 의해 제거함으로써, 상기 제1 도전체층을 노출시키는 것을 특징으로 하는 불휘발성 반도체 기억 장치의 제조 방법.
  8. 반도체층 상에, 게이트 절연막, 부유 전극 및 제1 유전체막을 순차적으로 형성하고, 이들 반도체층, 게이트 절연막, 부유 전극 및 제1 유전체막에 트렌치를 형성하는 공정과,
    상기 트렌치의 내부에서의, 적어도 상기 반도체층 및 상기 게이트 절연막에 대향하는 부분에, 소자 분리 절연층을 형성하는 공정과,
    상기 소자 분리 절연층으로부터 돌출되는 상기 부유 전극 및 상기 제1 유전체막을 피복하도록, 상기 제1 유전체막보다도 비유전율이 작은 제2 유전체막을 상기 소자 분리 절연층 상에 형성하는 공정과,
    상기 제1 유전체 상의 상기 제2 유전체막을 제거하는 공정과,
    상기 제2 유전체막이 제거된 상기 제1 유전체막을 사이에 두고, 상기 부유 전극의 상면에 대향하는 제어 전극을 형성하는 공정
    을 구비한 것을 특징으로 하는 불휘발성 반도체 기억 장치의 제조 방법.
  9. 제2항에 있어서,
    상기 제1 유전체막은, 비유전율이 5 이상인 유전체로 이루어지는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  10. 제2항 또는 제9항에 있어서,
    상기 제2 유전체막은, 상기 제1 유전체막보다도 위쪽으로 연장하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
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