KR20050004123A - 반도체 기억 장치 및 그 제조 방법 - Google Patents
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Abstract
인접 셀에 배치된 제1 도전층 사이의 부유 용량을 저감하여, 동일 셀 내에서의 제1 도전층과 제2 도전층 사이의 결합 용량의 값을 확보 가능한 반도체 기억 장치 및 그 제조 방법을 제공한다. 평행하게 열 방향으로 주행하고, 돌출부의 꼭대기부의 각부가 면취된 소자 분리 절연막(7)과, 소자 분리 절연막(7)에 의해 분리되고, 상부 단부면이 소자 분리 절연막(7)의 상부 단부면보다도 낮은 제1 도전층(3)과, 비유전율 εr이 소자 분리 절연막(7)의 비유전율 εr보다 큰 절연막으로 이루어지고, 제1 도전층(3)의 상부 단부면으로부터 소자 분리 절연막(7)의 상부 단부면에 걸쳐 연속적으로 형성되고, 인접하는 메모리 셀 유닛에 공통한 도전층간 절연막(9)과, 도전층간 절연막(9) 위에 배치되고, 인접하는 메모리 셀 유닛에 공통한 제2 도전층(10)을 구비한다.
Description
본 발명은 반도체 기억 장치에 관한 것으로, 특히 제1 도전층과 제2 도전층과의 사이에 도전층간 절연막을 사이에 둔 게이트 전극 구조를 갖는 메모리 셀 트랜지스터를 구비한 반도체 기억 장치 및 그 제조 방법에 관한 것이다.
반도체 기억 장치는, 고집적/미세화에 따라서 셀 간의 거리가 연율 약 30%로 축소되고 있다. 불휘발성 반도체 기억 장치에서는, 부유 상태로 된 도전층(다결정 실리콘) 내에 전하를 유지함으로써 셀에 정보를 기억하는 것을 가능하게 하고 있다. 미세한 불휘발성 반도체 기억 장치에서는, 제1 도전층(부유 게이트 전극)과 제2 도전층(제어 게이트 전극)의 대향 면적이 작아지지만, 제1 도전층과 제2 도전층의 도전층간 절연막을 개재한 용량은 일정한 값을 확보할 필요가 있다. 즉, 셀 간의 거리가 축소되는 결과로서 3차원적인 구조에 의해 면적 증대시키는 것이 불가능하게 되어, 종래보다도 유전율이 높은 절연막을 도전층간 절연막으로서 이용하는 것이 필요하게 된다. 그러나, 고유전체를 도전층간 절연막에 적용하면, 여러 가지의 근접 효과가 문제로 된다.
예를 들면, 이 근접 효과에 관련하여, 도 23에 도시한 바와 같은 불휘발성 반도체 기억 장치가 제안되어 있다(특허 문헌1 참조). 도 23은, 워드선을 따른 방향으로의 절단면에서 본 모식적인 단면도인데, 반도체 기판(실리콘 기판)(1)의 표면에, 소자 분리 절연막(7)에 의해 분리된 복수의 메모리 셀 영역이 있고, 메모리 셀 영역에는 셀부 게이트 절연막(터널 절연막)(2), 제1 도전층(부유 게이트 전극)(3), 도전층간 절연막(9f), 제2 도전층(제어 게이트 전극)(10)이 순서대로 형성되어 있다. 도 23에서는, 인접 셀 사이의 도전층간 절연막(9f)을 소자 분리 절연막(7) 상에서 분단하고, 분단 영역에 제2 도전층(제어 게이트 전극)(10)을 매립하고 있다. 제1 도전층(부유 게이트 전극)(3)의 꼭대기부에 T자형의 도전층간 절연막(9f)이 형성되고, 도전층간 절연막(9f)의 차양의 가장자리 부분과, 소자 분리 절연막(7)의 꼭대기부와의 사이에, 실리콘 산화막(9g)으로 이루어지는 벽(담)이 배치되어 있다.
도 23에 도시하는 셀 구조는, 제1 도전층 중의 전하가, 도전층간 절연막을통하여 인접 셀로 이동하는 것을 억제하기 위해서는 유효한 구조이다. 또한, 인접하는 제1 도전층(3)의 차양 형상(T자형)으로 연장된 꼭대기부 사이에는, 제2 도전층(10)이 매립되어 있기 때문에, 대향하는 제1 도전층(3) 사이의 용량은 증대하지 않는다. 그러나, 도 23에 도시하는 셀 구조에서는, 제1 도전층(3)과 제2 도전층(10)의 절연성을, 얇은 실리콘 산화막(9g)으로 이루어지는 벽(담)으로 확보하고 있기 때문에, 제1 도전층과 제2 도전층 사이가 쇼트할 위험이 있어, 수율을 저하시킨다는 문제가 있다.
도 22는, 다른 종래의 불휘발성 반도체 기억 장치의 워드선을 따른 방향으로의 절단면에서 본 모식적인 단면도이다. 도 23과 달리, 전면에 도전층간 절연막(9e)이 형성되어 있다. 그 외의 것은 도 23에 도시하는 구조와 마찬가지로서, 중복된 설명을 생략한다. 도 22는, 부유 게이트 전극인 제1 도전층(3)의 대향 측면간 용량 C1과, 도전층간 절연막(9e)을 개재한 인접 셀간 우회 용량 C2를 모식적으로 도시하고 있다.
<특허 문헌1>
일본 특개2001-168306호 공보
미세한 불휘발성 반도체 기억 장치에서는, 셀 간의 거리가 감소함에 따라, 전하를 유지하고 있는 "기입 셀"과 전하를 유지하지 않은 "소거 셀"의 사이에서, 소위 근접 셀간 간섭이 급격히 증대하게 된다. 도 22를 예로 들어 설명하면, 도전층간 절연막(9e)에 소자 분리 절연막(7)보다도 비유전율 εr가 높은 절연막을 이용하는 경우에는, 제1 도전층(3)의 대향 측면간 용량 C1보다도 도전층간 절연막(9e)을 개재한 인접 셀간 우회 용량 C2가 증대하여, 인접 셀간 간섭의 문제를 조장한다는 문제가 나타난다.
주지한 바와 같이 전기 변위(유전속 밀도) 벡터 D는, 진공의 유전율 ε0, 유전체의 비유전율 εr, 그리고 전계 벡터 E에 의해,
의 관계가 있다. 따라서, 비유전율 εr의 유전체 내에서는 유전속은 전기력선의 ε0·εr배로 되어 있다. 수학식 1로부터, 도전층간 절연막(9e)의 비유전율 εIP가, 소자 분리 절연막(7)의 비유전율 εSTI보다 충분히 크면, 인접하는 제1 도전층(부유 게이트 전극)(3) 사이의 전기 변위(유전속 밀도) 벡터 D는 도전층간 절연막(9e)에 집중하도록 닫히는 경향이 있는 것을 알 수 있다. 전기 변위 벡터 D에 관한 가우스의 정리는, 전하 밀도 ρ에 대하여,
의 관계에 있는 것을 나타내기 때문에, 전하 q로부터는 q개의 유전속이 나온다. 한편, 컨덴서의 용량 C는, 전극 사이의 전위차 V로서,
로 나타난다. 즉, 도전층간 절연막(9e)의 비유전율 εIP가, 소자 분리 절연막(7)의 비유전율 εSTI보다 충분히 큰 경우에는, 도전층간 절연막(9e)측의 제1 도전층(3)의 표면에, 보다 많은 전하 q가 유기(誘起)되게 되어, 도 22에 도시한 인접 셀간 우회 용량 C2가 대향 측면간 용량 C1에 비하여 상대적으로 현저하게 된다.
여기서, 제1 도전층(부유 게이트 전극)의 막두께를 tFG, 도전층간 절연막의 막두께를 TIP로 하고, 평행 평판 근사가 성립하는 것으로 가정하면, 대향 측면간 용량 C1과 인접 셀간 우회 용량 C2의 용량비 C2/C1는, 대체로,
로 표시된다. 수학식 4는 전극 사이 거리가 대향 면적에 대하여 충분히 작아서, 전극의 엣지 효과 등을 무시할 수 있는 평행 평판 근사의 경우의 식이다. 이것에 대하여, 도 22의 경우는 제1 도전층(3)이나 도전층간 절연막(9e)의 3차원적 형상 효과(도 22에서 본 단면에서, 지면에 수직 방향은 무한대로 등가라고 하면, 2차원적 형상 효과)를 고려할 필요가 있어, 평행 평판 근사의 적용은 곤란하다. 그러나, 정성적으로는 도전층간 절연막(9e)의 비유전율 εIP가, 소자 분리 절연막(7)의 비유전율 εSTI보다 충분히 큰 경우에는, 도전층간 절연막(9e)을 개재한 인접 셀간 우회 용량 C2가 대향 측면간 용량 C1에 비하여 현저하게 되는 것을 알 수 있다.
이 때문에, 소자 분리 절연막(7)의 재료로서, 비유전율 εr=3.8∼4의 실리콘 산화막(SiO2막)을 이용한 경우, 도전층간 절연막(9e)에 비유전율 εr=8∼11인 알루미나막(Al2O3막), 비유전율 εr=22∼23인 하프늄 산화막(HfO2막), 비유전율 εr=22∼23인 지르코늄 산화막(ZrO2막), 비유전율 εr=25∼27인 탄탈 산화막(Ta2O5막) 등의 고유전체막을 이용하면, 인접 셀간 우회 용량 C2가 부유 용량으로서 대향 측면간 용량 C1에 대하여 현저하게 되어, 근접 셀간 간섭이 커진다고 하는 문제점이 있다.
상기 문제점을 감안하여, 본 발명은, 인접 셀에 각각 배치된 제1 도전층 사이의 부유 용량을 저감하고, 동시에 동일 셀 내에서의 제1 도전층과 제2 도전층 사이의 결합 용량의 값을 확보 가능한 메모리 셀 트랜지스터를 갖는 반도체 기억 장치 및 그 제조 방법을 제공하는 것을 목적으로 한다.
도 1은 워드선을 따른 방향으로 절단한 경우의, 본 발명의 제1 실시 형태에 따른 반도체 기억 장치의 메모리 셀 어레이의 일부를 도시하는 모식적인 단면도.
도 2의 (a)는, 본 발명의 제1 실시 형태에 따른 반도체 기억 장치의 메모리 셀 어레이의 일부를 도시하는 등가 회로도이고, (b)는, 도 2의 (a)에 대응하는 메모리 셀 어레이의 일부를 도시하는 모식적인 상면도.
도 3은 본 발명의 제1 실시 형태에 따른 반도체 기억 장치의 제조 방법을 설명하기 위한 공정 단면도(그 1).
도 4는 본 발명의 제1 실시 형태에 따른 반도체 기억 장치의 제조 방법을 설명하기 위한 공정 단면도(그 2).
도 5는 본 발명의 제1 실시 형태에 따른 반도체 기억 장치의 제조 방법을 설명하기 위한 공정 단면도(그 3).
도 6은 본 발명의 제1 실시 형태에 따른 반도체 기억 장치의 제조 방법을 설명하기 위한 평면도.
도 7은 본 발명의 제1 실시 형태에 따른 반도체 기억 장치의 제조 방법을 설명하기 위한 공정 단면도(그 4).
도 8은 비교예에 따른 반도체 기억 장치의 메모리 셀 어레이의 제조 방법의 문제점을 설명하기 위한 공정 단면도.
도 9는 본 발명의 제1 실시 형태에 따른 반도체 기억 장치의 메모리 셀 어레이의 변형예를 도시하는 등가 회로도.
도 10은 워드선을 따른 방향으로 절단한 경우의, 본 발명의 제2 실시 형태에 따른 반도체 기억 장치의 메모리 셀 어레이의 일부를 도시하는 모식적인 단면도.
도 11은 본 발명의 제2 실시 형태에 따른 반도체 기억 장치의 제조 방법을 설명하기 위한 공정 단면도(그 1).
도 12는 본 발명의 제2 실시 형태에 따른 반도체 기억 장치의 제조 방법을 설명하기 위한 공정 단면도(그 2).
도 13은 워드선을 따른 방향으로 절단한 경우의, 본 발명의 제3 실시 형태에 따른 반도체 기억 장치의 메모리 셀 어레이의 일부를 도시하는 모식적인 단면도.
도 14는 본 발명의 제3 실시 형태에 따른 반도체 기억 장치의 제조 방법을 설명하기 위한 공정 단면도(그 1).
도 15는 본 발명의 제3 실시 형태에 따른 반도체 기억 장치의 제조 방법을 설명하기 위한 공정 단면도(그 2).
도 16은 워드선을 따른 방향으로 절단한 경우의, 본 발명의 제4 실시 형태에 따른 반도체 기억 장치의 메모리 셀 어레이의 일부를 도시하는 모식적인 단면도.
도 17은 본 발명의 제4 실시 형태에 따른 반도체 기억 장치의 제조 방법을 설명하기 위한 공정 단면도(그 1).
도 18은 본 발명의 제4 실시 형태에 따른 반도체 기억 장치의 제조 방법을 설명하기 위한 공정 단면도(그 2).
도 19는 본 발명의 제4 실시 형태에 따른 반도체 기억 장치의 제조 방법을 설명하기 위한 공정 단면도(그 3).
도 20은 본 발명의 제4 실시 형태에 따른 반도체 기억 장치의 제조 방법을 설명하기 위한 공정 단면도(그 4).
도 21은 본 발명의 제4 실시 형태에 따른 반도체 기억 장치의 제조 방법을 설명하기 위한 공정 단면도(그 5).
도 22는 종래의 반도체 기억 장치의 메모리 셀 어레이의 일부를 도시하는 모식적인 단면도.
도 23은 다른 종래의 반도체 기억 장치의 메모리 셀 어레이의 일부를 도시하는 모식적인 단면도.
<도면의 주요 부분에 대한 부호의 설명>
1 : 반도체 기판
2 : 셀부 게이트 절연막
3 : 제1 도전층
4, 11 : 실리콘 질화막
5, 9g : 실리콘 산화막
6, 12 : 포토레지스트
7 : 소자 분리 절연막
8 : 도전층
9, 9a, 9b, 9c, 9d, 9e, 9f : 도전층간 절연막
10 : 제2 도전층
13 : 셀 상부 분리 절연막
15 : 제3 도전층
BL2j-1, BL2j, BL2j+1, … : 비트선
C1: 대향 측면간 용량
C2: 인접 셀간 우회 용량
SGD, SGS : 선택 게이트 배선
WL1, WL2, …WL32, WLk-1, WLk, WLk+1, … : 워드선
상기 목적을 달성하기 위해서, 본 발명의 제1 특징은, 복수의 메모리 셀 트랜지스터를 열 방향 및 행 방향으로 어레이 형상으로 배치한 메모리 셀 어레이를 구비하는 반도체 기억 장치에 관한 것이다. 즉, 본 발명의 제1 특징에 따른 반도체 기억 장치의 메모리 셀 어레이는, (가) 행 방향으로 인접하는 메모리 셀 트랜지스터 사이에서 열 방향으로 연장하는 소자 분리 절연막과, (나) 행 방향에 관하여 소자 분리 절연막에 의해 상호 분리되고, 상부 단부면이 소자 분리 절연막의 상부 단부면의 최고부의 위치보다도 낮고, 메모리 셀 트랜지스터의 일부를 구성하는 제1 도전층과, (다) 비유전율이 소자 분리 절연막의 비유전율보다 큰 절연막으로 이루어지고, 제1 도전층의 상부 단부면으로부터 소자 분리 절연막의 상부 단부면에 걸쳐 연속적으로 형성되고, 행 방향으로 인접하는 메모리 셀 트랜지스터에 공통한 도전층간 절연막과, (라) 도전층간 절연막 위에 배치되고, 행 방향으로 인접하는 메모리 셀 트랜지스터에 공통한 제2 도전층을 구비한다. 그리고 이 반도체 기억 장치는, 행 방향을 따른 절단면에서, 소자 분리 절연막의 상부 단부면의 양측이 면취되어 있는 것을 요지로 한다.
본 발명의 제2 특징은, 복수의 메모리 셀 트랜지스터를 열 방향 및 행 방향으로 어레이 형상으로 배치한 메모리 셀 어레이를 구비하는 반도체 기억 장치에 관한 것이다. 즉, 본 발명의 제1 특징에 따른 반도체 기억 장치의 메모리 셀 어레이는, (가) 행 방향으로 인접하는 메모리 셀 트랜지스터 사이에서 열 방향으로 연장하는 소자 분리 절연막과, (나) 행 방향에 관하여 소자 분리 절연막에 의해 상호 분리되고, 상부 단부면이 소자 분리 절연막의 상부 단부면의 최고부의 위치보다도 낮고, 메모리 셀 트랜지스터의 일부를 구성하는 제1 도전층과, (다) 비유전율이 소자 분리 절연막의 비유전율보다 큰 절연막으로 이루어지고, 제1 도전층의 상부 단부면으로부터 소자 분리 절연막의 상부 단부면에 걸쳐 연속적으로 형성되고, 행 방향으로 인접하는 메모리 셀 트랜지스터에 공통한 도전층간 절연막과, (라) 도전층간 절연막 위에 배치되고, 행 방향으로 인접하는 메모리 셀 트랜지스터에 공통한 제2 도전층을 구비한다. 그리고 이 반도체 기억 장치는, 제1 도전층의 상부 단부면에 대향하는 제2 도전층의 하부 단부면의 행 방향의 치수가, 제1 도전층의 상부 단부면의 행 방향의 치수로부터, 도전층간 절연막의 막두께의 2배의 치수를 뺀 값보다도 큰 것을 요지로 한다.
본 발명의 제3 특징은, 복수의 메모리 셀 트랜지스터를 열 방향 및 행 방향으로 어레이 형상으로 배치한 메모리 셀 어레이를 구비하는 반도체 기억 장치에 관한 것이다. 즉, 본 발명의 제1 특징에 따른 반도체 기억 장치의 메모리 셀 어레이는, (가) 행 방향으로 인접하는 메모리 셀 트랜지스터 사이에서 열 방향으로 연장하는 소자 분리 절연막과, 행 방향에 관하여 소자 분리 절연막에 의해 상호 분리되고, 메모리 셀 트랜지스터의 일부를 구성하는 제1 도전층과, (나) 비유전율이 소자 분리 절연막의 비유전율보다 큰 절연막으로 이루어지고, 제1 도전층의 상부 단부면으로부터 소자 분리 절연막의 상부 단부면의 일부에 걸쳐 형성됨과 함께, 행 방향에 관하여 소자 분리 절연막의 상방에서, 일정 거리 만큼 분리된 도전층간 절연막과, (다) 도전층간 절연막 위에 각각 배치됨과 함께, 행 방향에 관하여 소자 분리 절연막의 상방에서 일정 거리 만큼 분리된 제2 도전층과, (라) 일정 거리 분리하는 분단 영역에 삽입된, 도전층간 절연막보다 비유전율이 낮은 셀 상부 분리 절연막과, (마)제2 도전층 위에 배치되고, 행 방향으로 인접하는 메모리 셀 트랜지스터의 제2 도전층을 상호 접속하는 제3 도전층을 구비하는 것을 요지로 한다.
본 발명의 제4 특징은, 복수의 메모리 셀 트랜지스터가 열 방향 및 행 방향으로 어레이 형상으로 배치됨과 함께, 행 방향으로 상호 인접하는 메모리 셀 트랜지스터 사이에 소자 분리 절연막을 구비하는 반도체 기억 장치의 제조 방법에 관한 것이다. 즉, 본 발명의 제1 특징에 따른 반도체 기억 장치의 제조 방법은, 이하의 각 공정을 포함하는 것을 요지로 한다.
(가) 반도체 기판 상에, 셀부 게이트 절연막을 개재하여 제1 도전층을, 이 제1 도전층의 상부 단부면이 소자 분리 절연막의 상부 단부면의 위치보다도 낮게, 행 방향에 관하여 소자 분리 절연막에 의해 분리되도록 형성하는 공정,
(나) 소자 분리 절연막의 상부 단부면의 각부의 면취를 행하는 공정,
(다) 비유전율이 소자 분리 절연막의 비유전율보다 큰 절연막으로 이루어지는 도전층간 절연막을, 제1 도전층의 상부 단부면으로부터 소자 분리 절연막의 상부 단부면에 걸쳐 연속적으로 형성하는 공정,
(라) 행 방향으로 인접하는 메모리 셀 트랜지스터에 공통하도록, 제2 도전층을 도전층간 절연막 위에 형성하는 공정.
본 발명의 제5 특징은, 복수의 메모리 셀 트랜지스터가 열 방향 및 행 방향으로 어레이 형상으로 배치됨과 함께, 행 방향으로 상호 인접하는 메모리 셀 트랜지스터 사이에 소자 분리 절연막을 구비하는 반도체 기억 장치의 제조 방법에 관한 것이다. 즉, 본 발명의 제1 특징에 따른 반도체 기억 장치의 제조 방법은, 이하의 각 공정을 포함하는 것을 요지로 한다.
(가) 반도체 기판 상에, 셀부 게이트 절연막을 개재하여 제1 도전층을, 행 방향에 관하여 소자 분리 절연막에 의해 분리되도록 형성하는 공정과,
비유전율이 소자 분리 절연막의 비유전율보다 큰 절연막으로 이루어지는 도전층간 절연막을, 제1 도전층의 상부 단부면 및 소자 분리 절연막의 상부 단부면 전면에 형성하는 공정,
(나) 비유전율이 소자 분리 절연막의 비유전율보다 큰 절연막으로 이루어지는 도전층간 절연막을, 제1 도전층의 상부 단부면 및 소자 분리 절연막의 상부 단부면 전면에 형성하는 공정,
(다) 도전층간 절연막 위에, 제2 도전층을 형성하는 공정,
(라) 소자 분리 절연막의 상부 단부면의 중앙부 상에서, 제2 도전층 및 소자 분리 절연막을 선택적으로 제거하여, 소자 분리 절연막의 일부가 노출되는 홈부를 형성하고, 행 방향에 관하여, 제2 도전층 및 소자 분리 절연막을 분단하는 공정,
(마) 이 홈부에, 도전층간 절연막보다 비유전율이 낮은 셀 상부 분리 절연막을 매립하는 공정,
(바) 제2 도전층 상에 제3 도전층을 퇴적하고, 분단된 제2 도전층을 상호 접속하는 공정.
<발명의 실시 형태>
다음으로, 도면을 참조하여, 본 발명의 제1∼제4 실시 형태를 설명한다. 이하의 도면의 기재에 있어서, 동일하거나 또는 유사한 부분에는 동일 또는 유사한 부호를 붙이고 있다. 단, 도면은 모식적인 것으로서, 두께와 평면 치수와의 관계, 각 층의 두께의 비율 등은 현실의 것과는 다른 것에 유의하여야 한다. 따라서, 구체적인 두께나 치수는 이하의 설명을 참작하여 판단하여야 할 것이다. 또한, 도면상호간에서도 서로의 치수의 관계나 비율이 다른 부분이 포함되어 있는 것은 물론이다.
또한, 이하에 도시하는 제1∼제4 실시 형태는, 본 발명의 기술적 사상을 구체화하기 위한 장치나 방법을 예시하는 것이고, 본 발명의 기술적 사상은, 구성 부품의 재질, 형상, 구조, 배치 등을 하기의 것에 특정하는 것이 아니다. 본 발명의 기술적 사상은, 특허 청구의 범위에서, 여러 가지의 변경을 가할 수 있다.
(제1 실시 형태)
본 발명의 제1 실시 형태에 따른 반도체 기억 장치는, 도 1 및 도 2에 도시한 바와 같이, 각각 독립하여 전하 축적 상태가 제어되는 전하 축적층을 갖는 복수의 메모리 셀 트랜지스터를 열 방향 및 행 방향으로 셀 어레이 형상으로 배치한 메모리 셀 어레이를 구비하는 NAND형 플래시 메모리이다. 도 1은 도 2에 도시한 워드선 WL1, WL2, …, WL32방향을 따른 절단면에서 본 경우의 단면도이기 때문에, 도 2를 먼저 설명한다.
즉, 본 발명의 제1 실시 형태에 따른 반도체 기억 장치는, 도 2에 도시한 바와 같이, 행 방향으로 배열되는 복수의 워드선 WL1, WL2, …WL32과, 이 워드선 WL1, WL2, …WL32과 직교하는 열 방향으로 배열되는 복수의 비트선 BL2j-1, BL2j, BL2j+1, …를 구비하고 있다. 그리고, 도 2의 열 방향으로는, 복수의 워드선 WL1, WL2, …WL32중 어느 하나에 의해, 각각 전하 축적 상태가 제어되는 전하 축적층을 갖는 메모리 셀 트랜지스터가 배열되어 있다. 도 2의 경우는, 열 방향으로 32개의 메모리 셀트랜지스터가 배열되어 메모리 셀 유닛을 구성한 경우를 도시하고 있다. 이 메모리 셀 유닛의 배열의 양단에는, 열 방향으로 인접하여 배치되고, 메모리 셀 유닛에 배열된 일군의 메모리 셀 트랜지스터를 선택하는 한 쌍의 선택 트랜지스터가 배치되어 있다. 이 한 쌍의 선택 트랜지스터의 각각의 게이트에는, 한 쌍의 선택 게이트 배선 SGD, SGS가 접속되어 있다.
그리고, 도 1에 도시한 바와 같이, 제1 실시 형태에 따른 반도체 기억 장치의 메모리 셀 어레이는, 반도체 기판(1)과, 이 반도체 기판(1)의 표면에 하부가 매립된 복수의 소자 분리 절연막(7)과, 이 소자 분리 절연막(7)에 의해 상호 분리된 셀부 게이트 절연막(2), 제1 도전층(3)을 구비하고 있다. 복수의 소자 분리 절연막(7)은 도 2의 (b)에 도시한 바와 같이, 복수개의 메모리 셀 유닛 사이에서, 벽 형상으로 상호 평행하게 주행하고 있다. 셀부 게이트 절연막(2)은, 소자 분리 절연막(7)에 의해 상호 분리되고, 상호 인접하는 메모리 셀 유닛에 각각 속하는 메모리 셀 트랜지스터의 일부를 구성하도록 반도체 기판(1)의 표면에 형성되어 있다. 소자 분리 절연막(7)의 돌출부의 꼭대기부의 각부는, 각각 면취되어 있다. 이 때문에, 도 2의 행 방향(즉, 워드선 WL1, WL2, …WL32을 따른 방향)에 따른 절단면에서, 소자 분리 절연막(7)의 돌출부의 꼭대기부는, 사다리꼴의 꼭대기부 단면 형상을 하고 있다.
또한, 제1 도전층(3)은, 소자 분리 절연막(7)에 의해 상호 분리되고, 상호 인접하는 메모리 셀 유닛에 각각 속하는 메모리 셀 트랜지스터의 일부를 구성하도록 폭 WFG로 셀부 게이트 절연막(2) 상에 형성되어 있다. 여기서, 제1 도전층(3)의 상부 단부면은, 도 1에 도시한 바와 같이, 소자 분리 절연막(7)의 상부 단부면의 위치보다도 낮다. 즉, 소자 분리 절연막(7)의 상부 단부면이 제1 도전층(3)의 상부 단부면의 위치보다 높은 토폴로지로서, 소자 분리 절연막(7)의 상부 단부면으로부터 제1 도전층(3)의 상부 단부면까지는 메사형의 경사를 이루고 있다. 이 메사형의 경사를 이루는 사다리꼴의 경사면은, 도 1에 도시한 바와 같이, 제1 도전층(3)의 상부 단부면에, 90°보다 큰 각도로 교차한다.
제1 실시 형태에 따른 반도체 기억 장치에 있어서는, 일정한 막두께 TIP의 도전층간 절연막(9a)이 제1 도전층(3)의 꼭대기부 위에 각각 배치되고, 또한 소자 분리 절연막(7)의 상부를 경유하여, 인접하는 메모리 셀 유닛에 공통의 막으로 되도록 연속적으로 형성되어 있다. 즉, 공통의 도전층간 절연막(9a)의 일부가, 각각의 메모리 셀 유닛의 메모리 셀 트랜지스터의 일부를 구성하고 있다. 그리고, 도 1에 도시한 바와 같이, 제2 도전층(10)이, 도전층간 절연막(9a) 위에 배치되어 있다. 제2 도전층(10)도 인접하는 메모리 셀 유닛에 공통의 배선으로 되도록 연속하여 형성되어 있다.
도 1에 도시한 바와 같이, 도전층간 절연막(9a)은, 각 컬럼의 배치의 피치에 대응하여, 워드선 방향에서, 일정한 피치로 상하로 물결치고 있다. 도전층간 절연막(9a)은, 소자 분리 절연막(7)의 상부 단부면과 제1 도전층(3)의 상부 단부면과의 단차부보다 얇은 막두께이고, 소자 분리 절연막(7)의 상부 단부면, 이 상부 단부면에 연속하는 경사진 측벽, 및 제1 도전층(3)의 꼭대기부에 각각 밀착하여, 사다리꼴파 형상(台形波狀)으로 사행 배치되어 있다.
이와 같이, 제1 실시 형태에 따른 반도체 기억 장치의 메모리 셀 트랜지스터의 도전층간 절연막(9a)은, 워드선 방향의 단면에서 보면, 일정 피치로 상하로 변동하는 사다리꼴 파형 형상이다. 즉, 소자 분리 절연막(7)을 사이에 둔 인접 셀의 제1 도전층(부유 게이트 전극)(3)의 상면보다도, 소자 분리 절연막(7)의 상부가 돌출한 사다리꼴 형상의 주기적 변동이 워드선 방향을 따라 이루어지고 있다. 이 때문에, 종래예의 도 22에 비교하면, 소자 분리 절연막(7) 상의 인접 셀을 연결하는 도전층간 절연막(9a)의 연면거리(沿面距離)가 사다리꼴파의 형상에 대응하여 길어져 있다. 이미 설명한 바와 같이, 도전층간 절연막(9a)의 비유전율 εIP가, 소자 분리 절연막(7)의 비유전율 εSTI보다 충분히 크면, 인접하는 제1 도전층(부유 게이트 전극)(3) 사이의 전계는 도전층간 절연막(9a)에 집중한다. 즉, 도전층간 절연막(9a)의 비유전율 εIP가, 소자 분리 절연막(7)의 비유전율 εSTI보다 충분히 큰 경우에는, 도전층간 절연막(9a)을 경유하는 전계 벡터에 기인한 인접 셀간 우회 용량 C2이, 대향 측면간 용량 C1보다도 상대적으로 커져, 근접 셀간 간섭의 주요인으로 된다(도 22 참조). 그러나, 도 1에 도시한 바와 같이, 제1 실시 형태에 따른 반도체 기억 장치의 메모리 셀 트랜지스터의 구조에서는, 도전층간 절연막(9a)을 경유하는 전계 벡터는, 사다리꼴 형상의 소자 분리 절연막(7)의 꼭대기부를 우회하여, 전계 벡터의 연면거리가 길어진다. 이 때문에, 도전층간 절연막(9a)을 개재한 인접 셀간 우회 용량 C2는 저감된다.
도 1에 도시하는 구조에서는, 소자 분리 절연막(7)의 사다리꼴의 꼭대기부 돌출부의 경사 측면은, 순테이퍼(순 메사)의 토폴로지이기 때문에, 제1 도전층(부유 게이트 전극)(3)과 제2 도전층(제어 게이트 전극)(10)의 실효적인 대향 면적을 크게 확보할 수 있어서, 용량 저하는 최소한으로 억제된다. 또한, 도 1에 도시하는 제1 실시 형태에 따른 구조에 따르면, 일정한 막두께 TIP의 도전층간 절연막(9a)이 존재하기 때문에, 제1 도전층(부유 게이트 전극)(3)과 제2 도전층(제어 게이트 전극)(10)의 쇼트 불량은 문제로 되지 않는다.
도전층간 절연막(9a)으로서 이용하는 「고유전율의 절연막」은, 소자 분리 절연막(7)으로서, 실리콘 산화막(SiO2막)을 이용하는 것이면, SiO2막의 비유전율 εr=3.8∼4보다, 비유전율 εr이 큰 재료가 대상으로 된다. 그러나, 소자 분리 절연막(7)으로서, SOG막, 유기 폴리머, 다공질 절연막 등의 비유전율 εr이 1.3∼3.5 정도의 저유전율 재료(소위 「로우 k 재료」)를 이용하는 것이면, 비유전율 εr=3.8∼4 정도의 SiO2막도 대상이 될 수 있다.
단, 최소선 폭이 10O㎚ 이하로 미세화된 반도체 기억 장치에서는, 제1 도전층(부유 게이트 전극)(3)과 제2 도전층(제어 게이트 전극)(10) 사이의 결합 용량을 고려하면, SiO2막보다 비유전율 εr이 큰 재료가 바람직하다. 특히, 종래의 ONO막에서 얻어졌던 비유전율 εr=5∼5.5와 같은 정도보다도, 비유전율 εr이 큰 재료가 더 바람직하다. 예를 들면, εr=6인 스트론튬 산화물(SrO)막, εr=7인 실리콘 질화물(Si3N4)막, εr=8∼11인 알루미늄 산화물(Al2O3)막, εr=10인 마그네슘 산화물(MgO)막, εr=16∼17인 이트륨 산화물(Y2O3)막, εr=22∼23인 하프늄 산화물(HfO2)막, εr=22∼23인 지르코늄 산화물(ZrO2)막, εr=25∼27인 탄탈 산화물(Ta2O5)막, εr=40인 비스무스 산화물(Bi2O3)막 중 어느 1개의 단층막 혹은 이들의 복수를 적층한 복합막이 사용 가능하다. Ta2O5나 Bi2O3는 다결정 실리콘과의 계면에서의 열적 안정성이 부족하다(또, 여기서 예시한 각각의 비유전율 εr의 값은, 제조 방법에 따라 변화할 수 있기 때문에, 경우에 따라 이들의 값으로부터 벗어날 수 있음). 또한, 실리콘 산화막과 이들의 복합막이어도 된다. 복합막은 3층 이상의 적층 구조이어도 된다. 즉, 적어도, 일부에 상기의 비유전율 εr이 6 이상인 재료를 포함하는 절연막이 바람직하다. 단, 복합막인 경우에는 막 전체로서 측정되는 실효적인 비유전율 εreff가 6 이상으로 되는 조합을 선택하는 것이 바람직하다. 실효적인 비유전율 εreff가 6 미만에서는, 종래의 ONO막과 같은 정도로서, ONO막 이상의 효과를 기대할 수 없기 때문이다. 또한, 하프늄 알루미네이트(HfAlO)막과 같은 3원계의 화합물로 이루어지는 절연막이어도 된다. 즉, 스트론튬(Sr), 알루미늄(Al), 마그네슘(Mg), 이트륨(Y), 하프늄(Hf), 지르코늄(Zr), 탄탈(Ta), 비스무스(Bi)의 어느 하나의 원소를 적어도 포함하는 산화물, 또는 이들의 원소를 포함하는 실리콘 질화물이 도전층간 절연막(9a)으로서 사용 가능하다. 또, 강유전체의 티탄산 스트론튬(SrTiO3), 바륨 티탄산 스트론튬(BaSrTiO3) 등도 고유전율의 절연막 재료로서 사용 가능하지만, 다결정 실리콘과의 계면에서의 열적 안정성이 부족하다는 점과, 강유전체의 히스테리시스 특성에 대한 고려가 필요하게 된다. 또, 이하의 설명에서는, 도전층간 절연막(9a)으로서, 알루미나막을 이용하는 경우에 대해 예시적으로 설명하지만, 이것에 한하는 것이 아닌 것은 상기 설명으로부터 분명히 알 수 있을 것이다.
제1 실시 형태에 따른 반도체 기억 장치의 메모리 셀 트랜지스터의 구조는, 수학식 4로 정의되는 용량비 C2/C1가 1보다 큰 구조인 경우에 보다 바람직하다. 도전층간 절연막(9a)으로서 알루미나막을 이용하고, 용량비 C2/C1가 1.5인 경우에는, 제1 실시 형태에 따른 구조에 의해, 전기적인 간섭 효과를 약 5할 저감하는 것이 가능하다.
도 3∼도 8을 이용하여, 본 발명의 제1 실시 형태에 따른 반도체 기억 장치의 제조 방법을 설명한다. 또, 이하에 진술하는 반도체 기억 장치의 제조 방법은, 일례로서, 이 변형예를 포함해서, 이 외의 여러 가지 제조 방법에 의해, 실현 가능한 것은 물론이다.
(가) 우선, p형 실리콘 기판으로 이루어지는 반도체 기판(1) 상에, 열 산화법에 의한 실리콘 산화막 등의 셀부 게이트 절연막(2)을 1㎚ 내지 15㎚ 정도 형성한다. p형 실리콘 기판 대신에, n형 실리콘 기판 위에 p형 웰을 형성한 것을 반도체 기판(1)으로 하고, 이 위에, 셀부 게이트 절연막(2)을 형성해도 된다. 이 셀부 게이트 절연막(2)의 위에 화학 기상 성장법(CVD법)에 의해서 인(P) 도핑의 폴리실리콘 등의 제1 도전층(3)을 10㎚ 내지 200㎚ 정도 형성한다. 계속해서 CVD법에 의해서 실리콘 질화막(Si3N4막)(4)을 50㎚ 내지 200㎚ 정도 형성하고, 계속해서, CVD법에 의해서 실리콘 산화막(5)을 50㎚ 내지 400㎚ 정도 형성한다. 계속해서, 이 실리콘 산화막(5) 상에, 포토레지스트(6)를 도포하고, 포토리소그래피 기술에 의해 포토레지스트(6)를 노광 현상함으로써 도 3의 구조 단면도를 얻는다.
(나) 다음으로, 도 3에 도시한 포토레지스트(6)를 마스크로 하여 실리콘 산화막(5)을 반응성 이온 에칭(RIE)법으로 에칭한다. 에칭 후에 포토레지스트(6)를 제거하고, 실리콘 산화막(5)을 마스크로 하여 실리콘 질화막(4)을 RIE법으로 선택 에칭한다. 그 후, 제1 도전층(3), 셀부 게이트 절연막(2) 및 반도체 기판(실리콘 기판)(1)을 RIE법으로 에칭하는 것에 의해, 소자 분리홈을 형성한다. 계속해서, 실리콘 산화막 등의 소자 분리 절연막(7)을 200㎚ 내지 1500㎚ 형성함으로써 소자 분리홈을 매립한다. 계속해서, 화학적 기계적 연마(CMP)법에 의해 실리콘 질화막(4)을 스토퍼로 하여 평탄화를 행하여, 도 4의 구조 단면도를 얻는다.
(다) 계속해서, 열 인산(H3PO4) 등의 웨트 에칭으로 선택적으로 실리콘 질화막(4)을 제거하여, 소자 분리 절연막(7)의 구(矩)형 돌출부를 형성한다. 또한, 희불산(HF) 용액 등을 이용한 웨트 에칭 혹은 RIE 등의 드라이 에칭을 이용하여, 실리콘 산화막 등의 소자 분리 절연막(7)을 에칭한다. 소자 분리 절연막(7)의 구형돌출부의 각부는 에칭 속도가 빠르기 때문에, 경사 측면이 순테이퍼 형상의 사다리꼴 돌출부를 갖는 소자 분리 절연막(7)이, 도 5와 같이 형성된다.
(라) 그 후, 실리콘 산화막보다도 비유전율 εr이 큰 알루미나를 도전층간 절연막(9a)으로서, 실리콘 산화막 환산 막두께로 1㎚ 내지 30㎚ 정도가 되도록 하여 CVD법으로 퇴적한다. 또한, CVD법에 의해 인 도핑의 폴리실리콘 등의 제2 도전층(10)을 10㎚ 내지 200㎚ 정도, 도전층간 절연막(9a) 상에 퇴적함으로써 도 1의 구조 단면도가 완성된다.
(마) 또한 포토리소그래피 기술과 RIE를 이용하여, 도 6에 도시하는 셀 상면도의 워드선 WLk-1, WLk, WLk+1… 방향으로 셀부 게이트 절연막(2)에 달하는 홈을 형성하는 선택적 에칭을 행하여, 제2 도전층(제어 게이트 전극)(10), 도전층간 절연막(9a), 제1 도전층(부유 게이트 전극)(3)을 각각 분리한다. 즉, 도 7의 (b)에 도시한 바와 같이, C-C 방향으로부터 본 단면도에서는, 셀부 게이트 절연막(2)의 상부에는, 제2 도전층(제어 게이트 전극)(10), 도전층간 절연막(9a), 제1 도전층(부유 게이트 전극)(3)이 존재하지 않는다. 이 선택적 에칭으로, 각 메모리 셀 유닛에 있어서, 각각 배열된 일군의 메모리 셀 트랜지스터가 분리된다.
이상과 같이, 본 발명의 제1 실시 형태에 따른 반도체 기억 장치의 제조 방법에 따르면, 제1 도전층(부유 게이트 전극)(3)과 제2 도전층(제어 게이트 전극)(10) 사이의 커플링비(결합 용량) 저하를 회피하면서, 동시에, 도전층간 절연막(9a)을 개재한 인접 셀간 우회 용량 C2가 작은 구조를 실현할 수 있고, 제조 수율도 높다.
또한, 메모리 셀 트랜지스터의 분리 공정에서, 도 6의 C-C 방향을 따른 단면에 있어서의 제1 도전층(3)의 소자 분리 절연막(7)이 수직 측벽에 남게 되는 것을 회피할 수 있다(도 6에서는 도전층 잔류막(9)으로서 도시). 이것을, 비교예의 메모리 셀 구조인 경우의 가공 전 구조 단면도인 도 8의 (a), 가공 후 구조 단면도인 도 8의 (b)를 이용하여 설명한다. 비교예의 반도체 기억 장치의 제조 방법에 있어서는, 소자 분리 절연막(7)의 구형 돌출부의 수직 측벽에서 측정되는 도전층간 절연막(9)의 「높이 B」(도 8의 (a) 참조)가, 제1 실시 형태에 따른 반도체 기억 장치의 제조 방법에 있어서의 소자 분리 절연막(7)의 사다리꼴 돌출부의 경사 측벽에서 측정되는 도전층간 절연막(9a)의 「높이 A」보다 크다(「높이 B」>「높이 A」). 이 때문에, 메모리셀 트랜지스터의 분리 공정 후에 있어서, 도 8의 (b)에 도시한 바와 같이, 도전층간 절연막(9)이 소자 분리 절연막(7)의 수직 측벽에 남기 쉽다. 또한, 이것을 마스크재로 하여 제1 도전층(3)도 소자 분리 절연막(7)의 수직 측벽에 남기 쉽다. 이것에 대하여, 제1 실시 형태에 따른 반도체 기억 장치의 제조 방법에 따르면, 도 7의 (b)에 도시한 바와 같이, 제1 도전층(3)의 소자 분리 절연막(7)의 수직 측벽에의 잔류를 회피할 수 있다.
이 결과, 제1 실시 형태에 따른 반도체 기억 장치의 제조 방법에 따르면, 제1 도전층(3)의 잔류막에 기인한 쇼트 불량을 저감할 수 있다.
또, 도 2에는 NAND형의 플래시 메모리를 도시했지만, 제1 실시 형태에 따른 반도체 기억 장치의 메모리 셀 트랜지스터의 구조는, 도 9에 도시한 바와 같은 AND형의 플래시 메모리나 도시를 생략한 DINOR형 플래시 메모리에도 마찬가지로 적용 가능하다.
(제2 실시 형태)
도 10은 도 2의 (b)에 도시한 워드선 WL1, WL2, …, WL32방향의 단면도이다.
본 발명의 제2 실시 형태에 따른 반도체 기억 장치의 메모리 셀 트랜지스터는, 도 10에 도시한 바와 같이, 소자 분리 절연막(7)의 사다리꼴 돌출부의 경사 측면에 접하는 도전층간 절연막(9b)의 막두께 Ts가, 제1 도전층(부유 게이트 전극)(3) 상면부의 막두께 TIP보다도 얇게 되어 있다.
이 때문에, 인접 셀의 제1 도전층(부유 게이트 전극)(3) 사이의 부유 용량을 저감하면서, 제1 도전층(부유 게이트 전극)(3)과 제2 도전층(제어 게이트 전극)(10) 사이의 대향 면적을 확보하여 메모리 셀의 커플링비(결합 용량) 저하를 회피하고 있다.
도 10에 도시하는 제2 실시 형태에 따른 반도체 기억 장치의 메모리 셀 트랜지스터의 구조는, 수학식 4로 정의되는 용량비 C2/C1가 1보다 큰 구조인 경우에 보다 바람직하다. 용량비 C2/C1가 1.5인 경우에는, 제2 실시 형태에 따른 구조에 의해, 전기적인 간섭 효과를 제1 실시 형태에 따른 구조에 비하여, 약 2할 더 저감하는 것이 가능하다. 다른 것은, 제1 실시 형태와 실질적으로 마찬가지이기 때문에, 중복된 기재를 생략한다.
도 11 및 도 12를 이용하여, 본 발명의 제2 실시 형태에 따른 반도체 기억 장치의 제조 방법을 설명한다. 또, 이하에 진술하는 반도체 기억 장치의 제조 방법은, 일례로서, 이 변형예를 포함하며, 이 외의 여러 가지의 제조 방법에 의해, 실현 가능한 것은 물론이다.
(가) 우선, 제1 실시 형태에 따른 반도체 기억 장치의 제조 방법과 마찬가지의 방법으로, 도 11의 구조 단면도를 얻는다. 계속해서, CVD법으로 실리콘 질화막을 소자 분리 절연막(7)의 사다리꼴 돌출부 및 제1 도전층(부유 게이트 전극)(3)의 상면부를 포함하는 전면에 퇴적한다.
(나) 실리콘 질화막을 퇴적한 후, 지향성이 강한(이방성이 있는) 스퍼터링법으로 알루미나막을 실리콘 질화막의 위에 퇴적하여, 도 12에 도시한 바와 같이, 알루미나막/실리콘 질화막의 적층막으로 이루어지는 도전층간 절연막(9b)을 실리콘 산화막 환산 막두께로 1㎚ 내지 30㎚ 정도 형성한다. 지향성이 강한 스퍼터링법은 퇴적 시의 챔버 내 압력을 저압으로 하여, 평균 자유 공정을 길게 하면 좋다. 알루미나막을, 이방성이 있는(지향성이 강한) 스퍼터링법으로 성막하기 때문에, 소자 분리 절연막(7)의 사다리꼴 돌출부의 경사 측면에 퇴적되는 도전층간 절연막(9b)의 막두께 Ts가, 제1 도전층(부유 게이트 전극)(3)의 상면부의 막두께 TIP보다도 얇게 된다. 「지향성이 강한 퇴적 방법」으로서는, 스퍼터링법 외에 진공 증착법이나 바이어스 플라즈마 CVD 등이 사용 가능하다.
(다) 그 후, CVD법에 의해 인 도핑의 폴리실리콘 등의 제2 도전층(10)을 10㎚ 내지 200㎚ 정도 형성함으로써, 도 10에 도시하는 제2 실시 형태에 따른 반도체 기억 장치의 메모리 셀 트랜지스터의 구조 단면도가 완성된다.
이상과 같이, 본 발명의 제2 실시 형태에 따른 반도체 기억 장치의 제조 방법에 따르면, 제1 도전층(부유 게이트 전극)(3)과 제2 도전층(제어 게이트 전극)(10) 사이의 커플링비(결합 용량) 저하를 회피하고, 동시에, 도전층간 절연막(9b)을 개재한 인접 셀간 우회 용량 C2가 작은 구조를 간단히 실현할 수 있다. 또한, 제1 실시 형태와 같이, 메모리 셀 트랜지스터의 분리 공정에서, 도 6의 점선에 있어서의 제1 도전층(3)의 소자 분리 절연막(7)의 수직 측벽에의 잔류를 회피할 수 있다. 이 때문에, 제1 도전층(3)의 잔류막에 기인한 쇼트 불량을 저감할 수 있다.
또, 제2 실시 형태에 따른 반도체 기억 장치의 메모리 셀 트랜지스터의 구조에서는, 도전층간 절연막(9b)의 성막의 일부를 스퍼터링법으로 행하고, 또한, 알루미나막/실리콘 질화막의 적층막에 대하여 기술했지만, 이것에 한하는 것이 아니다. 고유전율의 절연막으로서는 제1 실시 형태에 따른 반도체 기억 장치에 있어서 설명한 여러 가지의 절연막을 선택 가능하고, 이들의 단층의 고유전율막 혹은 실리콘 산화막이나 실리콘 질화막 혹은 다른 고유전율막과의 2층 이상의 어떠한 조합에 의한 다층 구조라도, 제2 실시 형태에 따른 반도체 기억 장치는 실현 가능하다.
(제3 실시 형태)
도 13은 도 2의 (b)에 도시한 워드선 WL1, WL2, …, WL32방향의 단면도이다. 제1 및 제2 실시 형태에 따른 반도체 기억 장치의 메모리 셀 트랜지스터의 구조에서는, 제2 도전층(제어 게이트 전극)(10)의 하부 단부면의 치수 WCG가, 제1 도전층(부유 게이트 전극)(3)의 상부 단부면의 치수 WFG로부터, 도전층간 절연막의 막두께 TIP의 2배의 치수를 뺀 값보다도 크다. 도 1에 도시한 바와 같이, 제2 도전층(10)의 하부 단부면은, 제1 도전층(3)의 상부 단부면에 대향하고 있다. 단, 제2 도전층(10)의 하부 단부면의 치수 WCG, 및 제1 도전층(3)의 상부 단부면의 치수 WFG는, 도 2의 (b)의 행 방향을 따라서 측정한 치수이다. 즉,
관계를 충족시키도록 형성되어 있다. 이 때문에, 인접 셀의 제1 도전층(부유 게이트 전극)(3) 사이의 부유 용량을 저감하면서, 제1 도전층(부유 게이트 전극)(3)과 제2 도전층(제어 게이트 전극)(10) 사이의 대향 면적을 확보하여 메모리 셀의 커플링비(결합 용량) 저하를 회피하고 있다. 즉, 소자 분리 절연막(7)의 사다리꼴의 꼭대기부 돌출부의 경사 측면은, 순테이퍼(순 메사)의 토폴로지이기 때문에, 수학식 6의 관계를 충족시켜서, 제1 도전층(부유 게이트 전극)(3)과 제2 도전층(제어 게이트 전극)(10)의 실효적인 대향 면적을 크게 확보할 수 있어서, 용량저하는 최소한으로 억제된다.
제3 실시 형태에 따른 반도체 기억 장치의 메모리 셀 트랜지스터의 구조는, 수학식 6 대신에,
의 관계를 충족시키는 점이, 제1 및 제2 실시 형태에 따른 반도체 기억 장치의 메모리 셀 트랜지스터의 구조와 서로 다르다. 수학식 7의 관계를 충족시키도록 하기 위해서, 도 13에서는, 소자 분리 절연막(7)과 제1 도전층(부유 게이트 전극)(3)의 경계에서의 소자 분리 절연막(7)의 꼭대기부 단부면의 높이가, 제1 도전층(부유 게이트 전극)(3)의 꼭대기부 단부면보다 낮게 위치하고 있다. 환언하면, 소자 분리 절연막(7)의 꼭대기부에 있어서 메사형의 경사를 이루는 사다리꼴의 경사면, 또는 그 연장부가 제1 도전층(부유 게이트 전극)(3)의 측면에 교차하는 구조로 되어 있다.
도 13에 도시하는 수학식 7이 관계를 충족시키는 구조에 따르면, 인접 셀의 제1 도전층(부유 게이트 전극)(3) 사이의 부유 용량을 저감하면서, 제1 도전층(부유 게이트 전극)(3)과 제2 도전층(제어 게이트 전극)(10) 사이의 대향 면적을 더욱 크게 확보할 수 있기 때문에, 메모리 셀의 커플링비(결합 용량) 저하를 회피하는 데에 있어서 유리하다. 그 외에는, 제1 실시 형태와 실질적으로 마찬가지이기 때문에, 중복된 기재를 생략한다.
또, 제3 실시 형태에 따른 반도체 기억 장치의 메모리 셀 트랜지스터의 구조는, 수학식 4로 정의되는 용량비 C2/C1가 1보다 큰 구조인 경우에 보다 바람직하다. 용량비 C2/C1가 1.5인 경우에는, 제3 실시 형태에 따른 구조에 의해, 전기적인 간섭 효과는, 제1 실시 형태에 따른 구조보다도 약 2할 정도 증가하지만, 커플링비가 증대된다.
도 14 및 도 15를 이용하여, 본 발명의 제3 실시 형태에 따른 반도체 기억 장치의 제조 방법을 설명한다. 또, 이하에 진술하는 반도체 기억 장치의 제조 방법은, 일례로서, 이 변형예를 포함하며, 이 외의 여러 가지의 제조 방법에 의해, 실현 가능한 것은 물론이다.
(가) 우선, 제1 실시 형태에 따른 반도체 기억 장치의 제조 방법과 마찬가지의 방법으로, 도 14의 구조 단면도를 얻는다. 단, 실리콘 산화막 등의 소자 분리 절연막(7)의 경사 측벽을 얻기 위한 에칭 시에, 에칭량을 늘림으로써, 소자 분리 절연막(7)의 경사진 측벽면을 후퇴시킨다. 경사진 측벽면이 후퇴함과 동시에, 소자 분리 절연막(7)의 제1 도전층(3)과의 경계에서의 소자 분리 절연막(7)의 꼭대기부 단부면의 높이가, 제1 도전층(3)의 꼭대기부 단부면보다 낮게 된다. 이 때문에, 제1 도전층(3)의 꼭대기부 단부면과 소자 분리 절연막(7)의 꼭대기부 단부면과의 사이에 단차부(홈부)가 발생한다.
(나) 계속해서, CVD법 등으로 하프늄 산화막과 알루미나막의 적층막으로 이루어지는 도전층간 절연막(9c)을 실리콘 산화막 환산 막두께로 1㎚ 내지 30㎚ 정도 형성하여, 도 15의 구조 단면도를 얻는다.
(다) 계속해서, CVD법에 의해 인 도핑의 폴리실리콘 등의 제2 도전층(10)을 10㎚ 내지 200㎚ 정도 형성함으로써, 도 13에 도시하는 제3 실시 형태에 따른 반도체 기억 장치의 메모리 셀 트랜지스터의 구조가 완성된다.
이상과 같이, 본 발명의 제3 실시 형태에 따른 반도체 기억 장치의 제조 방법에 따르면, 제1 도전층(부유 게이트 전극)(3)과 제2 도전층(제어 게이트 전극)(10) 사이의 커플링비(결합 용량) 저하를 회피하면서, 동시에, 도전층간 절연막(9c)을 개재한 인접 셀간 우회 용량 C2가 작은 구조를 실현할 수 있고, 제조 수율도 높다. 또한, 제1 및 제2 실시 형태와 같이, 메모리 셀 트랜지스터의 분리 공정에서, 도 6의 점선에 있어서의 제1 도전층(3)의 소자 분리 절연막(7)의 수직 측벽에의 잔류를 회피할 수 있다. 이 때문에, 제1 도전층(3)의 잔류막에 기인한 쇼트 불량을 저감할 수 있다.
또, 제3 실시 형태에서는, 소자 분리 절연막(7)으로 되는 실리콘 산화막의 에칭량의 제어로, 수학식 7의 관계를 실현하고 있지만, 이것에 한하는 것이 아니고, 다른 방법이어도 된다.
(제4 실시 형태)
도 16은 도 2의 (b)에 도시한 워드선 WL1, WL2, …, WL32방향의 단면도이다.
본 발명의 제4 실시 형태에 따른 반도체 기억 장치의 메모리 셀 트랜지스터는, 도 16에 도시한 바와 같이, 복수개의 메모리 셀 유닛 사이에서, 상호 평행하게 열 방향으로 주행하는 복수의 소자 분리 절연막(7)과, 소자 분리 절연막(7)에 의해상호 분리되고, 메모리 셀 유닛에 각각 속하는 메모리 셀 트랜지스터의 일부를 구성하는 제1 도전층(3)과, 비유전율 εr이 소자 분리 절연막(7)의 비유전율 εr보다 큰 절연막으로 이루어지고, 제1 도전층(3)의 상부 단부면으로부터 소자 분리 절연막(7)의 상부 단부면의 일부에 걸쳐 형성됨과 함께, 행 방향에 관하여 소자 분리 절연막(7)의 상방에서, 일정 거리 만큼 분리된 도전층간 절연막(9d)과, 도전층간 절연막(9d) 위에 각각 배치됨과 함께, 행 방향에 관하여 소자 분리 절연막(7)의 상방에서 일정 거리 만큼 분리된 제2 도전층(10)과, 일정 거리 분리하는 분단 영역에 삽입된, 도전층간 절연막(9d)보다 비유전율 εr이 낮은 셀 상부 분리 절연막(13)과, 제2 도전층(10) 위에 배치되고, 인접하는 메모리 셀 유닛의 제2 도전층(10)을 상호 접속하는 제3 도전층(15)을 구비한다.
즉, 소자 분리 절연막(7)을 사이에 둔 인접 셀 사이의 도전층간 절연막(9d)이 소자 분리 절연막(7) 상에서 분단되어 있고, 분단 영역에는 도전층간 절연막(9d)보다 비유전율 εr이 낮은 셀 상부 분리 절연막(13)이 매립되어 있다. 이 때문에, 도전층간 절연막(9d)을 개재한 인접 셀의 제1 도전층(3) 사이의 부유 용량을 저감하면서, 제1 도전층(3)과 제2 도전층(10)의 절연성을 충분히 확보할 수 있는 구조로 되어 있다. 또, 제4 실시 형태에 따른 구조이면, 제1 도전층(3)과 제2 도전층(10)의 쇼트 불량은 문제로 되지 않는다.
또한, 제4 실시 형태에 따른 반도체 기억 장치의 메모리 셀 트랜지스터의 구조는, 수학식 4로 정의되는 용량비 C2/C1가 1보다 큰 구조인 경우에 보다 바람직하다. 용량비 C2/C1가 1.5인 경우에는, 제4 실시 형태에 따른 구조에 의해, 전기적인 간섭 효과를 약 2할 저감하는 것이 가능하다. 다른 것은, 제1∼제3 실시 형태와 실질적으로 마찬가지이기 때문에, 중복된 기재를 생략한다.
도 17∼도 21을 이용하여, 본 발명의 제4 실시 형태에 따른 반도체 기억 장치의 제조 방법을 설명한다. 또, 이하에 진술하는 반도체 기억 장치의 제조 방법은, 일례로서, 이 변형예를 포함하며, 이 외의 여러 가지의 제조 방법에 의해, 실현 가능한 것은 물론이다.
(가) 우선, 제1 실시 형태에 따른 반도체 기억 장치의 제조 방법과 마찬가지의 방법으로(도 3 및 도 4 참조), 도 17의 구조 단면도를 얻는다. 계속해서, 실리콘 산화막(5)과 실리콘 질화막(4)의 에칭 속도가 거의 동일한 웨트 에칭을 이용하여, 실리콘 질화막(4) 및 실리콘 산화막(5)을 에칭함으로써 도 18의 구조 단면도를 얻는다. 또, 도 18의 구조 단면도를 얻기 위한 다른 수단으로서, 도 17의 구조 단면도를 얻은 후에, 실리콘 질화막(4) 및 실리콘 산화막(5)에 대한 같은 정도의 에칭 레이트의 RIE법 등의 드라이 에칭을 이용하여 도 18의 구조 단면도를 얻는 것도 가능하다. 또한, 도 18의 구조 단면도와 동등한 구조를 얻기 위한 다른 수단으로서, 도 17의 구조 단면도를 얻은 후에, 실리콘 질화막(4)을 선택적으로 웨트 에칭 제거하고, 계속해서, CVD법에 의해서 도전층(8)을 10㎚ 내지 200㎚ 정도 형성하고, 계속해서 CMP법에 의해 실리콘 산화막 등으로 이루어지는 소자 분리 절연막(7)을 스토퍼로 하여 평탄화를 행하여, 도 19의 구조 단면도를 얻는 것도 가능하다.
(나) 계속해서, 실리콘 산화막보다도 비유전율 εr이 큰 도전층간 절연막(9d)를 실리콘 산화막 환산 막두께로 1㎚ 내지 30㎚ 정도 형성한다. 여기서는, 도전층간 절연막(9d)으로서 단층의 고유전율막에 대하여 예시하지만, 제1 실시 형태에서 설명한 바와 같은 실리콘 산화막이나 실리콘 질화막 혹은 다른 고유전율막의 2층 이상의 어떠한 조합에 의한 다층 구조라도 실현 가능하다.
(다) 그 후, CVD법에 의해 제2 도전층(10)을 10㎚ 내지 200㎚ 정도 형성한다. 또한, 제2 도전층(10)의 위에, CVD법에 의해 실리콘 질화막(11)을 50㎚ 내지 200㎚ 정도 퇴적한다. 또한, 이 실리콘 질화막(11) 상에, 포토레지스트(12)를 도포하고, 도 20에 도시한 바와 같이, 포토리소그래피 기술에 의해 포토레지스트(12)를 노광·현상한다.
(라) 그리고, 도 20에 도시한 포토레지스트(12)를 마스크로 하여, 실리콘 질화막(11)을, 단부가 순 메사의 테이퍼형으로 되도록 에칭한다. 에칭 후에 포토레지스트(12)를 제거하면, 테이퍼 형상에 기인하여, 도 20에 도시한 포토레지스트(12)의 간격보다 좁은 개구부를 구비한 실리콘 질화막(11)의 마스크가 완성된다. 이 개구부를 좁힌 실리콘 질화막(11)을 마스크로 하여 제2 도전층(10) 및 도전층간 절연막(9d)의 일부를 RIE법으로 선택 에칭하고, 또한, 실리콘 질화막(11)을 선택적으로 제거하면, 포토리소그래피 기술에 의한 스페이스 폭의 한계보다도 좁은 홈을 개구할 수 있다.
(마) 다음으로, CVD법에 의해 실리콘 산화막 등의 셀 상부 분리 절연막(13)을 도 21에 도시한 바와 같이, 10㎚ 내지 200㎚ 정도 퇴적한다. 그 후, CMP법에 의해 제2 도전층을 스토퍼로 하여 셀 상부 분리 절연막(13)의 평탄화를 행한다. 또한, CVD법에 의해 인(P) 도핑의 폴리실리콘 등의 제3 도전층(15)을 10㎚ 내지 200㎚ 정도 형성함으로써, 도 16에 도시하는 제4 실시 형태에 따른 반도체 기억 장치의 메모리 셀 트랜지스터의 구조 단면도가 완성된다.
이상과 같이, 본 발명의 제4 실시 형태에 따른 반도체 기억 장치의 제조 방법에 따르면, 제1 도전층(부유 게이트 전극)(3)과 제2 도전층(제어 게이트 전극)(10) 사이의 커플링비(결합 용량) 저하를 회피하면서, 도전층간 절연막(9d)을 개재한 인접 셀간 우회 용량 C2가 작은 구조를 실현할 수 있고, 제조 수율도 높다.
(그 밖의 실시 형태)
상기한 바와 같이, 본 발명은 제1 내지 제4 실시 형태에 의해서 기재했지만, 이 개시의 일부를 이루는 논술 및 도면은 본 발명을 한정하는 것이라고 이해하면 안된다. 이 개시로부터 당업자에게는 여러 가지 대체 실시 형태, 실시예 및 운용 기술이 분명히 알 수 있을 것이다.
예를 들면, 이미 설명한 제1 내지 제3 실시 형태의 설명에 있어서는, 소자 분리 절연막(7)의 돌출부의 각부가 순테이퍼의 평면을 이루도록 면취되고, 돌출부가 사다리꼴의 꼭대기부 단면 형상을 갖는 경우에 대해 설명했다. 그러나, 돌출부의 면취부의 토폴로지는 이것에 한정되지 않고, 예를 들면, 돌출부의 각부는 곡면으로 면취되어도 된다. 혹은, 서로 다른 테이퍼 각의 복수의 면으로 면취부를 구성해도 된다.
또한, 이미 설명한 제4 실시 형태의 설명에 있어서는, 소자 분리 절연막(7)의 상부 단부면의 수평 레벨과 제1 도전층(부유 게이트 전극)(3)의 상부 단부면의 수평 레벨이 동일한 경우에 대해 설명했지만, 소자 분리 절연막(7)의 상부 단부면의 위치는, 제1 도전층(부유 게이트 전극)(3)의 상부 단부면의 수평 레벨보다도 위이어도 되고, 아래이어도 된다.
이와 같이, 본 발명은 여기서는 기재하지 않은 여러 가지 실시 형태 등을 포함하는 것은 물론이다. 따라서, 본 발명의 기술적 범위는 상기의 설명으로부터 타당한 특허 청구의 범위에 따른 발명 특정 사항에 의해서만 정해지는 것이다.
본 발명에 따르면, 인접 셀에 각각 배치된 제1 도전층 사이의 부유 용량을 저감하고, 동시에 동일 셀 내에서의 제1 도전층과 제2 도전층 사이의 결합 용량의 값을 확보 가능한 메모리 셀 트랜지스터를 갖는 반도체 기억 장치 및 그 제조 방법을 제공할 수 있다.
Claims (17)
- 복수의 메모리 셀 트랜지스터를 열 방향 및 행 방향으로 어레이 형상으로 배치하여 메모리 셀 어레이가 형성되고, 상기 메모리 셀 어레이는,상기 행 방향으로 인접하는 메모리 셀 트랜지스터 사이에서 상기 열 방향으로 연장하는 소자 분리 절연막과,상기 행 방향에 관하여 상기 소자 분리 절연막에 의해 상호 분리되고, 상부 단부면이 상기 소자 분리 절연막의 상부 단부면의 최고부의 위치보다도 낮은, 상기 메모리 셀 트랜지스터의 일부를 구성하는 제1 도전층과,비유전율이 상기 소자 분리 절연막의 비유전율보다 큰 절연막으로 이루어지고, 상기 제1 도전층의 상부 단부면으로부터 상기 소자 분리 절연막의 상부 단부면에 걸쳐 연속적으로 형성되고, 상기 행 방향으로 인접하는 메모리 셀 트랜지스터에 공통한 도전층간 절연막과,상기 도전층간 절연막 위에 배치되고, 상기 행 방향으로 인접하는 메모리 셀 트랜지스터에 공통한 제2 도전층을 구비하는 반도체 기억 장치로서,상기 행 방향을 따른 절단면에서, 상기 소자 분리 절연막의 상부 단부면의 양측이 면취되어 있는 것을 특징으로 하는 반도체 기억 장치.
- 제1항에 있어서,상기 행 방향을 따른 절단면에서, 상기 도전층간 절연막의 꼭대기부가 사다리꼴 형상을 이루는 것을 특징으로 하는 반도체 기억 장치.
- 제2항에 있어서,상기 사다리꼴의 경사면이 상기 제1 도전층의 상부 단부면에 교차하는 것을 특징으로 하는 반도체 기억 장치.
- 제2항에 있어서,상기 사다리꼴의 경사면의 적어도 일부가 순테이퍼 방향으로 경사하고, 상기 제1 도전층의 상부 단부면에 90°보다 큰 각도로 교차하는 것을 특징으로 하는 반도체 기억 장치.
- 제2항에 있어서,상기 사다리꼴의 경사면 혹은 그 경사면의 연장부가 상기 제1 도전층의 측면에 교차하는 것을 특징으로 하는 반도체 기억 장치.
- 제2항 내지 제5항 중 어느 한 항에 있어서,상기 사다리꼴의 경사면에 접한 부분의 상기 도전층간 절연막의 막두께가, 상기 제1 도전층의 상부 단부면에 접한 부분의 상기 도전층간 절연막의 막두께보다도 얇은 것을 특징으로 하는 반도체 기억 장치.
- 복수의 메모리 셀 트랜지스터를 열 방향 및 행 방향으로 어레이 형상으로 배치하여 메모리 셀 어레이가 형성되고, 상기 메모리 셀 어레이는,상기 행 방향으로 인접하는 메모리 셀 트랜지스터 사이에서 상기 열 방향으로 연장하는 소자 분리 절연막과,상기 행 방향에 관하여 상기 소자 분리 절연막에 의해 상호 분리되고, 상부 단부면이 상기 소자 분리 절연막의 상부 단부면의 최고부의 위치보다도 낮은, 상기 메모리 셀 트랜지스터의 일부를 구성하는 제1 도전층과,비유전율이 상기 소자 분리 절연막의 비유전율보다 큰 절연막으로 이루어지고, 상기 제1 도전층의 상부 단부면으로부터 상기 소자 분리 절연막의 상부 단부면에 걸쳐 연속적으로 형성되고, 상기 행 방향으로 인접하는 메모리 셀 트랜지스터에 공통한 도전층간 절연막과,상기 도전층간 절연막 위에, 상기 행 방향으로 인접하는 메모리 셀 트랜지스터에 공통한 제2 도전층을 구비하는 반도체 기억 장치로서, 상기 제1 도전층의 상부 단부면에 대향하는 상기 제2 도전층의 하부 단부면의 상기 행 방향의 치수가, 상기 제1 도전층의 상부 단부면의 상기 행 방향의 치수로부터, 상기 도전층간 절연막의 막두께의 2배의 치수를 뺀 값보다도 큰 것을 특징으로 하는 반도체 기억 장치.
- 제7항에 있어서,상기 제1 도전층의 상부 단부면에 대향하는 상기 제2 도전층의 하부 단부면의 상기 행 방향의 치수가, 상기 제1 도전층의 상부 단부면의 상기 행 방향의 치수보다도 큰 것을 특징으로 하는 반도체 기억 장치.
- 복수의 메모리 셀 트랜지스터를 열 방향 및 행 방향으로 어레이 형상으로 배치하여 메모리 셀 어레이가 형성되고, 상기 메모리 셀 어레이는,상기 행 방향으로 인접하는 메모리 셀 트랜지스터 사이에서 상기 열 방향으로 연장하는 소자 분리 절연막과,상기 행 방향에 관하여 상기 소자 분리 절연막에 의해 상호 분리되고, 상기 메모리 셀 트랜지스터의 일부를 구성하는 제1 도전층과,비유전율이 상기 소자 분리 절연막의 비유전율보다 큰 절연막으로 이루어지고, 상기 제1 도전층의 상부 단부면으로부터 상기 소자 분리 절연막의 상부 단부면의 일부에 걸쳐 형성됨과 함께, 상기 행 방향에 관하여 상기 소자 분리 절연막의 상방에서, 일정 거리 만큼 분리된 도전층간 절연막과,상기 도전층간 절연막 위에 각각 배치됨과 함께, 상기 행 방향에 관하여 상기 소자 분리 절연막의 상방에서 상기 일정 거리 만큼 분리된 제2 도전층과,상기 일정 거리 분리하는 분단 영역에 삽입된, 상기 도전층간 절연막보다 비유전율이 낮은 셀 상부 분리 절연막과,상기 제2 도전층 위에 배치되고, 상기 행 방향으로 인접하는 메모리 셀 트랜지스터의 상기 제2 도전층을 상호 접속하는 제3 도전층을 구비하는 것을 특징으로 하는 반도체 기억 장치.
- 제1항, 제2항, 제3항, 제4항, 제5항, 제7항, 제8항 및 제9항 중 어느 한 항에 있어서,상기 도전층간 절연막의 막두께와 상기 도전층간 절연막의 비유전율의 곱이, 상기 제1 도전층의 막두께와 상기 소자 분리 절연막의 비유전율의 곱보다도 큰 것을 특징으로 하는 반도체 기억 장치.
- 제1항, 제2항, 제3항, 제4항, 제5항, 제7항, 제8항 및 제9항 중 어느 한 항에 있어서,상기 도전층간 절연막은, 실리콘 질화물, 알루미늄 산화물, 하프늄 산화물, 지르코늄 산화물 중 어느 1개의 단층막 혹은, 이들의 복수의 조합으로 이루어지는 적층막, 혹은, 실리콘 산화물과 이들 중 적어도 1개의 조합으로 이루어지는 적층막인 것을 특징으로 하는 반도체 기억 장치.
- 제1항, 제2항, 제3항, 제4항, 제5항, 제7항, 제8항 및 제9항 중 어느 한 항에 있어서,상기 도전층간 절연막은, 비유전율이 6 이상인 단층막, 혹은 실효적인 비유전율이 6 이상인 적층막인 것을 특징으로 하는 반도체 기억 장치.
- 복수의 메모리 셀 트랜지스터가 열 방향 및 행 방향으로 어레이 형상으로 배치됨과 함께, 상기 행 방향으로 상호 인접하는 메모리 셀 트랜지스터 사이에 소자 분리 절연막을 구비하는 반도체 기억 장치의 제조 방법으로서,반도체 기판 상에, 셀부 게이트 절연막을 개재하여 제1 도전층을, 그 제1 도전층의 상부 단부면이 상기 소자 분리 절연막의 상부 단부면의 위치보다도 낮고, 상기 행 방향에 관하여 상기 소자 분리 절연막에 의해 분리되도록 형성하는 공정과,상기 소자 분리 절연막의 상부 단부면의 각부의 면취를 행하는 공정과,비유전율이 상기 소자 분리 절연막의 비유전율보다 큰 절연막으로 이루어지는 도전층간 절연막을, 상기 제1 도전층의 상부 단부면으로부터 상기 소자 분리 절연막의 상부 단부면에 걸쳐 연속적으로 형성하는 공정과,상기 행 방향으로 인접하는 메모리 셀 트랜지스터에 공통하도록, 제1 도전층을 상기 도전층간 절연막 위에 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 기억 장치의 제조 방법.
- 제13항에 있어서,상기 각부의 면취를 행하는 공정은, 상기 면취에 의해 형성되는 경사면 혹은 그 경사면의 연장부가 상기 제1 도전층의 측면에 교차하도록 행하는 것을 특징으로 하는 반도체 기억 장치의 제조 방법.
- 제13항 또는 제14항에 있어서,상기 도전층간 절연막을 형성하는 공정은, 상기 면취에 의해 형성되는 경사면에 접한 부분의 상기 도전층간 절연막의 막두께가, 상기 제1 도전층의 상부 단부면에 접한 부분의 상기 도전층간 절연막의 막두께보다도 얇게 되도록 행하는 것을 특징으로 하는 반도체 기억 장치의 제조 방법.
- 제13항 또는 제14항에 있어서,상기 도전층간 절연막을 형성하는 공정을, 지향성이 강한 퇴적 방법을 이용하여, 상기 면취에 의해 형성되는 경사면에 접한 부분의 상기 도전층간 절연막의 막두께를, 상기 제1 도전층의 상부 단부면에 접한 부분의 상기 도전층간 절연막의 막두께보다도 얇게 하는 것을 특징으로 하는 반도체 기억 장치의 제조 방법.
- 복수의 메모리 셀 트랜지스터가 열 방향 및 행 방향으로 어레이 형상으로 배치됨과 함께, 상기 행 방향으로 상호 인접하는 메모리 셀 트랜지스터 사이에 소자 분리 절연막을 구비하는 반도체 기억 장치의 제조 방법으로서,반도체 기판 상에, 셀부 게이트 절연막을 개재하여 제1 도전층을, 상기 행 방향에 관하여 상기 소자 분리 절연막에 의해 분리되도록 형성하는 공정과,비유전율이 상기 소자 분리 절연막의 비유전율보다 큰 절연막으로 이루어지는 도전층간 절연막을, 상기 제1 도전층의 상부 단부면 및 상기 소자 분리 절연막의 상부 단부면 전면에 형성하는 공정과,상기 도전층간 절연막 위에, 제2 도전층을 형성하는 공정과,상기 소자 분리 절연막의 상부 단부면의 중앙부 상에서, 상기 제2 도전층 및 상기 소자 분리 절연막을 선택적으로 제거하여, 상기 소자 분리 절연막의 일부가 노출되는 홈부를 형성하고, 상기 행 방향에 관하여, 상기 제2 도전층 및 상기 소자 분리 절연막을 분단하는 공정과,상기 홈부에, 상기 도전층간 절연막보다 비유전율이 낮은 셀 상부 분리 절연막을 매립하는 공정과,상기 제2 도전층 상에 제3 도전층을 퇴적하고, 분단된 상기 제2 도전층을 상호 접속하는 공정을 포함하는 것을 특징으로 하는 반도체 기억 장치의 제조 방법.
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