JP2013021102A - 半導体記憶装置 - Google Patents
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Abstract
【課題】制御ゲート電極と浮遊ゲート電極との間のカップリングを確保しつつ、浮遊ゲート電極間の干渉を抑制することができる半導体記憶装置を提供する。
【解決手段】アクティブエリア１２上に設けられたトンネル膜１３と、前記トンネル膜上に設けられた浮遊ゲート電極１４と、前記浮遊ゲート電極上に設けられ、前記第１方向に対して交差した第２方向に延びる電極間絶縁膜１８と、制御ゲート電極１９と、前記第２方向において隣り合う前記アクティブエリア間、前記トンネル膜間及び前記浮遊ゲート電極間に設けられた下側絶縁部１６と、前記下側絶縁部と前記電極間絶縁膜との間に設けられ、上面が前記浮遊ゲート電極の上面よりも上方に位置している上側絶縁部１７と、を備える。前記下側絶縁部は気体部分を有する。そして、前記上側絶縁部の比誘電率は前記下側絶縁部の比誘電率よりも高く、前記電極間絶縁膜の比誘電率は前記上側絶縁部の比誘電率よりも高い。
【選択図】図１
【解決手段】アクティブエリア１２上に設けられたトンネル膜１３と、前記トンネル膜上に設けられた浮遊ゲート電極１４と、前記浮遊ゲート電極上に設けられ、前記第１方向に対して交差した第２方向に延びる電極間絶縁膜１８と、制御ゲート電極１９と、前記第２方向において隣り合う前記アクティブエリア間、前記トンネル膜間及び前記浮遊ゲート電極間に設けられた下側絶縁部１６と、前記下側絶縁部と前記電極間絶縁膜との間に設けられ、上面が前記浮遊ゲート電極の上面よりも上方に位置している上側絶縁部１７と、を備える。前記下側絶縁部は気体部分を有する。そして、前記上側絶縁部の比誘電率は前記下側絶縁部の比誘電率よりも高く、前記電極間絶縁膜の比誘電率は前記上側絶縁部の比誘電率よりも高い。
【選択図】図１
Description
本発明の実施形態は、半導体記憶装置に関する。
従来より、不揮発性の半導体記憶装置として、ＮＡＮＤ型フラッシュメモリが開発されている。ＮＡＮＤ型フラッシュメモリにおいては、シリコン基板の上部に一方向に延びるＳＴＩ（shallow trench isolation）が形成されており、このＳＴＩによってシリコン基板の上部が複数本のアクティブエリアに分断されている。そして、各アクティブエリア上にトンネル膜が設けられ、トンネル膜上に浮遊ゲート電極が設けられ、異なるアクティブエリア上に設けられた複数の浮遊ゲート電極を覆うように電極間絶縁膜が設けられ、電極間絶縁膜上には制御ゲート電極が設けられている。そして、制御ゲート電極の電位を制御することにより、アクティブエリアからトンネル膜を介して浮遊ゲート電極に電荷を出し入れし、情報を記憶する。しかしながら、ＮＡＮＤ型フラッシュメモリの高集積化が進むにつれて、浮遊ゲート電極間の距離が短くなり、浮遊ゲート電極間の干渉を抑制することが困難になっている。
本発明の目的は、制御ゲート電極と浮遊ゲート電極との間のカップリングを確保しつつ、浮遊ゲート電極間の干渉を抑制することができる半導体記憶装置を提供することである。
実施形態に係る半導体記憶装置は、上部が第１方向に延びる複数本のアクティブエリアに分断された半導体基板と、前記アクティブエリア上に設けられたトンネル膜と、前記トンネル膜上に設けられた浮遊ゲート電極と、前記浮遊ゲート電極上に設けられ、前記第１方向に対して交差した第２方向に延びる電極間絶縁膜と、前記電極間絶縁膜上に設けられ、前記第２方向に延びる制御ゲート電極と、前記第２方向において隣り合う前記アクティブエリア間、前記トンネル膜間及び前記浮遊ゲート電極間に設けられた下側絶縁部と、前記下側絶縁部と前記電極間絶縁膜との間に設けられ、上面が前記浮遊ゲート電極の上面よりも上方に位置している上側絶縁部と、を備える。前記下側絶縁部は気体部分を有する。そして、前記上側絶縁部の比誘電率は前記下側絶縁部の比誘電率よりも高く、前記電極間絶縁膜の比誘電率は前記上側絶縁部の比誘電率よりも高い。
以下、図面を参照しつつ、本発明の実施形態について説明する。
先ず、第１の実施形態について説明する。
本実施形態に係る半導体記憶装置は、ＮＡＮＤ型フラッシュメモリである。
図１は、本実施形態に係る半導体記憶装置を例示する断面図である。
先ず、第１の実施形態について説明する。
本実施形態に係る半導体記憶装置は、ＮＡＮＤ型フラッシュメモリである。
図１は、本実施形態に係る半導体記憶装置を例示する断面図である。
図１に示すように、本実施形態に係る半導体記憶装置１においては、シリコン基板１０が設けられている。シリコン基板１０の上部には、一方向（以下、「ＡＡ方向」という）に延びるトレンチ１１が形成されており、このトレンチ１１によって、シリコン基板１０の上部が複数本のアクティブエリア１２に分断されている。各アクティブエリア１２は、ＡＡ方向に沿って延びている。
各アクティブエリア１２上には、トンネル膜１３が設けられている。トンネル膜１３の下面はアクティブエリア１２の上面に接している。トンネル膜１３は、半導体記憶装置１の駆動電圧の範囲内にある所定の電圧が印加されるとトンネル電流を流す膜であり、例えば、シリコン酸化物等の絶縁性材料によって形成されている。なお、トンネル膜１３は複層膜、例えば、ＯＮＯ膜であってもよい。
トンネル膜１３上には、浮遊ゲート電極１４が設けられている。浮遊ゲート電極１４の下面はトンネル膜１３の上面に接している。また、浮遊ゲート電極１４は、アクティブエリア１２の直上域に配置されており、且つ、ＡＡ方向において分断されている。このため、半導体記憶装置１においては、上方から見て、複数の浮遊ゲート電極１４がＡＡ方向及びそれに直交する方向（以下、「ＣＧ方向」という）に沿ってマトリクス状に配列されている。浮遊ゲート電極１４は、導電性材料、例えば、不純物が導入されたポリシリコン、チタン若しくはタングステン等の金属、又は、チタン窒化物若しくはタングステン窒化物等の金属窒化物によって形成されている。浮遊ゲート電極１４は、周囲を絶縁材料に囲まれており、電気的に浮遊状態となっている。
トレンチ１１内、すなわち、隣り合うアクティブエリア１２の相互間、これらのアクティブエリア１２の直上域にそれぞれ設けられたトンネル膜１３の相互間、及び、これらのアクティブエリア１２の直上域にそれぞれ設けられた浮遊ゲート電極１４の相互間には、下側絶縁部１６が設けられている。下側絶縁部１６は全体として絶縁性であるが、単一の部材によって構成されているとは限らない。下側絶縁部１６の少なくとも一部には、気体部分（図示せず）が形成されている。気体部分とは、内部に大気等の気体が存在している空洞であり、エアギャップと呼ばれる。
下側絶縁部１６の直上域には、上側絶縁部１７が設けられている。上側絶縁部１７は、例えば、単一の絶縁性材料によって形成されており、例えば、シリコン酸化物、シリコン窒化物又はシリケートによって形成されている。下側絶縁部１６と上側絶縁部１７との界面２０は、浮遊ゲート電極１４の上面と同じ高さに位置している。従って、上側絶縁部１７の上面は、浮遊ゲート電極１４の上面よりも上方に位置している。
浮遊ゲート電極１４及び上側絶縁部１７の上方には、これらを覆うように、電極間絶縁膜１８が設けられている。各電極間絶縁膜１８は、浮遊ゲート電極１４の直上域をつなぐように、ＣＧ方向に延びており、浮遊ゲート電極１４及び上側絶縁部１７に接している。従って、上側絶縁部１７は下側絶縁部１６と電極間絶縁膜１８との間に設けられている。電極間絶縁膜１８は、高誘電率材料、例えば、ランタン酸化物、ランタンアルミニウム酸化物、ランタンハフニウム酸化物、ハフニウム酸化物、ハフニウムアルミニウム酸化物、又はアルミニウム酸化物等の金属酸化物によって形成されている。なお、これらの金属酸化物に加えて、シリコンを含むシリケート、例えば、ランタンシリケート、ランタンアルミニウムシリケート、ランタンハフニウムシリケート、ハフニウムシリケート、ハフニウムアルミニウムシリケート、又はアルミニウムシリケート等を用いてもかまわない。ただし、電極間絶縁膜１８及び上側絶縁部１７の双方にシリケートを用いる場合は、電極間絶縁膜１８における金属元素の濃度を、上側絶縁部１７における金属元素の濃度よりも高くする。
各電極間絶縁膜１８の直上域には、制御ゲート電極１９が設けられている。制御ゲート電極１９の形状はストライプ状であり、ＣＧ方向に延びている。制御ゲート電極１９は、電極間絶縁膜１８に接している。制御ゲート電極１９は、例えば金属によって形成されている。
制御ゲート電極１９上には層間絶縁膜（図示せず）が設けられている。この層間絶縁膜は、ＡＡ方向に沿って配列された複数本の制御ゲート電極１９を覆っている。但し、ＡＡ方向において隣り合う浮遊ゲート電極１４間には、気体部分（図示せず）が配置されている。層間絶縁膜上には、ＣＧ方向に延びるソース線（図示せず）及びＡＡ方向に延びるビット線（図示せず）が設けられている。
そして、上側絶縁部１７の比誘電率ε２は、下側絶縁部１６の比誘電率ε３よりも高く、電極間絶縁膜１８の比誘電率ε１は、上側絶縁部１７の比誘電率ε２よりも高い。すなわち、ε１＞ε２＞ε３である。上述の如く、電極間絶縁膜１８は、例えば、ランタン酸化物、ランタンアルミニウム酸化物、ランタンハフニウム酸化物、ハフニウム酸化物、ハフニウムアルミニウム酸化物又はアルミニウム酸化物によって形成されており、その比誘電率ε１は例えば１２〜４０であり、例えば約３０である。また、上側絶縁部１７は、シリコン酸化物、シリコン窒化物又はシリケートによって形成されており、その比誘電率ε２は例えば３〜１１であり、例えば７である。下側絶縁部１６は気体部分を含み、下側絶縁部１６全体の比誘電率ε３は例えば１〜３である。下側絶縁部１６全体が気体部分である場合には、その比誘電率ε３は約１である。
次に、本実施形態の作用効果について説明する。
本実施形態に係る半導体記憶装置１においては、ＣＧ方向において隣り合う浮遊ゲート電極１４間に下側絶縁部１６が設けられている。下側絶縁部１６の少なくとも一部には気体部分が設けられているため、下側絶縁部１６は全体として比誘電率ε３が低い。このため、ＣＧ方向において隣り合う浮遊ゲート電極１４間の干渉を抑制することができる。
本実施形態に係る半導体記憶装置１においては、ＣＧ方向において隣り合う浮遊ゲート電極１４間に下側絶縁部１６が設けられている。下側絶縁部１６の少なくとも一部には気体部分が設けられているため、下側絶縁部１６は全体として比誘電率ε３が低い。このため、ＣＧ方向において隣り合う浮遊ゲート電極１４間の干渉を抑制することができる。
また、半導体記憶装置１においては、浮遊ゲート電極１４と制御ゲート電極１９との間に電極間絶縁膜１８が設けられている。電極間絶縁膜１８は、ランタン酸化物等の高誘電率材料によって形成されているため、比誘電率ε１が高い。このため、制御ゲート電極１９と浮遊ゲート電極１４との間において、高いカップリングレシオ（ＣＲ）を実現することができる。
そして、ＣＧ方向において隣り合う浮遊ゲート電極１４間の直上域であって、浮遊ゲート電極１４と制御ゲート電極１９との間には、上側絶縁部１７が設けられている。上側絶縁部１７の比誘電率ε２は、下側絶縁部１６の比誘電率ε３よりも高く、電極間絶縁膜１８の比誘電率ε１よりも低い。これにより、制御ゲート電極１９と浮遊ゲート電極１４との間のカップリングレートを確保しつつ、浮遊ゲート電極１４間の干渉を抑制することができる。この結果、半導体記憶装置１を高集積化しても、制御ゲート電極１９による浮遊ゲート電極１４に対する電荷の注入及び引き抜きを効率的に行うことができ、データの書込動作及び消去動作を確実に実施することができる。また、ある浮遊ゲート電極１４に注入された電荷が、隣の浮遊ゲート電極１４の動作に伴ってリークすることを防止できるため、書き込まれたデータを確実に保持することができる。これにより、半導体記憶装置１を高集積化しても、動作の信頼性を確保することができる。
すなわち、比誘電率ε１、ε２、ε３の相互間の差が大きいほど、高い効果を得ることができる。本実施形態においては、下側絶縁部１６が気体部分を含むため、比誘電率ε３は１に近い値を取ることができ、効果的である。
すなわち、比誘電率ε１、ε２、ε３の相互間の差が大きいほど、高い効果を得ることができる。本実施形態においては、下側絶縁部１６が気体部分を含むため、比誘電率ε３は１に近い値を取ることができ、効果的である。
また、半導体記憶装置１においては、ＡＡ方向において隣り合う浮遊ゲート電極１４間にも気体部分が配置されているため、これらの浮遊ゲート電極１４間においても、干渉を防止することができる。
次に、第１の比較例について説明する。
図２（ａ）は、本比較例に係る半導体記憶装置を例示する断面図であり、（ｂ）は電気力線のシミュレーション結果を例示する図である。
図２（ａ）に示すように、本比較例に係る半導体記憶装置１０１においては、前述の第１の実施形態に係る半導体記憶装置１（図１参照）とは異なり、下側絶縁部１１６がシリコン酸化物からなるＳＴＩによって構成されている。また、上側絶縁部１７が設けられておらず、第１の実施形態において上側絶縁部１７が設けられている位置にも、高誘電率材料からなる電極間絶縁膜１８が配置されている。
図２（ａ）は、本比較例に係る半導体記憶装置を例示する断面図であり、（ｂ）は電気力線のシミュレーション結果を例示する図である。
図２（ａ）に示すように、本比較例に係る半導体記憶装置１０１においては、前述の第１の実施形態に係る半導体記憶装置１（図１参照）とは異なり、下側絶縁部１１６がシリコン酸化物からなるＳＴＩによって構成されている。また、上側絶縁部１７が設けられておらず、第１の実施形態において上側絶縁部１７が設けられている位置にも、高誘電率材料からなる電極間絶縁膜１８が配置されている。
図２（ｂ）は、図２（ａ）に示す領域Ａを表しており、制御ゲート電極１９の電位を０Ｖとし、ある浮遊ゲート電極１４ａの電位を２Ｖとし、この浮遊ゲート電極１４ａから見て、ＣＧ方向において隣に配置された浮遊ゲート電極１４ｂの電位を０Ｖとした場合に、これらの電極間に発生する電気力線のシミュレーション結果を示している。
図２（ｂ）に示すように、半導体記憶装置１０１においては、制御ゲート電極１９と浮遊ゲート電極１４ａとの間に多数の電気力線が発生しており、良好なカップリングレートが得られている。しかしながら、浮遊ゲート電極１４ａと浮遊ゲート電極１４ｂとの間にも、下側絶縁部１１６及び電極間絶縁膜１８を介して多数の電気力線が発生しており、干渉が生じている。このため、本比較例に係る半導体記憶装置１０１においては、浮遊ゲート電極１４における電荷の保持特性が低い。特に、半導体記憶装置１０１を高集積化すると、この問題点が顕著になる。
次に、第２の比較例について説明する。
図３は、本比較例に係る半導体記憶装置を例示する断面図である。
図３に示すように、本比較例に係る半導体記憶装置１０２においては、前述の第１の実施形態に係る半導体記憶装置１（図１参照）とは異なり、上側絶縁部１７（図１参照）が設けられておらず、第１の実施形態において上側絶縁部１７が設けられている位置にも、下側絶縁部１６が配置されている。
図３は、本比較例に係る半導体記憶装置を例示する断面図である。
図３に示すように、本比較例に係る半導体記憶装置１０２においては、前述の第１の実施形態に係る半導体記憶装置１（図１参照）とは異なり、上側絶縁部１７（図１参照）が設けられておらず、第１の実施形態において上側絶縁部１７が設けられている位置にも、下側絶縁部１６が配置されている。
本比較例においては、比誘電率が低い下側絶縁部１６が設けられていることにより、ＣＧ方向において隣り合う浮遊ゲート電極１４間における干渉は抑制することができる。しかしながら、制御ゲート電極１９と浮遊ゲート電極１４との間の空間の一部にも下側絶縁部１６が介在しているため、制御ゲート電極１９と浮遊ゲート電極１４との間のカップリングレートが低い。このため、本比較例に係る半導体記憶装置１０２においては、浮遊ゲート電極１４に対する書込／消去特性が低い。特に、半導体記憶装置１０２を高集積化すると、この問題点が顕著になる。
次に、第２の実施形態について説明する。
図４は、本実施形態に係る半導体記憶装置を例示する断面図である。
図４に示すように、本実施形態に係る半導体記憶装置２においては、下側絶縁部１６と上側絶縁部１７との界面２０が、浮遊ゲート電極１４の上面よりも上方に位置している。
図４は、本実施形態に係る半導体記憶装置を例示する断面図である。
図４に示すように、本実施形態に係る半導体記憶装置２においては、下側絶縁部１６と上側絶縁部１７との界面２０が、浮遊ゲート電極１４の上面よりも上方に位置している。
これにより、前述の第１の実施形態に係る半導体記憶装置１（図１参照）と比較して、浮遊ゲート電極１４間の干渉をより効果的に抑制することができる。但し、制御ゲート電極１９と浮遊ゲート電極１４との間のカップリングレートは、半導体記憶装置１の方が高い。すなわち、下側絶縁部１６と上側絶縁部１７との界面２０の位置を選択することにより、浮遊ゲート電極１４間の干渉を抑制する効果と制御ゲート電極１９と浮遊ゲート電極１４との間のカップリングレートを高める効果とのバランスを調整することができる。本実施形態における上記以外の構成及び作用効果は、前述の第１の実施形態と同様である。
次に、第３の実施形態について説明する。
図５は、本実施形態に係る半導体記憶装置を例示する断面図である。
図５に示すように、本実施形態に係る半導体記憶装置３においては、下側絶縁部１６と上側絶縁部１７との界面２０が、浮遊ゲート電極１４の上面よりも下方に位置している。
図５は、本実施形態に係る半導体記憶装置を例示する断面図である。
図５に示すように、本実施形態に係る半導体記憶装置３においては、下側絶縁部１６と上側絶縁部１７との界面２０が、浮遊ゲート電極１４の上面よりも下方に位置している。
これにより、前述の第１の実施形態に係る半導体記憶装置１（図１参照）と比較して、制御ゲート電極１９と浮遊ゲート電極１４との間のカップリングレートをより高めることができる。但し、浮遊ゲート電極１４間の干渉を抑制する効果は、半導体記憶装置１の方が高い。すなわち、前述の第２の実施形態と同様に、界面２０の位置を選択することにより、特性のバランスを制御することができる。本実施形態における上記以外の構成及び作用効果は、前述の第１の実施形態と同様である。
次に、第４の実施形態について説明する。
図６は、本実施形態に係る半導体記憶装置を例示する断面図である。
図６に示すように、本実施形態に係る半導体記憶装置４は、前述の第１の実施形態に係る半導体記憶装置１（図１参照）と比較して、上側絶縁部１７の一部が、浮遊ゲート電極１４におけるＣＧ方向両端部の直上域に張り出している点が異なっている。これにより、浮遊ゲート電極１４の上面のうち、ＣＧ方向両端部が上側絶縁部１７の張出部１７ａによって覆われている。一方、浮遊ゲート電極１４の上面のうち、ＣＧ方向中央部は上側絶縁部１７によって覆われておらず、電極間絶縁膜１８に接している。
図６は、本実施形態に係る半導体記憶装置を例示する断面図である。
図６に示すように、本実施形態に係る半導体記憶装置４は、前述の第１の実施形態に係る半導体記憶装置１（図１参照）と比較して、上側絶縁部１７の一部が、浮遊ゲート電極１４におけるＣＧ方向両端部の直上域に張り出している点が異なっている。これにより、浮遊ゲート電極１４の上面のうち、ＣＧ方向両端部が上側絶縁部１７の張出部１７ａによって覆われている。一方、浮遊ゲート電極１４の上面のうち、ＣＧ方向中央部は上側絶縁部１７によって覆われておらず、電極間絶縁膜１８に接している。
本実施形態においては、浮遊ゲート電極１４の上面とＣＧ方向に面した側面との間の角部が上側絶縁部１７によって覆われている。上側絶縁部１７の張出部１７ａは、図２（ｂ）において電気力線が集中する位置に配置されるため、前述の第１の実施形態に係る半導体記憶装置１（図１参照）と比較して、隣り合う浮遊ゲート電極１４間の干渉をより効果的に抑制することができる。本実施形態における上記以外の構成及び作用効果は、前述の第１の実施形態と同様である。
次に、第５の実施形態について説明する。
本実施形態は、前述の第４の実施形態に係る半導体記憶装置の製造方法の具体例である。
図７（ａ）〜（ｃ）及び図８（ａ）〜（ｃ）は、本実施形態に係る半導体記憶装置の製造方法を例示する工程断面図である。
本実施形態は、前述の第４の実施形態に係る半導体記憶装置の製造方法の具体例である。
図７（ａ）〜（ｃ）及び図８（ａ）〜（ｃ）は、本実施形態に係る半導体記憶装置の製造方法を例示する工程断面図である。
先ず、図７（ａ）に示すように、単結晶シリコンからなるシリコン基板１０を用意する。次に、シリコン基板１０上の全面に、例えばシリコン酸化物からなるトンネル膜１３を形成する。次に、トンネル膜１３上の全面に、例えば、不純物を導入したポリシリコンを堆積させて、浮遊ゲート電極１４を形成する。なお、この段階では、トンネル膜１３及び浮遊ゲート電極１４は分断されておらず、連続膜である。
次に、シリコン基板１０上にトンネル膜１３及び浮遊ゲート電極１４が積層された構造体に、ＡＡ方向に延びる複数本のトレンチ１１を形成する。これにより、浮遊ゲート電極１４及びトンネル膜１３がＡＡ方向に延びる複数本のストライプ状の部分に分断されると共に、シリコン基板１０の上部がＡＡ方向に延びる複数本のアクティブエリア１２に分断される。
次に、全面にシリコン酸化膜２１を形成する。シリコン酸化膜２１は、トレンチ１１の内面上及び浮遊ゲート電極１４の上面上に形成される。次に、全面にシリコン窒化膜２２を堆積させる。シリコン窒化膜２２は、浮遊ゲート電極１４の上面上及びトレンチ１１の上端部の側面上においては相対的に厚く形成され、トレンチ１１における上端部以外の部分の内面上においては相対的に薄く形成される。これにより、トレンチ１１の上端部においては、シリコン窒化膜２２が相互に近づく方向に庇状に突き出す。この結果、トレンチ１１の上端部における開口幅は、トレンチ１１の上端部以外の部分の幅よりも狭くなる。
次に、図７（ｂ）に示すように、ＲＩＥ（reactive ion etching：反応性イオンエッチング）を行い、シリコン窒化膜２２をエッチバックする。これにより、シリコン窒化膜２２のうち、浮遊ゲート電極１４の上面上に堆積された部分、及びトレンチ１１の底面上に堆積された部分が除去される。この結果、浮遊ゲート電極１４の上面上及びトレンチ１１の底面上において、シリコン酸化膜２１が露出する。一方、シリコン窒化膜２２のうち、トレンチ１１の側面上に堆積された部分は残留する。
次に、例えばフッ酸を用いたウェットエッチングを施すことにより、シリコン酸化膜２１における露出部分、すなわち、浮遊ゲート電極１４の上部を覆う部分、及びトレンチ１１の底面上に堆積された部分を除去する。これにより、浮遊ゲート電極１４の上部が露出すると共に、トレンチ１１の底面においてシリコン基板１０が露出する。このとき、残留したシリコン窒化膜２２の上端部、すなわち、トレンチ１１の直上域において庇状に突き出た部分は、浮遊ゲート電極１４の上面よりも上方に位置する。
次に、図７（ｃ）に示すように、被覆率が比較的高い方法、例えば、ＡＬＤ（atomic layer deposition：原子層堆積）法により、全面にシリコン酸化物を堆積させて、シリコン酸化膜２３を形成する。シリコン酸化膜２３はトレンチ１１の内面上及び浮遊ゲート電極１４の上面上に形成されると共に、トレンチ１１の上端部において庇状に突き出たシリコン窒化膜２２を覆う。そして、シリコン酸化膜２３がトレンチ１１の内部を埋めきる前に、シリコン酸化膜２３のうち、トレンチ１１の直上域において相互に対向するシリコン窒化膜２２を覆う部分同士が接触し、トレンチ１１の上端部を閉塞する。この結果、トレンチ１１内に、気体部分２９が形成される。
また、このとき、シリコン窒化膜２２の上端部は浮遊ゲート電極１４の上面よりも上方に位置しているため、シリコン酸化膜２３の上面のうち、トレンチ１１の直上域に位置する領域は、浮遊ゲート電極１４の直上域に位置する領域よりも上方に位置する。これにより、シリコン酸化膜２３の上面に凹凸が形成される。
次に、図８（ａ）に示すように、被覆率が比較的低い方法、例えば、ＣＶＤ（chemical vapor deposition：化学気相成長）法により、全面にシリコン酸化物を堆積させて、シリコン酸化膜２４を形成する。このとき、トレンチ１１の上端部は、シリコン酸化膜２３よって閉塞されているため、シリコン酸化膜２４がトレンチ１１の内部に進入することはない。また、シリコン酸化膜２４の上面には、シリコン酸化膜２３の形状を反映した凹凸が形成される。すなわち、シリコン酸化膜２４の上面のうち、トレンチ１１の直上域に相当する領域は凸部となり、浮遊ゲート電極１４の直上域に相当する領域は凹部となる。
次に、図８（ｂ）に示すように、ＲＩＥを行い、シリコン酸化膜２４及び２３をエッチバックする。このとき、シリコン酸化膜２４及び２３の上面は、ＲＩＥ開始前の凹凸を保持したまま後退する。この結果、ＲＩＥ開始前に凸部であったトレンチ１１の直上域及び浮遊ゲート電極１４のＣＧ方向両端部の直上域においては、シリコン酸化膜２３が残留し、ＲＩＥ開始前に凹部であった浮遊ゲート電極１４のＣＧ方向中央部の直上域においては、シリコン酸化膜２３が除去されて、浮遊ゲート電極１４が露出する。なお、シリコン酸化膜２４は、ほぼ全体が除去される。
次に、図８（ｃ）に示すように、例えばランタン酸化物を堆積させて、電極間絶縁膜１８を形成する。電極間絶縁膜１８は、シリコン酸化膜２３の残留部分を覆うと共に、浮遊ゲート電極１４におけるＣＧ方向中央部の上面に接触する。次に、例えば金属を堆積させて、制御ゲート電極１９を形成する。次に、リソグラフィ法によりレジストマスク（図示せず）を形成し、これをマスクとしてＲＩＥを施すことにより、制御ゲート電極１９、電極間絶縁膜１８、シリコン酸化膜２３、シリコン窒化膜２２及び浮遊ゲート電極１４を選択的に除去し、ＣＧ方向に延びるストライプ状の部分に分断する。次に、全面に層間絶縁膜（図示せず）を形成し、ソース線（図示せず）及びビット線（図示せず）を形成する。これにより、本実施形態に係る半導体記憶装置５が製造される。
半導体記憶装置５においては、トレンチ１１内に形成された構造体、すなわち、シリコン酸化膜２１、シリコン窒化膜２２におけるトレンチ１１内に位置する部分、シリコン酸化膜２３におけるトレンチ１１内に位置する部分及び気体部分２９からなる構造体が、下側絶縁部１６となる。また、シリコン窒化膜２２における浮遊ゲート電極１４上に位置する部分、及びシリコン酸化膜２３における浮遊ゲート電極１４上に位置する部分が、上側絶縁部１７となる。上側絶縁部１７はシリコン酸化物及びシリコン窒化物により形成されており、下側絶縁部１６はシリコン酸化物及びシリコン窒化物の他に、気体部分２９を含んでいるため、上側絶縁部１７全体の比誘電率ε２は、下側絶縁部１６全体の比誘電率ε３よりも高い。また、電極間絶縁膜１８はランタン酸化物により形成されているため、電極間絶縁膜１８の比誘電率ε１は、上側絶縁部１７の比誘電率ε２よりも高い。本実施形態における作用効果は、前述の第４の実施形態と同様である。
次に、第６の実施形態について説明する。
図９は、本実施形態に係る半導体記憶装置を例示する断面図である。
図９に示すように、本実施形態においては、図８（ｃ）に示す工程において、浮遊ゲート電極１４、電極間絶縁膜１８及び制御ゲート電極１９を選択的に除去して、ＣＧ方向に延びるストライプ状の部分に分断した後、ウェットエッチングを施して、シリコン窒化膜２２（図８（ｃ）参照）を除去する。これにより、シリコン窒化膜２２が配置されていた部分が気体部分３０となる。その後、層間絶縁膜（図示せず）、ソース線（図示せず）及びビット線（図示せず）を形成する。このようにして、半導体記憶装置６が製造される。
図９は、本実施形態に係る半導体記憶装置を例示する断面図である。
図９に示すように、本実施形態においては、図８（ｃ）に示す工程において、浮遊ゲート電極１４、電極間絶縁膜１８及び制御ゲート電極１９を選択的に除去して、ＣＧ方向に延びるストライプ状の部分に分断した後、ウェットエッチングを施して、シリコン窒化膜２２（図８（ｃ）参照）を除去する。これにより、シリコン窒化膜２２が配置されていた部分が気体部分３０となる。その後、層間絶縁膜（図示せず）、ソース線（図示せず）及びビット線（図示せず）を形成する。このようにして、半導体記憶装置６が製造される。
本実施形態においては、シリコン窒化膜２２（図８（ｃ）参照）の替わりに気体部分３０が設けられているため、前述の第５の実施形態に係る半導体記憶装置５（図８（ｃ）参照）と比較して、下側絶縁部１６及び上側絶縁部１７の比誘電率が低い。これにより、浮遊ゲート電極１４間の干渉をより効果的に抑制することができる。本実施形態における上記以外の構成、製造方法及び作用効果は、前述の第５の実施形態と同様である。
以上説明した実施形態によれば、制御ゲート電極と浮遊ゲート電極との間のカップリングを確保しつつ、浮遊ゲート電極間の干渉を抑制することができる半導体記憶装置を実現することができる。
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明及びその等価物の範囲に含まれる。また、前述の各実施形態は、相互に組み合わせて実施することができる。
１、２、３、４、５、６：半導体記憶装置、１０：シリコン基板、１１：トレンチ、１２：アクティブエリア、１３：トンネル膜、１４、１４ａ、１４ｂ：浮遊ゲート電極、１６：下側絶縁部、１７：上側絶縁部、１７ａ：張出部、１８：電極間絶縁膜、１９：制御ゲート電極、２０：界面、２１：シリコン酸化膜、２２：シリコン窒化膜、２３、２４：シリコン酸化膜、２９、３０：気体部分、１０１、１０２：半導体記憶装置、１１６：下側絶縁部、Ａ：領域
Claims (6)
- 上部が第１方向に延びる複数本のアクティブエリアに分断された半導体基板と、
前記アクティブエリア上に設けられたトンネル膜と、
前記トンネル膜上に設けられた浮遊ゲート電極と、
前記浮遊ゲート電極上に設けられ、前記第１方向に対して交差した第２方向に延びる電極間絶縁膜と、
前記電極間絶縁膜上に設けられ、前記第２方向に延びる制御ゲート電極と、
前記第２方向において隣り合う前記アクティブエリア間、前記トンネル膜間及び前記浮遊ゲート電極間に設けられた下側絶縁部と、
前記下側絶縁部と前記電極間絶縁膜との間に設けられ、上面が前記浮遊ゲート電極の上面よりも上方に位置している上側絶縁部と、
を備え、
前記下側絶縁部は気体部分を有し、
前記上側絶縁部の比誘電率は前記下側絶縁部の比誘電率よりも高く、前記電極間絶縁膜の比誘電率は前記上側絶縁部の比誘電率よりも高いことを特徴とする半導体記憶装置。 - 前記下側絶縁部と前記上側絶縁部との界面は、前記浮遊ゲート電極の上面よりも上方に位置していることを特徴とする請求項１記載の半導体記憶装置。
- 前記下側絶縁部と前記上側絶縁部との界面は、前記浮遊ゲート電極の上面と同じ高さに位置していることを特徴とする請求項１記載の半導体記憶装置。
- 前記下側絶縁部と前記上側絶縁部との界面は、前記浮遊ゲート電極の上面よりも下方に位置していることを特徴とする請求項１記載の半導体記憶装置。
- 前記上側絶縁部の一部は、前記浮遊ゲート電極の直上域に張り出していることを特徴とする請求項１〜４のいずれか１つに記載の半導体記憶装置。
- 前記上側絶縁部は、シリコン酸化物、シリコン窒化物及びシリケートからなる群より選択された１種以上の材料を含み、
前記電極間絶縁膜は、ランタン酸化物、ランタンアルミニウム酸化物、ランタンハフニウム酸化物、ハフニウム酸化物、ハフニウムアルミニウム酸化物、アルミニウム酸化物、ランタンシリケート、ランタンアルミニウムシリケート、ランタンハフニウムシリケート、ハフニウムシリケート、ハフニウムアルミニウムシリケート、及びアルミニウムシリケートからなる群から選択された１種以上の酸化物を含むことを特徴とする請求項１〜５のいずれか１つに記載の半導体記憶装置。
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20160012826A (ko) * | 2014-07-25 | 2016-02-03 | 에스케이하이닉스 주식회사 | 에어갭을 구비한 반도체장치 및 그 제조 방법 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9543194B2 (en) * | 2014-12-05 | 2017-01-10 | Kabushiki Kaisha Toshiba | Semiconductor device and method of manufacturing the same |
| US11309433B2 (en) * | 2020-03-18 | 2022-04-19 | Winbond Electronics Corp. | Non-volatile memory structure and manufacturing method thereof |
Family Cites Families (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3785003B2 (ja) * | 1999-09-20 | 2006-06-14 | 株式会社東芝 | 不揮発性半導体記憶装置の製造方法 |
| JP2001351993A (ja) * | 2000-06-05 | 2001-12-21 | Nec Corp | 半導体記憶装置及びその製造方法 |
| JP3936315B2 (ja) * | 2003-07-04 | 2007-06-27 | 株式会社東芝 | 半導体記憶装置及びその製造方法 |
| JP4237561B2 (ja) * | 2003-07-04 | 2009-03-11 | 株式会社東芝 | 半導体記憶装置及びその製造方法 |
| JP2005235987A (ja) * | 2004-02-19 | 2005-09-02 | Toshiba Corp | 半導体記憶装置及び半導体記憶装置の製造方法 |
| JP2006228893A (ja) * | 2005-02-16 | 2006-08-31 | Renesas Technology Corp | 半導体装置及びその製造方法 |
| JP4734019B2 (ja) * | 2005-04-26 | 2011-07-27 | 株式会社東芝 | 半導体記憶装置及びその製造方法 |
| JP4719035B2 (ja) * | 2006-03-13 | 2011-07-06 | 株式会社東芝 | 不揮発性半導体メモリ装置及びその製造方法 |
| JP4746468B2 (ja) * | 2006-04-14 | 2011-08-10 | 株式会社東芝 | 半導体装置 |
| JP2008192991A (ja) * | 2007-02-07 | 2008-08-21 | Toshiba Corp | 半導体装置 |
| US7948021B2 (en) * | 2007-04-27 | 2011-05-24 | Kabushiki Kaisha Toshiba | Semiconductor memory device and method of fabricating the same |
| KR101404669B1 (ko) * | 2007-09-27 | 2014-06-09 | 삼성전자주식회사 | 비휘발성 메모리 장치 및 그 형성 방법 |
| JP4729060B2 (ja) * | 2008-02-26 | 2011-07-20 | 株式会社東芝 | 半導体記憶装置の製造方法 |
| JP5230274B2 (ja) * | 2008-06-02 | 2013-07-10 | 株式会社東芝 | 不揮発性半導体記憶装置 |
| JP2010045175A (ja) * | 2008-08-12 | 2010-02-25 | Toshiba Corp | 不揮発性半導体記憶装置 |
| KR20100102982A (ko) * | 2009-03-12 | 2010-09-27 | 삼성전자주식회사 | 반도체 장치 |
-
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2012
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Cited By (2)
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| KR20160012826A (ko) * | 2014-07-25 | 2016-02-03 | 에스케이하이닉스 주식회사 | 에어갭을 구비한 반도체장치 및 그 제조 방법 |
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