JP3936315B2 - 半導体記憶装置及びその製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は半導体記憶装置に係り、特に第一導電層と第二導電層との間に導電層間絶縁膜を挟んだゲート電極構造を有するメモリセルトランジスタを備えた半導体記憶装置及びその製造方法に関する。
【０００２】
【従来の技術】
半導体記憶装置は、高集積／微細化によってセル間の距離が年率約３０％で縮小している。不揮発性半導体記憶装置では、浮遊状態にされた導電層（多結晶シリコン）中に電荷を保持することでセルに情報を記憶することを可能にしている。微細な不揮発性半導体記憶装置では、第一導電層（浮遊ゲート電極）と第二導電層（制御ゲート電極）の対向面積が小さくなるが、第一導電層と第二導電層の導電層間絶縁膜を介した容量は一定の値を確保する必要がある。即ち、セル間の距離が縮小する結果として３次元的な構造での面積増大させることが不可能となり、従来よりも誘電率の高い絶縁膜を導電層間絶縁膜として用いることが必要になる。しかし、高誘電体を導電層間絶縁膜に適用すると、種々の近接効果が問題となってきている。
【０００３】
例えば、この近接効果に関連して、図２３に示すような不揮発性半導体記憶装置が提案されている（特許文献１参照。）。図２３は、ワード線に沿った方向での切断面で見た模式的な断面図であるが、半導体基板（シリコン基板）１の表面に、素子分離絶縁膜７で分離された複数のメモリセル領域があり、メモリセル領域にはセル部ゲート絶縁膜（トンネル絶縁膜）２、第一導電層（浮遊ゲート電極）３、導電層間絶縁膜９ｆ、第二導電層（制御ゲート電極）１０が順に形成されている。図２３では、隣接セル間の導電層間絶縁膜９ｆを素子分離絶縁膜７上で分断し、分断領域に第二導電層（制御ゲート電極）１０を埋め込んでいる。第一導電層（浮遊ゲート電極）３の頂部にＴ字型の導電層間絶縁膜９ｆが設けられ、導電層間絶縁膜９ｆの庇の縁部分と、素子分離絶縁膜７の頂部との間に、シリコン酸化膜９ｇからなる壁（鞘）が配置されている。
【０００４】
図２３に示すセル構造は、第一導電層中の電荷が、導電層間絶縁膜を伝って隣接セルに移動するのを抑制するためには有効な構造である。更に、隣接する第一導電層３の庇状（Ｔ字型）に張り出した頂部間は、第二導電層１０が埋め込まれているため、対向する第一導電層３間の容量は増大しない。しかし、図２３に示すセル構造では、第一導電層３と第二導電層１０の絶縁性を、薄いシリコン酸化膜９ｇからなる壁（鞘）で確保しているので、第一と第二導電層間がショートする危険があり、歩留まりを低下させるという問題がある。
【０００５】
図２２は、他の従来の不揮発性半導体記憶装置のワード線に沿った方向での切断面で見た模式的な断面図である。図２３と異なり、全面に導電層間絶縁膜９ｅが形成されている。他は図２３に示す構造と同様であり、重複した説明を省略する。図２２は、浮遊ゲート電極である第一導電層３の対向側面間容量Ｃ1と、導電層間絶縁膜９ｅを介した隣接セル間迂回容量Ｃ2とを模式的に示している。
【０００６】
【特許文献１】
特開２００１−１６８３０６号公報
【０００７】
【発明が解決しようとする課題】
微細な不揮発性半導体記憶装置では、セル間の距離が減少するのに伴って、電荷を保持している“書き込みセル”と電荷を保持していない“消去セル”の間で、所謂近接セル間干渉が急激に増大することになる。図２２を例に説明すれば、導電層間絶縁膜９ｅに素子分離絶縁膜７よりも比誘電率εrの高い絶縁膜を用いる場合は、第一導電層３の対向側面間容量Ｃ1よりも導電層間絶縁膜９ｅを介した隣接セル間迂回容量Ｃ2が増大し、隣接セル間干渉の問題を助長するという問題が現れる。
【０００８】
周知のように電気変位（誘電束密度）ベクトルＤは、真空の誘電率ε0、誘電体の比誘電率εr、として電界ベクトルＥと：
Ｄ＝ε0・εr・Ｅ ・・・・・（１）
の関係がある。したがって、比誘電率εrの誘電体中では誘電束は電気力線のε0・εr倍になっている。式（１）から、導電層間絶縁膜９ｅの比誘電率εIPが、素子分離絶縁膜７の比誘電率εSTIより十分大きければ、隣接する第一導電層（浮遊ゲート電極）３間の電気変位（誘電束密度）ベクトルＤは導電層間絶縁膜９ｅに集中するように閉じこめられる傾向にあることがわかる。電気変位ベクトルＤに関するガウスの定理は、電荷密度ρに対して：
divＤ＝ρ ・・・・・（２）
の関係にあることを示すので、電荷ｑからはｑ本の誘電束が出る。一方、コンデンサの容量Ｃは、電極間の電位差Ｖとして：
Ｃ＝ｑ／Ｖ ・・・・・（３）
と表される。即ち、導電層間絶縁膜９ｅの比誘電率εIPが、素子分離絶縁膜７の比誘電率εSTIより十分大きい場合には、導電層間絶縁膜９ｅ側の第一導電層３の表面に、より多くの電荷ｑが誘起されることになり、図２２に示した隣接セル間迂回容量Ｃ2が対向側面間容量Ｃ1に比して相対的に顕著になる。
【０００９】
ここで、第一導電層（浮遊ゲート電極）の膜厚をｔFG、導電層間絶縁膜の膜厚をＴIPとし、平行平板近似が成立すると仮定すれば、対向側面間容量Ｃ1と隣接セル間迂回容量Ｃ2の容量比Ｃ2／Ｃ1は、おおむね：
Ｃ2／Ｃ1＝（ＴIP・εIP）／（ｔFG・εSTI） ・・・・・（４）
で表される。式（４）は電極間距離が対向面積に対して十分小さく、電極のエッジ効果等の無視できる平行平板近似の場合の式である。これに対し、図２２の場合は第一導電層３や導電層間絶縁膜９ｅの３次元的形状効果（図２２で見た断面で、紙面に垂直方向は無限遠に等価とすれば、２次元的形状効果）を考慮する必要があり、平行平板近似の適用は困難である。しかし、定性的には導電層間絶縁膜９ｅの比誘電率εIPが、素子分離絶縁膜７の比誘電率εSTIより十分大きい場合には、導電層間絶縁膜９ｅを介した隣接セル間迂回容量Ｃ2が対向側面間容量Ｃ1に比して顕著になることがわかる。
【００１０】
このため、素子分離絶縁膜７の材料として、比誘電率εr＝３．８〜４のシリコン酸化膜（ＳｉＯ2膜）を用いた場合、導電層間絶縁膜９ｅに比誘電率εr＝８〜１１であるアルミナ膜（Ａｌ2Ｏ3膜）、比誘電率εr＝２２〜２３であるハフニウム酸化膜（ＨｆＯ2膜）、比誘電率εr＝２２〜２３であるジルコニウム酸化膜（ＺｒＯ2膜）、比誘電率εr＝２５〜２７であるタンタル酸化膜（Ｔａ2Ｏ5膜）等の高誘電体膜を用いると、隣接セル間迂回容量Ｃ2が浮遊容量として対向側面間容量Ｃ1に対し顕著になり、近接セル間干渉が大きくなるという不具合がある。
【００１１】
上記問題点を鑑み、本発明は、隣接セルにそれぞれ配置された第一導電層間の浮遊容量を低減し、同時に同一セル内での第一導電層と第二導電層間の結合容量の値を確保可能なメモリセルトランジスタを有する半導体記憶装置及びその製造方法を提供することを目的とする。
【００１２】
【課題を解決するための手段】
上記目的を達成するために、本発明の第１の特徴は、複数のメモリセルトランジスタを列方向及び行方向にアレイ状に配置したメモリセルアレイを備える半導体記憶装置に関する。即ち、本発明の第１の特徴に係る半導体記憶装置のメモリセルアレイは、（イ）行方向に隣接するメモリセルトランジスタ間で列方向に延在する素子分離絶縁膜と、（ロ）行方向に関して素子分離絶縁膜で互いに分離され、上部端面が素子分離絶縁膜の上部端面の最高部の位置よりも低い、メモリセルトランジスタの一部を構成する第一導電層と、（ハ）比誘電率が素子分離絶縁膜の比誘電率より大きい絶縁膜からなり、第一導電層の上部端面から素子分離絶縁膜の上部端面に渡り連続的に形成され、行方向に隣接するメモリセルトランジスタに共通な導電層間絶縁膜と、（ニ）導電層間絶縁膜上に配置され、行方向に隣接するメモリセルトランジスタに共通の第二導電層とを備える。そしてこの半導体記憶装置は、行方向に沿った切断面において、素子分離絶縁膜の上部端面の両側が面取りされていることを要旨とする。
【００１３】
本発明の第２の特徴は、複数のメモリセルトランジスタを列方向及び行方向にアレイ状に配置したメモリセルアレイを備える半導体記憶装置に関する。即ち、本発明の第１の特徴に係る半導体記憶装置のメモリセルアレイは、（イ）行方向に隣接するメモリセルトランジスタ間で列方向に延在する素子分離絶縁膜と、（ロ）行方向に関して素子分離絶縁膜で互いに分離され、上部端面が素子分離絶縁膜の上部端面の最高部の位置よりも低い、メモリセルトランジスタの一部を構成する第一導電層と、（ハ）比誘電率が素子分離絶縁膜の比誘電率より大きい絶縁膜からなり、第一導電層の上部端面から素子分離絶縁膜の上部端面に渡り連続的に形成され、行方向に隣接するメモリセルトランジスタに共通な導電層間絶縁膜と、（ニ）導電層間絶縁膜上に配置され、行方向に隣接するメモリセルトランジスタに共通の第二導電層とを備える。そしてこの半導体記憶装置は、第一導電層の上部端面に対向する第二導電層の下部端面の行方向の寸法が、第一導電層の上部端面の行方向の寸法から、導電層間絶縁膜の膜厚の２倍の寸法を引いた値よりも大きいことを要旨とする。
【００１４】
本発明の第３の特徴は、複数のメモリセルトランジスタを列方向及び行方向にアレイ状に配置したメモリセルアレイを備える半導体記憶装置に関する。即ち、本発明の第１の特徴に係る半導体記憶装置のメモリセルアレイは、（イ）行方向に隣接するメモリセルトランジスタ間で列方向に延在する素子分離絶縁膜と、
行方向に関して素子分離絶縁膜で互いに分離され、メモリセルトランジスタの一部を構成する第一導電層と、（ロ）比誘電率が素子分離絶縁膜の比誘電率より大きい絶縁膜からなり、第一導電層の上部端面から素子分離絶縁膜の上部端面の一部に渡り形成されるとともに、行方向に関して素子分離絶縁膜の上方で、一定距離分離された導電層間絶縁膜と、（ハ）導電層間絶縁膜上にそれぞれ配置されるとともに、行方向に関して素子分離絶縁膜の上方で一定距離分離された第二導電層と、（ニ）一定距離分離する分断領域に挿入された、導電層間絶縁膜より比誘電率の低いセル上部分離絶縁膜と、（ホ）第二導電層上に配置され、行方向に隣接するメモリセルトランジスタの第二導電層を互いに接続する第三導電層とを備えることを要旨とする。
【００１５】
本発明の第４の特徴は、 複数のメモリセルトランジスタが列方向及び行方向にアレイ状に配置されるとともに、行方向に互いに隣接するメモリセルトランジスタ間に素子分離絶縁膜を備える半導体記憶装置の製造方法に関する。即ち、本発明の第１の特徴に係る半導体記憶装置の製造方法は、以下の各工程を含むことを要旨とする：
（イ）半導体基板上に、セル部ゲート絶縁膜を介して第一導電層を、この第一導電層の上部端面が素子分離絶縁膜の上部端面の位置よりも低く、行方向に関して素子分離絶縁膜で分離されるように形成する工程；
（ロ）素子分離絶縁膜の上部端面の角部の面取りをする工程；
（ハ）比誘電率が素子分離絶縁膜の比誘電率より大きい絶縁膜からなる導電層間絶縁膜を、第一導電層の上部端面から素子分離絶縁膜の上部端面に渡り連続的に形成する工程；
（ニ）行方向に隣接するメモリセルトランジスタに共通するように、第二導電層を導電層間絶縁膜上に形成する工程。
【００１６】
本発明の第５の特徴は、複数のメモリセルトランジスタが列方向及び行方向にアレイ状に配置されるとともに、行方向に互いに隣接するメモリセルトランジスタ間に素子分離絶縁膜を備える半導体記憶装置の製造方法に関する。即ち、本発明の第１の特徴に係る半導体記憶装置の製造方法は、以下の各工程を含むことを要旨とする：
（イ）半導体基板上に、セル部ゲート絶縁膜を介して第一導電層を、行方向に関して素子分離絶縁膜で分離されるように形成する工程と、
比誘電率が素子分離絶縁膜の比誘電率より大きい絶縁膜からなる導電層間絶縁膜を、第一導電層の上部端面及び素子分離絶縁膜の上部端面全面に形成する工程；
（ロ）比誘電率が素子分離絶縁膜の比誘電率より大きい絶縁膜からなる導電層間絶縁膜を、第一導電層の上部端面及び素子分離絶縁膜の上部端面全面に形成する工程；
（ハ）導電層間絶縁膜上に、第二導電層を形成する工程；
（ニ）素子分離絶縁膜の上部端面の中央部上で、第二導電層及び素子分離絶縁膜を選択的に除去し、素子分離絶縁膜の一部が露出する溝部を形成し、行方向に関して、第二導電層及び素子分離絶縁膜を分断する工程；
（ホ）この溝部に、導電層間絶縁膜より比誘電率の低いセル上部分離絶縁膜を埋め込む工程；
（ヘ）第二導電層上に第三導電層を堆積し、分断された第二導電層を互いに接続する工程。
【００１７】
【発明の実施の形態】
次に、図面を参照して、本発明の第１〜第４の実施の形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。但し、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。又、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。
【００１８】
又、以下に示す第１〜第４の実施の形態は、この発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。この発明の技術的思想は、特許請求の範囲において、種々の変更を加えることができる。
【００１９】
（第１の実施の形態）
本発明の第１の実施の形態に係る半導体記憶装置は、図１及び図２に示ように、それぞれ独立して電荷蓄積状態が制御される電荷蓄積層を有する複数のメモリセルトランジスタを列方向及び行方向にセルアレイ状に配置したメモリセルアレイを備えるＮＡＮＤ型フラッシュメモリである。図１は図２に示したワード線ＷＬ１，ＷＬ２，・・・・・，ＷＬ３２方向に沿った切断面で見た場合の断面図であるので、図２を先に説明する。
【００２０】
即ち、本発明の第１の実施の形態に係る半導体記憶装置は、図２に示すように、行方向に配列される複数のワード線ＷＬ1，ＷＬ2，・・・・・ＷＬ32と、このワード線ＷＬ1，ＷＬ2，・・・・・ＷＬ32と直交する列方向に配列される複数のビット線ＢＬ2j-1，ＢＬ2j，ＢＬ2j+1，・・・・・を備えている。そして、図２の列方向には、複数のワード線ＷＬ1，ＷＬ2，・・・・・ＷＬ32のいずれかにより、それぞれ電荷蓄積状態を制御される電荷蓄積層を有するメモリセルトランジスタが配列されている。図２の場合は、列方向に３２個のメモリセルトランジスタが配列されてメモリセルユニットを構成した場合を示している。このメモリセルユニットの配列の両端には、列方向に隣接して配置され、メモリセルユニットに配列された一群のメモリセルトランジスタを選択する一対の選択トランジスタが配置されている。この一対の選択トランジスタのそれぞれのゲートには、一対の選択ゲート配線ＳＧＤ，ＳＧＳが接続されている。
【００２１】
そして、図１に示すように、第１の実施の形態に係る半導体記憶装置のメモリセルアレイは、半導体基板１と、この半導体基板１の表面に下部を埋め込まれた複数の素子分離絶縁膜７と、この素子分離絶縁膜７により互いに分離されたセル部ゲート絶縁膜２、第一導電層３を備えている。複数の素子分離絶縁膜７は図２（ｂ）に示すように、複数本のメモリセルユニット間において、壁状に互いに平行に走行している。セル部ゲート絶縁膜２は、素子分離絶縁膜７により互いに分離され、互いに隣接するメモリセルユニットにそれぞれ属するメモリセルトランジスタの一部を構成するように半導体基板１の表面に形成されている。素子分離絶縁膜７の突出部の頂部の角部は、それぞれ面取りされている。このため、図２の行方向（即ち、ワード線ＷＬ1，ＷＬ2，・・・・・ＷＬ32に沿った方向）に沿った切断面において、素子分離絶縁膜７の突出部の頂部は、台形の頂部断面形状をなしている。
【００２２】
更に、第一導電層３は、素子分離絶縁膜７により互いに分離され、互いに隣接するメモリセルユニットにそれぞれ属するメモリセルトランジスタの一部を構成するように幅ＷFGでセル部ゲート絶縁膜２上に形成されている。ここで、第一導電層３の上部端面は、図１に示すように、素子分離絶縁膜７の上部端面の位置よりも低い。言い換えれば、素子分離絶縁膜７の上部端面が第一導電層３の上部端面の位置より高いトポロジーであり、素子分離絶縁膜７の上部端面から第一導電層３の上部端面まではメサ型の傾斜をなしている。このメサ型の傾斜をなす台形の斜面は、図１に示すように、第一導電層３の上部端面に、９０°より大きな角度で交っている。
【００２３】
第１の実施の形態に係る半導体記憶装置においては、一定の膜厚ＴIPの導電層間絶縁膜９ａが第一導電層３の頂部上にそれぞれ配置され、且つ素子分離絶縁膜７の上部を経由し、隣接するメモリセルユニットに共通の膜となるように連続的に形成されている。即ち、共通の導電層間絶縁膜９ａの一部が、それぞれのメモリセルユニットのメモリセルトランジスタの一部を構成している。そして、図１に示すように、第二導電層１０が、導電層間絶縁膜９ａ上に配置されている。第二導電層１０も隣接するメモリセルユニットに共通の配線となるように連続して形成されている。
【００２４】
図１に示すように、導電層間絶縁膜９ａは、各コラムの配置のピッチに対応して、ワード線方向において、一定のピッチで上下に波打っている。導電層間絶縁膜９ａは、素子分離絶縁膜７の上部端面と第一導電層３の上部端面との段差部より薄い膜厚であり、素子分離絶縁膜７の上部端面、この上部端面に連続する傾斜した側壁、及び第一導電層３の頂部にそれぞれ密着して、台形波状に蛇行配置されている。
【００２５】
このように、第１の実施の形態に係る半導体記憶装置のメモリセルトランジスタの導電層間絶縁膜９ａは、ワード線方向の断面で見れば、一定ピッチで上下に変動する台形波形状である。即ち、素子分離絶縁膜７を隔てた隣接セルの第一導電層（浮遊ゲート電極）３の上面よりも、素子分離絶縁膜７の上部が突出した台形形状の周期的変動をワード線方向になしている。このため、従来例の図２２に比べると、素子分離絶縁膜７上の隣接セルをつなぐ導電層間絶縁膜９ａの沿面距離が台形波の形状に対応して長くなっている。既に説明したように、導電層間絶縁膜９ａの比誘電率εIPが、素子分離絶縁膜７の比誘電率εSTIより十分大きければ、隣接する第一導電層（浮遊ゲート電極）３間の電界は導電層間絶縁膜９ａに集中する。即ち、導電層間絶縁膜９ａの比誘電率εIPが、素子分離絶縁膜７の比誘電率εSTIより十分大きい場合には、導電層間絶縁膜９ａを経由する電界ベクトルに起因した隣接セル間迂回容量Ｃ2が、対向側面間容量Ｃ1よりも相対的に大きくなり、近接セル間干渉の主要因となる（図２２参照。）。しかし、図１に示すように、第１の実施の形態に係る半導体記憶装置のメモリセルトランジスタの構造では、導電層間絶縁膜９ａを経由する電界ベクトルは、台形状の素子分離絶縁膜７の頂部を迂回し、電界ベクトルの沿面距離が長くなる。このため、導電層間絶縁膜９ａを介した隣接セル間迂回容量Ｃ2は低減される。
【００２６】
図１に示す構造では、素子分離絶縁膜７の台形の頂部突出部の傾斜側面は、順テーパ（順メサ）のトポロジーであるので、第一導電層（浮遊ゲート電極）３と第二導電層（制御ゲート電極）１０の実効的な対向面積が大きく確保でき、容量低下は最小限に抑えられる。更に、図１に示す第１の実施の形態に係る構造によれば、一定の膜厚ＴIPの導電層間絶縁膜９ａが存在するので、第一導電層（浮遊ゲート電極）３と第二導電層（制御ゲート電極）１０のショート不良は問題とならない。
【００２７】
導電層間絶縁膜９ａとして用いる「高誘電率の絶縁膜」は、素子分離絶縁膜７として、シリコン酸化膜（ＳｉＯ2膜）を用いるのであれば、ＳｉＯ2膜の比誘電率εr＝３．８〜４より、比誘電率εrが大きい材料が対象となる。しかし、素子分離絶縁膜７として、ＳＯＧ膜、有機ポリマ、多孔質絶縁膜等の比誘電率εrが１．３〜３．５程度の低誘電率材料（所謂「ロウｋ材料」）を用いるのであれば、比誘電率εr＝３．８〜４程度のＳｉＯ2膜も対象となりうる。
【００２８】
但し、最小線幅が１００ｎｍ以下に微細化された半導体記憶装置では、第一導電層（浮遊ゲート電極）３と第二導電層（制御ゲート電極）１０間の結合容量を考えれば、ＳｉＯ2膜より比誘電率εrが大きい材料が好ましい。特に、従来のＯＮＯ膜で得られていた比誘電率εr＝５〜５．５と同程度よりも、更に比誘電率εrが大きい材料が好ましい。例えば、εr＝６であるストロンチウム酸化物（ＳｒＯ）膜、εr＝７であるシリコン窒化物（Ｓｉ3Ｎ4）膜、εr＝８〜１１であるアルミニウム酸化物（Ａｌ2Ｏ3）膜、εr＝１０であるマグネシウム酸化物（ＭｇＯ）膜、εr＝１６〜１７であるイットリウム酸化物（Ｙ2Ｏ3）膜、εr＝２２〜２３であるハフニウム酸化物（ＨｆＯ2）膜、εr＝２２〜２３であるジルコニウム酸化物（ＺｒＯ2）膜、εr＝２５〜２７であるタンタル酸化物（Ｔａ2Ｏ5）膜、εr＝４０であるビスマス酸化物（Ｂｉ2Ｏ3）膜のいずれか１つの単層膜或いはこれらの複数を積層した複合膜が使用可能である。Ｔａ2Ｏ5やＢｉ2Ｏ3は多結晶シリコンとの界面における熱的安定性に欠ける（なお、ここで例示したそれぞれの比誘電率εrの値は、製造方法により変化しうるので、場合によりこれらの値から逸脱しうるものである。）。更には、シリコン酸化膜とこれらの複合膜でも良い。複合膜は３層以上の積層構造でも良い。即ち、少なくとも、一部に上記の比誘電率εrが６以上の材料を含む絶縁膜が好ましい。但し、複合膜の場合は膜全体として測定される実効的な比誘電率εreffが６以上になる組み合わせを選択することが好ましい。実効的な比誘電率εreffが６未満では、従来のＯＮＯ膜と同程度であり、ＯＮＯ膜以上の効果が期待できないからである。又、ハフニウム・アルミネート（ＨｆＡｌＯ）膜のような３元系の化合物からなる絶縁膜でも良い。即ち、ストロンチウム（Ｓｒ）、アルミニウム（Ａｌ）、マグネシウム（Ｍｇ）、イットリウム（Ｙ）、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）、タンタル（Ｔａ）、ビスマス（Ｂｉ）のいずれか１つの元素を少なくとも含む酸化物、又はこれらの元素を含むシリコン窒化物が導電層間絶縁膜９ａとして使用可能である。なお、強誘電体のチタン酸ストロンチウム（ＳｒＴｉＯ3）、バリウム・チタン酸ストロンチウム（ＢａＳｒＴｉＯ3）等も高誘電率の絶縁膜材料として使用可能であるが、多結晶シリコンとの界面における熱的安定性に欠ける点と、強誘電体のヒステリシス特性に対する考慮が必要になる。なお、以下の説明では、導電層間絶縁膜９ａとして、アルミナ膜を用いる場合について例示的に説明するが、これに限るものではないことは上記説明から明らかであろう。
【００２９】
第１の実施の形態に係る半導体記憶装置のメモリセルトランジスタの構造は、式（４）で定義される容量比Ｃ2／Ｃ1が１より大きな構造の場合により好ましい。導電層間絶縁膜９ａとしてアルミナ膜を用い、容量比Ｃ2／Ｃ1が１．５の場合は、第１の実施の形態に係る構造により、電気的な干渉効果を約５割低減することが可能である。
【００３０】
図３〜図８を用いて、本発明の第１の実施の形態に係る半導体記憶装置の製造方法を説明する。なお、以下に述べる半導体記憶装置の製造方法は、一例であり、この変形例を含めて、これ以外の種々の製造方法により、実現可能であることは勿論である。
【００３１】
（イ）先ず、ｐ型シリコン基板からなる半導体基板１上に、熱酸化法によるシリコン酸化膜等のセル部ゲート絶縁膜２を１ｎｍから１５ｎｍ程度形成する。ｐ型シリコン基板の代わりに、ｎ型シリコン基板上にｐ型ウェルを形成したものを半導体基板１として、この上に、セル部ゲート絶縁膜２を形成しても良い。このセル部ゲート絶縁膜２の上に化学気相成長法（ＣＶＤ法）によってリン（Ｐ）ドープのポリシリコン等の第一導電層３を１０ｎｍから２００ｎｍ程度形成する。次いでＣＶＤ法によってシリコン窒化膜（Ｓｉ3Ｎ4膜）４を５０ｎｍから２００ｎｍ程度形成し、引き続き、ＣＶＤ法によってシリコン酸化膜５を５０ｎｍから４００ｎｍ程度形成する。次いで、このシリコン酸化膜５上に、フォトレジスト６を塗布し、フォトリソグラフィ技術によりフォトレジスト６を露光現像することで図３の構造断面図を得る。
【００３２】
（ロ）次いで、図３に示したフォトレジスト６をマスクにしてシリコン酸化膜５を反応性イオンエッチング（ＲＩＥ）法でエッチングする。エッチング後にフォトレジスト６を除去し、シリコン酸化膜５をマスクにしてシリコン窒化膜４をＲＩＥ法で選択エッチングする。その後、第一導電層３、セル部ゲート絶縁膜２及び半導体基板（シリコン基板）１をＲＩＥ法でエッチングすることにより、素子分離溝を形成する。次いで、シリコン酸化膜等の素子分離絶縁膜７を２００ｎｍから１５００ｎｍ形成することによって素子分離溝を埋め込む。次いで、化学的機械的研磨（ＣＭＰ）法によりシリコン窒化膜４をストッパーにして平坦化を行い、図４の構造断面図を得る。
【００３３】
（ハ）次いで、熱燐酸（Ｈ3ＰＯ4）等のウェットエッチングで選択的にシリコン窒化膜４を除去し、素子分離絶縁膜７の矩形突出部を形成する。更に、希フッ酸（ＨＦ）溶液等を用いたウェットエッチング若しくはＲＩＥ等のドライエッチングを用いて、シリコン酸化膜等の素子分離絶縁膜７をエッチングする。素子分離絶縁膜７の矩形突出部の角部はエッチング速度が速いため、傾斜側面が順テーパ形状の台形突出部を有する素子分離絶縁膜７が、図５のように形成される。
【００３４】
（ニ）その後、シリコン酸化膜よりも比誘電率εrの大きなアルミナを導電層間絶縁膜９ａとして、シリコン酸化膜換算膜厚で１ｎｍから３０ｎｍ程度になるようにしてＣＶＤ法で堆積する。更に、ＣＶＤ法によりリンドープのポリシリコン等の第二導電層１０を１０ｎｍから２００ｎｍ程度、導電層間絶縁膜９ａ上に堆積することで図１の構造断面図が完成する。
【００３５】
（ホ）更にフォトリソグラフィ技術とＲＩＥを用い、図６に示すセル上面図のワード線ＷＬk-1，ＷＬk，ＷＬk+1，・・・・・方向にセル部ゲート絶縁膜２に達する溝を形成する選択的エッチングを行い、第二導電層（制御ゲート電極）１０、導電層間絶縁膜９ａ、第一導電層（浮遊ゲート電極）３をそれぞれ分離する。即ち、図７（ｂ）に示すように、Ｃ−Ｃ方向から見た断面図では、セル部ゲート絶縁膜２の上部には、第二導電層（制御ゲート電極）１０、導電層間絶縁膜９ａ、第一導電層（浮遊ゲート電極）３が存在しない。この選択的エッチングで、各メモリセルユニットにおいて、それぞれ配列された一群のメモリセルトランジスタが分離される。
【００３６】
以上のように、本発明の第１の実施の形態に係る半導体記憶装置の製造方法によれば、第一導電層（浮遊ゲート電極）３と第二導電層（制御ゲート電極）１０間のカップリング比（結合容量）低下を回避しつつ、同時に、導電層間絶縁膜９ａを介した隣接セル間迂回容量Ｃ2の小さい構造を実現でき、製造歩留まりも高い。
【００３７】
更に、メモリセルトランジスタの分離工程において、図６のＣ−Ｃ方向に沿った断面における第一導電層３の素子分離絶縁膜７の垂直側壁への残りを回避することができる（図６では導電層残膜９として示した。）。このことを、比較例のメモリセル構造の場合の加工前構造断面図である図８（ａ）、加工後構造断面図である図８（ｂ）を用いて説明する。比較例の半導体記憶装置の製造方法においては、素子分離絶縁膜７の矩形突出部の垂直側壁において計られる導電層間絶縁膜９の「高さＢ」（図８（ａ）参照。）が、第１の実施の形態に係る半導体記憶装置の製造方法における素子分離絶縁膜７の台形突出部の傾斜側壁において計られる導電層間絶縁膜９ａの「高さＡ」より大きい（「高さＢ」＞「高さＡ」）。このため、メモリセルトランジスタの分離工程後において、図８（ｂ）に示すように、導電層間絶縁膜９が素子分離絶縁膜７の垂直側壁に残りやすい。更に、これをマスク材として第一導電層３も素子分離絶縁膜７の垂直側壁に残りやすい。これに対し、第１の実施の形態に係る半導体記憶装置の製造方法によれば、図７（ｂ）に示すように、第一導電層３の素子分離絶縁膜７の垂直側壁への残りを回避することができる。
【００３８】
この結果、第１の実施の形態に係る半導体記憶装置の製造方法によれば、第一導電層３の残膜に起因したショート不良を低減できる。
【００３９】
なお、図２にはＮＡＮＤ型のフラッシュメモリを示したが、第１の実施の形態に係る半導体記憶装置のメモリセルトランジスタの構造は、図９に示すようなＡＮＤ型のフラッシュメモリや図示を省略したＤＩＮＯＲ型フラッシュメモリにも同様に適用可能である。
【００４０】
（第２の実施の形態）
図１０は図２（ｂ）に示したワード線ＷＬ１，ＷＬ２，・・・・・，ＷＬ３２方向の断面図である。
【００４１】
本発明の第２の実施の形態に係る半導体記憶装置のメモリセルトランジスタは、図１０に示すように、素子分離絶縁膜７の台形突出部の傾斜側面に接する導電層間絶縁膜９ｂの膜厚Ｔsが、第一導電層（浮遊ゲート電極）３上面部の膜厚ＴIPよりも薄くなっている：
Ｔs＜ＴIP ・・・・・（５）
このため、隣接セルの第一導電層（浮遊ゲート電極）３間の浮遊容量を低減しつつ、第一導電層（浮遊ゲート電極）３と第二導電層（制御ゲート電極）１０間の対向面積を確保してメモリセルのカップリング比（結合容量）低下を回避している。
【００４２】
図１０に示す第２の実施の形態に係る半導体記憶装置のメモリセルトランジスタの構造は、式（４）で定義される容量比Ｃ2／Ｃ1が１より大きな構造の場合により好ましい。容量比Ｃ2／Ｃ1が１．５の場合は、第２の実施の形態に係る構造により、電気的な干渉効果を第１の実施の形態に係る構造に比し、更に約２割低減することが可能である。他は、第１の実施の形態と実質的に同様であるので、重複した記載を省略する。
【００４３】
図１１及び図１２を用いて、本発明の第２の実施の形態に係る半導体記憶装置の製造方法を説明する。なお、以下に述べる半導体記憶装置の製造方法は、一例であり、この変形例を含めて、これ以外の種々の製造方法により、実現可能であることは勿論である。
【００４４】
（イ）先ず、第１の実施の形態に係る半導体記憶装置の製造方法と同様の方法で、図１１の構造断面図を得る。次いで、ＣＶＤ法でシリコン窒化膜を素子分離絶縁膜７の台形突出部及び第一導電層（浮遊ゲート電極）３の上面部を含む全面に堆積する。
【００４５】
（ロ）シリコン窒化膜を堆積した後、指向性が強く（異方性のある）スパッタリング法でアルミナ膜をシリコン窒化膜の上に堆積して、図１２に示すように、アルミナ膜／シリコン窒化膜の積層膜からなる導電層間絶縁膜９ｂをシリコン酸化膜換算膜厚で１ｎｍから３０ｎｍ程度形成する。指向性が強いスパッタリング法は堆積時のチャンバー内圧力を低圧にし、平均自由工程を長くすれば良い。アルミナ膜を、異方性のある（指向性の強い）スパッタリング法で成膜するため、素子分離絶縁膜７の台形突出部の傾斜側面に堆積される導電層間絶縁膜９ｂの膜厚Ｔsが、第一導電層（浮遊ゲート電極）３の上面部の膜厚ＴIPよりも薄くなる。「指向性が強い堆積方法」としては、スパッタリング法の他に真空蒸着法やバイアス・プラズマＣＶＤ等が使用可能である。
【００４６】
（ハ）その後、ＣＶＤ法によりリンドープのポリシリコン等の第二導電層１０を１０ｎｍから２００ｎｍ程度形成することで、図１０に示す第２の実施の形態に係る半導体記憶装置のメモリセルトランジスタの構造断面図が完成する。
【００４７】
以上のように、本発明の第２の実施の形態に係る半導体記憶装置の製造方法によれば、第一導電層（浮遊ゲート電極）３と第二導電層（制御ゲート電極）１０間のカップリング比（結合容量）低下を回避し、同時に、導電層間絶縁膜９ｂを介した隣接セル間迂回容量Ｃ2の小さい構造を簡単に実現できる。更に、第１の実施の形態と同様に、メモリセルトランジスタの分離工程において、図６の点線における第一導電層３の素子分離絶縁膜７の垂直側壁への残りを回避することができる。このため、第一導電層３の残膜に起因したショート不良を低減できる。
【００４８】
なお、第２の実施の形態に係る半導体記憶装置のメモリセルトランジスタの構造では、導電層間絶縁膜９ｂの成膜の一部をスパッタリング法で行っており、且つ、アルミナ膜／シリコン窒化膜の積層膜について示したが、これに限るものではない。高誘電率の絶縁膜としては第１の実施の形態に係る半導体記憶装置において説明した種々の絶縁膜を選択可能で、これらの単層の高誘電率膜若しくはシリコン酸化膜やシリコン窒化膜若しくは他の高誘電率膜との２層以上のいかなる組み合わせによる多層構造でも、第２の実施の形態に係る半導体記憶装置は実現可能である。
【００４９】
（第３の実施の形態）
図１３は図２（ｂ）に示したワード線ＷＬ１，ＷＬ２，・・・・・，ＷＬ３２方向の断面図である。第１及び第２の実施の形態に係る半導体記憶装置のメモリセルトランジスタの構造では、第二導電層（制御ゲート電極）１０の下部端面の寸法ＷCGが、第一導電層（浮遊ゲート電極）３の上部端面の寸法ＷFGから、導電層間絶縁膜の膜厚ＴIPの２倍の寸法を引いた値よりも大きい。図１に示すように、第二導電層１０の下部端面は、第一導電層３の上部端面に対向している。但し、第二導電層１０の下部端面の寸法ＷCG、及び第一導電層３の上部端面の寸法ＷFGは、図２（ｂ）の行方向に沿って測った寸法である。即ち：
ＷCG＞ＷFG−２×ＴIP ・・・・・（６）
関係を満たすように形成されている。このため、隣接セルの第一導電層（浮遊ゲート電極）３間の浮遊容量を低減しつつ、第一導電層（浮遊ゲート電極）３と第二導電層（制御ゲート電極）１０間の対向面積を確保してメモリセルのカップリング比（結合容量）低下を回避している。即ち、素子分離絶縁膜７の台形の頂部突出部の傾斜側面は、順テーパ（順メサ）のトポロジーであるので、式（６）の関係を満たして、第一導電層（浮遊ゲート電極）３と第二導電層（制御ゲート電極）１０の実効的な対向面積が大きく確保でき、容量低下は最小限に抑えられる。
【００５０】
第３の実施の形態に係る半導体記憶装置のメモリセルトランジスタの構造は、式（６）の代わりに、
ＷCG＞ＷFG ・・・・・（７）
の関係を満たす点が、第１及び第２の実施の形態に係る半導体記憶装置のメモリセルトランジスタの構造と異なる。式（７）の関係を満たすようにするため、図１３では、素子分離絶縁膜７と第一導電層（浮遊ゲート電極）３の境界における素子分離絶縁膜７の頂部端面の高さが、第一導電層（浮遊ゲート電極）３の頂部端面より低く位置している。換言すれば、素子分離絶縁膜７の頂部においてメサ型の傾斜をなす台形の斜面、若しくはその延長部が第一導電層（浮遊ゲート電極）３の側面に交わるような構造となっている。
【００５１】
図１３に示す式（７）の関係を満たす構造によれば、隣接セルの第一導電層（浮遊ゲート電極）３間の浮遊容量を低減しつつ、第一導電層（浮遊ゲート電極）３と第二導電層（制御ゲート電極）１０間の対向面積を更に大きく確保できるので、メモリセルのカップリング比（結合容量）低下を回避するうえで有利である。他は、第１の実施の形態と実質的に同様であるので、重複した記載を省略する。
【００５２】
なお、第３の実施の形態に係る半導体記憶装置のメモリセルトランジスタの構造は、式（４）で定義される容量比Ｃ2／Ｃ1が１より大きな構造の場合により好ましい。容量比Ｃ2／Ｃ1が１．５の場合は、第３の実施の形態に係る構造により、電気的な干渉効果は、第１の実施の形態に係る構造よりも約２割程度増加するが、カップリング比が増大する。
【００５３】
図１４及び図１５を用いて、本発明の第３の実施の形態に係る半導体記憶装置の製造方法を説明する。なお、以下に述べる半導体記憶装置の製造方法は、一例であり、この変形例を含めて、これ以外の種々の製造方法により、実現可能であることは勿論である。
【００５４】
（イ）先ず、第１の実施の形態に係る半導体記憶装置の製造方法と同様の方法で、図１４の構造断面図を得る。但し、シリコン酸化膜等の素子分離絶縁膜７の傾斜側壁を得るためのエッチングの際、エッチング量を増やすことで、素子分離絶縁膜７の傾斜した側壁面を後退させる。傾斜した側壁面が後退すると同時に、素子分離絶縁膜７の第一導電層３との境界における素子分離絶縁膜７の頂部端面の高さが、第一導電層３の頂部端面より低くなる。このため、第一導電層３の頂部端面と素子分離絶縁膜７の頂部端面との間に段差部（溝部）が発生する。
【００５５】
（ロ）次いで、ＣＶＤ法等でハフニウム酸化膜とアルミナ膜の積層膜からなる導電層間絶縁膜９ｃをシリコン酸化膜換算膜厚で１ｎｍから３０ｎｍ程度形成し、図１５の構造断面図を得る。
【００５６】
（ハ）次いで、ＣＶＤ法によりリンドープのポリシリコン等の第二導電層１０を１０ｎｍから２００ｎｍ程度形成することで、図１３に示す第３の実施の形態に係る半導体記憶装置のメモリセルトランジスタの構造が完成する。
【００５７】
以上のように、本発明の第３の実施の形態に係る半導体記憶装置の製造方法によれば、第一導電層（浮遊ゲート電極）３と第二導電層（制御ゲート電極）１０間のカップリング比（結合容量）低下を回避しつつ、同時に、導電層間絶縁膜９ｃを介した隣接セル間迂回容量Ｃ2の小さい構造を実現でき、製造歩留まりも高い。更に、第１及び第２の実施の形態と同様に、メモリセルトランジスタの分離工程において、図６の点線における第一導電層３の素子分離絶縁膜７の垂直側壁への残りを回避することができる。このため、第一導電層３の残膜に起因したショート不良を低減できる。
【００５８】
なお、第３の実施の形態では、素子分離絶縁膜７となるシリコン酸化膜のエッチング量の制御で、式（７）の関係を実現しているが、これに限るものではなく、他の方法でも良い。
【００５９】
（第４の実施の形態）
図１６は図２（ｂ）に示したワード線ＷＬ１，ＷＬ２，・・・・・，ＷＬ３２方向の断面図である。
【００６０】
本発明の第４の実施の形態に係る半導体記憶装置のメモリセルトランジスタは、図１６に示すように、複数本のメモリセルユニット間において、互いに平行に列方向に走行する複数の素子分離絶縁膜７と、素子分離絶縁膜７で互いに分離され、メモリセルユニットにそれぞれ属するメモリセルトランジスタの一部を構成する第一導電層３と、比誘電率εrが素子分離絶縁膜７の比誘電率εrより大きい絶縁膜からなり、第一導電層３の上部端面から素子分離絶縁膜７の上部端面の一部に渡り形成されるとともに、行方向に関して素子分離絶縁膜７の上方で、一定距離分離された導電層間絶縁膜９ｄと、導電層間絶縁膜９ｄ上にそれぞれ配置されるとともに、行方向に関して素子分離絶縁膜７の上方で一定距離分離された第二導電層１０と、一定距離分離する分断領域に挿入された、導電層間絶縁膜９ｄより比誘電率εrの低いセル上部分離絶縁膜１３と、第二導電層１０上に配置され、隣接するメモリセルユニットの第二導電層１０を互いに接続する第三導電層１５とを備える。
【００６１】
即ち、素子分離絶縁膜７を隔てた隣接セル間の導電層間絶縁膜９ｄが素子分離絶縁膜７上で分断されており、分断領域には導電層間絶縁膜９ｄより比誘電率εrの低いセル上部分離絶縁膜１３が埋め込まれている。このため、導電層間絶縁膜９ｄを介した隣接セルの第一導電層３間の浮遊容量を低減しつつ、第一導電層３と第二導電層１０の絶縁性を十分に確保できる構造となっている。なお、第４の実施の形態に係る構造であれば、第一導電層３と第二導電層１０のショート不良は問題とならない。
【００６２】
又、第４の実施の形態に係る半導体記憶装置のメモリセルトランジスタの構造は、式（４）で定義される容量比Ｃ2／Ｃ1が１より大きな構造の場合により好ましい。容量比Ｃ2／Ｃ1が１．５の場合は、第４の実施の形態に係る構造により、電気的な干渉効果を約２割低減することが可能である。他は、第１〜第３の実施の形態と実質的に同様であるので、重複した記載を省略する。
【００６３】
図１７〜２１を用いて、本発明の第４の実施の形態に係る半導体記憶装置の製造方法を説明する。なお、以下に述べる半導体記憶装置の製造方法は、一例であり、この変形例を含めて、これ以外の種々の製造方法により、実現可能であることは勿論である。
【００６４】
（イ）先ず、第１の実施の形態に係る半導体記憶装置の製造方法と同様の方法で（図３及び図４参照。）、図１７の構造断面図を得る。次いで、シリコン酸化膜５とシリコン窒化膜４のエッチング速度がほぼ等しいウェットエッチングを用いて、シリコン窒化膜４及びシリコン酸化膜５をエッチングすることで図１８の構造断面図を得る。なお、図１８の構造断面図を得るための他の手段として、図１７の構造断面図を得た後に、シリコン窒化膜４及びシリコン酸化膜５に対する同程度のエッチングレートのＲＩＥ法等のドライエッチングを用い図１８の構造断面図を得ることも可能である。更に、図１８の構造断面図と同等の構造を得るための他の手段として、図１７の構造断面図を得た後に、シリコン窒化膜４を選択的にウェットエッチング除去し、次いで、ＣＶＤ法によって導電層８を１０ｎｍから２００ｎｍ程度形成し、次いでＣＭＰ法によりシリコン酸化膜等からなる素子分離絶縁膜７をストッパーにして平坦化を行い、図１９の構造断面図を得ることも可能である。
【００６５】
（ロ）次いで、シリコン酸化膜よりも比誘電率εrの大きな導電層間絶縁膜９ｄをシリコン酸化膜換算膜厚で１ｎｍから３０ｎｍ程度形成する。ここでは、導電層間絶縁膜９ｄとして単層の高誘電率膜について例示するが、第１の実施の形態で説明したようなシリコン酸化膜やシリコン窒化膜若しくは他の高誘電率膜との２層以上のいかなる組み合わせによる多層構造でも実現可能である。
【００６６】
（ハ）その後、ＣＶＤ法により第二導電層１０を１０ｎｍから２００ｎｍ程度形成する。更に、第二導電層１０の上に、ＣＶＤ法によりシリコン窒化膜１１を５０ｎｍから２００ｎｍ程度堆積する。更に、このシリコン窒化膜１１上に、フォトレジスト１２を塗布し，図２０に示すように、フォトリソグラフィ技術によりフォトレジスト１２を露光・現像する。
【００６７】
（ニ）そして、図２０に示したフォトレジスト１２をマスクにして、シリコン窒化膜１１を、端部が順メサのテーパ状になるようにエッチングする。エッチング後にフォトレジスト１２を除去すると、テーパ形状に起因して、図２０に示したフォトレジスト１２の間隔より狭い開口部を備えたシリコン窒化膜１１のマスクが完成する。この開口部を狭めたシリコン窒化膜１１をマスクにして第二導電層１０及び導電層間絶縁膜９ｄの一部をＲＩＥ法で選択エッチングし、更に、シリコン窒化膜１１を選択的に除去すれば、フォトリソグラフィ技術によるスペース幅の限界よりも狭い溝が開口できる。
【００６８】
（ホ）次に、ＣＶＤ法によりシリコン酸化膜等のセル上部分離絶縁膜１３を図２１に示すように、１０ｎｍから２００ｎｍ程度堆積する。その後、ＣＭＰ法により第二導電層をストッパーにしてセル上部分離絶縁膜１３の平坦化を行う。更に、ＣＶＤ法によりリン（Ｐ）ドープのポリシリコン等の第三導電層１５を１０ｎｍから２００ｎｍ程度形成することで、図１６に示す第４の実施の形態に係る半導体記憶装置のメモリセルトランジスタの構造断面図が完成する。
【００６９】
以上のように、本発明の第４の実施の形態に係る半導体記憶装置の製造方法によれば、第一導電層（浮遊ゲート電極）３と第二導電層（制御ゲート電極）１０間のカップリング比（結合容量）低下を回避しつつ、導電層間絶縁膜９ｄを介した隣接セル間迂回容量Ｃ2の小さい構造を実現でき、製造歩留まりも高い。
【００７０】
（その他の実施の形態）
上記のように、本発明は第１乃至第４の実施の形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。
【００７１】
例えば、既に述べた第１乃至第３の実施の形態の説明においては、素子分離絶縁膜７の突出部の角部が順テーパの平面をなすように面取りされ、突出部が台形の頂部断面形状を有する場合について説明した。しかし、突出部の面取り部のトポロジーはこれに限られず、例えば、突出部の角部は曲面で面取りされていても良い。或いは、異なるテーパ角の複数の面から面取り部を構成しても良い。
【００７２】
又、既に述べた第４の実施の形態の説明においては、素子分離絶縁膜７の上部端面の水平レベルと第一導電層（浮遊ゲート電極）３の上部端面の水平レベルとが等しい場合について説明したが、素子分離絶縁膜７の上部端面の位置は、第一導電層（浮遊ゲート電極）３の上部端面の水平レベルよりも上であっても下であっても良い。
【００７３】
このように、本発明はここでは記載していない様々な実施の形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
【００７４】
【発明の効果】
本発明によれば、隣接セルにそれぞれ配置された第一導電層間の浮遊容量を低減し、同時に同一セル内での第一導電層と第二導電層間の結合容量の値を確保可能なメモリセルトランジスタを有する半導体記憶装置及びその製造方法を提供することができる。
【図面の簡単な説明】
【図１】ワード線に沿った方向で切断した場合の、本発明の第１の実施の形態に係る半導体記憶装置のメモリセルアレイの一部を示す模式的な断面図である。
【図２】図２（ａ）は、本発明の第１の実施の形態に係る半導体記憶装置のメモリセルアレイの一部を示す等価回路図で、図２（ｂ）は、図２（ａ）に対応するメモリセルアレイの一部を示す模式的な上面図である。
【図３】本発明の第１の実施の形態に係る半導体記憶装置の製造方法を説明するための工程断面図である（その１）。
【図４】本発明の第１の実施の形態に係る半導体記憶装置の製造方法を説明するための工程断面図である（その２）。
【図５】本発明の第１の実施の形態に係る半導体記憶装置の製造方法を説明するための工程断面図である（その３）。
【図６】本発明の第１の実施の形態に係る半導体記憶装置の製造方法を説明するための平面図である。
【図７】本発明の第１の実施の形態に係る半導体記憶装置の製造方法を説明するための工程断面図である（その４）。
【図８】比較例に係る半導体記憶装置のメモリセルアレイの製造方法の問題点を説明するための工程断面図である
【図９】本発明の第１の実施の形態に係る半導体記憶装置のメモリセルアレイの変形例を示す等価回路図である。
【図１０】ワード線に沿った方向で切断した場合の、本発明の第２の実施の形態に係る半導体記憶装置のメモリセルアレイの一部を示す模式的な断面図である。
【図１１】本発明の第２の実施の形態に係る半導体記憶装置の製造方法を説明するための工程断面図である（その１）。
【図１２】本発明の第２の実施の形態に係る半導体記憶装置の製造方法を説明するための工程断面図である（その２）。
【図１３】ワード線に沿った方向で切断した場合の、本発明の第３の実施の形態に係る半導体記憶装置のメモリセルアレイの一部を示す模式的な断面図である。
【図１４】本発明の第３の実施の形態に係る半導体記憶装置の製造方法を説明するための工程断面図である（その１）。
【図１５】本発明の第３の実施の形態に係る半導体記憶装置の製造方法を説明するための工程断面図である（その２）。
【図１６】ワード線に沿った方向で切断した場合の、本発明の第４の実施の形態に係る半導体記憶装置のメモリセルアレイの一部を示す模式的な断面図である。
【図１７】本発明の第４の実施の形態に係る半導体記憶装置の製造方法を説明するための工程断面図である（その１）。
【図１８】本発明の第４の実施の形態に係る半導体記憶装置の製造方法を説明するための工程断面図である（その２）。
【図１９】本発明の第４の実施の形態に係る半導体記憶装置の製造方法を説明するための工程断面図である（その３）。
【図２０】本発明の第４の実施の形態に係る半導体記憶装置の製造方法を説明するための工程断面図である（その４）。
【図２１】本発明の第４の実施の形態に係る半導体記憶装置の製造方法を説明するための工程断面図である（その５）。
【図２２】従来の半導体記憶装置のメモリセルアレイの一部を示す模式的な断面図である。
【図２３】他の従来の半導体記憶装置のメモリセルアレイの一部を示す模式的な断面図である。
【符号の説明】
１…半導体基板
２…セル部ゲート絶縁膜
３…第一導電層
４，１１…シリコン窒化膜
５，９ｇ…シリコン酸化膜
６，１２…フォトレジスト
７…素子分離絶縁膜
８…導電層
９，９ａ，９ｂ，９ｃ，９ｄ，９ｅ，９ｆ…導電層間絶縁膜
１０…第二導電層
１３…セル上部分離絶縁膜
１５…第三導電層
ＢＬ2j-1，ＢＬ2j，ＢＬ2j+1，・・・・・…ビット線
Ｃ1…対向側面間容量
Ｃ2…隣接セル間迂回容量
ＳＧＤ，ＳＧＳ…選択ゲート配線
ＷＬ1，ＷＬ2，・・・・・ＷＬ32，ＷＬk-1，ＷＬk，ＷＬk+1，・・・・・…ワード線
【発明の属する技術分野】
本発明は半導体記憶装置に係り、特に第一導電層と第二導電層との間に導電層間絶縁膜を挟んだゲート電極構造を有するメモリセルトランジスタを備えた半導体記憶装置及びその製造方法に関する。
【０００２】
【従来の技術】
半導体記憶装置は、高集積／微細化によってセル間の距離が年率約３０％で縮小している。不揮発性半導体記憶装置では、浮遊状態にされた導電層（多結晶シリコン）中に電荷を保持することでセルに情報を記憶することを可能にしている。微細な不揮発性半導体記憶装置では、第一導電層（浮遊ゲート電極）と第二導電層（制御ゲート電極）の対向面積が小さくなるが、第一導電層と第二導電層の導電層間絶縁膜を介した容量は一定の値を確保する必要がある。即ち、セル間の距離が縮小する結果として３次元的な構造での面積増大させることが不可能となり、従来よりも誘電率の高い絶縁膜を導電層間絶縁膜として用いることが必要になる。しかし、高誘電体を導電層間絶縁膜に適用すると、種々の近接効果が問題となってきている。
【０００３】
例えば、この近接効果に関連して、図２３に示すような不揮発性半導体記憶装置が提案されている（特許文献１参照。）。図２３は、ワード線に沿った方向での切断面で見た模式的な断面図であるが、半導体基板（シリコン基板）１の表面に、素子分離絶縁膜７で分離された複数のメモリセル領域があり、メモリセル領域にはセル部ゲート絶縁膜（トンネル絶縁膜）２、第一導電層（浮遊ゲート電極）３、導電層間絶縁膜９ｆ、第二導電層（制御ゲート電極）１０が順に形成されている。図２３では、隣接セル間の導電層間絶縁膜９ｆを素子分離絶縁膜７上で分断し、分断領域に第二導電層（制御ゲート電極）１０を埋め込んでいる。第一導電層（浮遊ゲート電極）３の頂部にＴ字型の導電層間絶縁膜９ｆが設けられ、導電層間絶縁膜９ｆの庇の縁部分と、素子分離絶縁膜７の頂部との間に、シリコン酸化膜９ｇからなる壁（鞘）が配置されている。
【０００４】
図２３に示すセル構造は、第一導電層中の電荷が、導電層間絶縁膜を伝って隣接セルに移動するのを抑制するためには有効な構造である。更に、隣接する第一導電層３の庇状（Ｔ字型）に張り出した頂部間は、第二導電層１０が埋め込まれているため、対向する第一導電層３間の容量は増大しない。しかし、図２３に示すセル構造では、第一導電層３と第二導電層１０の絶縁性を、薄いシリコン酸化膜９ｇからなる壁（鞘）で確保しているので、第一と第二導電層間がショートする危険があり、歩留まりを低下させるという問題がある。
【０００５】
図２２は、他の従来の不揮発性半導体記憶装置のワード線に沿った方向での切断面で見た模式的な断面図である。図２３と異なり、全面に導電層間絶縁膜９ｅが形成されている。他は図２３に示す構造と同様であり、重複した説明を省略する。図２２は、浮遊ゲート電極である第一導電層３の対向側面間容量Ｃ1と、導電層間絶縁膜９ｅを介した隣接セル間迂回容量Ｃ2とを模式的に示している。
【０００６】
【特許文献１】
特開２００１−１６８３０６号公報
【０００７】
【発明が解決しようとする課題】
微細な不揮発性半導体記憶装置では、セル間の距離が減少するのに伴って、電荷を保持している“書き込みセル”と電荷を保持していない“消去セル”の間で、所謂近接セル間干渉が急激に増大することになる。図２２を例に説明すれば、導電層間絶縁膜９ｅに素子分離絶縁膜７よりも比誘電率εrの高い絶縁膜を用いる場合は、第一導電層３の対向側面間容量Ｃ1よりも導電層間絶縁膜９ｅを介した隣接セル間迂回容量Ｃ2が増大し、隣接セル間干渉の問題を助長するという問題が現れる。
【０００８】
周知のように電気変位（誘電束密度）ベクトルＤは、真空の誘電率ε0、誘電体の比誘電率εr、として電界ベクトルＥと：
Ｄ＝ε0・εr・Ｅ ・・・・・（１）
の関係がある。したがって、比誘電率εrの誘電体中では誘電束は電気力線のε0・εr倍になっている。式（１）から、導電層間絶縁膜９ｅの比誘電率εIPが、素子分離絶縁膜７の比誘電率εSTIより十分大きければ、隣接する第一導電層（浮遊ゲート電極）３間の電気変位（誘電束密度）ベクトルＤは導電層間絶縁膜９ｅに集中するように閉じこめられる傾向にあることがわかる。電気変位ベクトルＤに関するガウスの定理は、電荷密度ρに対して：
divＤ＝ρ ・・・・・（２）
の関係にあることを示すので、電荷ｑからはｑ本の誘電束が出る。一方、コンデンサの容量Ｃは、電極間の電位差Ｖとして：
Ｃ＝ｑ／Ｖ ・・・・・（３）
と表される。即ち、導電層間絶縁膜９ｅの比誘電率εIPが、素子分離絶縁膜７の比誘電率εSTIより十分大きい場合には、導電層間絶縁膜９ｅ側の第一導電層３の表面に、より多くの電荷ｑが誘起されることになり、図２２に示した隣接セル間迂回容量Ｃ2が対向側面間容量Ｃ1に比して相対的に顕著になる。
【０００９】
ここで、第一導電層（浮遊ゲート電極）の膜厚をｔFG、導電層間絶縁膜の膜厚をＴIPとし、平行平板近似が成立すると仮定すれば、対向側面間容量Ｃ1と隣接セル間迂回容量Ｃ2の容量比Ｃ2／Ｃ1は、おおむね：
Ｃ2／Ｃ1＝（ＴIP・εIP）／（ｔFG・εSTI） ・・・・・（４）
で表される。式（４）は電極間距離が対向面積に対して十分小さく、電極のエッジ効果等の無視できる平行平板近似の場合の式である。これに対し、図２２の場合は第一導電層３や導電層間絶縁膜９ｅの３次元的形状効果（図２２で見た断面で、紙面に垂直方向は無限遠に等価とすれば、２次元的形状効果）を考慮する必要があり、平行平板近似の適用は困難である。しかし、定性的には導電層間絶縁膜９ｅの比誘電率εIPが、素子分離絶縁膜７の比誘電率εSTIより十分大きい場合には、導電層間絶縁膜９ｅを介した隣接セル間迂回容量Ｃ2が対向側面間容量Ｃ1に比して顕著になることがわかる。
【００１０】
このため、素子分離絶縁膜７の材料として、比誘電率εr＝３．８〜４のシリコン酸化膜（ＳｉＯ2膜）を用いた場合、導電層間絶縁膜９ｅに比誘電率εr＝８〜１１であるアルミナ膜（Ａｌ2Ｏ3膜）、比誘電率εr＝２２〜２３であるハフニウム酸化膜（ＨｆＯ2膜）、比誘電率εr＝２２〜２３であるジルコニウム酸化膜（ＺｒＯ2膜）、比誘電率εr＝２５〜２７であるタンタル酸化膜（Ｔａ2Ｏ5膜）等の高誘電体膜を用いると、隣接セル間迂回容量Ｃ2が浮遊容量として対向側面間容量Ｃ1に対し顕著になり、近接セル間干渉が大きくなるという不具合がある。
【００１１】
上記問題点を鑑み、本発明は、隣接セルにそれぞれ配置された第一導電層間の浮遊容量を低減し、同時に同一セル内での第一導電層と第二導電層間の結合容量の値を確保可能なメモリセルトランジスタを有する半導体記憶装置及びその製造方法を提供することを目的とする。
【００１２】
【課題を解決するための手段】
上記目的を達成するために、本発明の第１の特徴は、複数のメモリセルトランジスタを列方向及び行方向にアレイ状に配置したメモリセルアレイを備える半導体記憶装置に関する。即ち、本発明の第１の特徴に係る半導体記憶装置のメモリセルアレイは、（イ）行方向に隣接するメモリセルトランジスタ間で列方向に延在する素子分離絶縁膜と、（ロ）行方向に関して素子分離絶縁膜で互いに分離され、上部端面が素子分離絶縁膜の上部端面の最高部の位置よりも低い、メモリセルトランジスタの一部を構成する第一導電層と、（ハ）比誘電率が素子分離絶縁膜の比誘電率より大きい絶縁膜からなり、第一導電層の上部端面から素子分離絶縁膜の上部端面に渡り連続的に形成され、行方向に隣接するメモリセルトランジスタに共通な導電層間絶縁膜と、（ニ）導電層間絶縁膜上に配置され、行方向に隣接するメモリセルトランジスタに共通の第二導電層とを備える。そしてこの半導体記憶装置は、行方向に沿った切断面において、素子分離絶縁膜の上部端面の両側が面取りされていることを要旨とする。
【００１３】
本発明の第２の特徴は、複数のメモリセルトランジスタを列方向及び行方向にアレイ状に配置したメモリセルアレイを備える半導体記憶装置に関する。即ち、本発明の第１の特徴に係る半導体記憶装置のメモリセルアレイは、（イ）行方向に隣接するメモリセルトランジスタ間で列方向に延在する素子分離絶縁膜と、（ロ）行方向に関して素子分離絶縁膜で互いに分離され、上部端面が素子分離絶縁膜の上部端面の最高部の位置よりも低い、メモリセルトランジスタの一部を構成する第一導電層と、（ハ）比誘電率が素子分離絶縁膜の比誘電率より大きい絶縁膜からなり、第一導電層の上部端面から素子分離絶縁膜の上部端面に渡り連続的に形成され、行方向に隣接するメモリセルトランジスタに共通な導電層間絶縁膜と、（ニ）導電層間絶縁膜上に配置され、行方向に隣接するメモリセルトランジスタに共通の第二導電層とを備える。そしてこの半導体記憶装置は、第一導電層の上部端面に対向する第二導電層の下部端面の行方向の寸法が、第一導電層の上部端面の行方向の寸法から、導電層間絶縁膜の膜厚の２倍の寸法を引いた値よりも大きいことを要旨とする。
【００１４】
本発明の第３の特徴は、複数のメモリセルトランジスタを列方向及び行方向にアレイ状に配置したメモリセルアレイを備える半導体記憶装置に関する。即ち、本発明の第１の特徴に係る半導体記憶装置のメモリセルアレイは、（イ）行方向に隣接するメモリセルトランジスタ間で列方向に延在する素子分離絶縁膜と、
行方向に関して素子分離絶縁膜で互いに分離され、メモリセルトランジスタの一部を構成する第一導電層と、（ロ）比誘電率が素子分離絶縁膜の比誘電率より大きい絶縁膜からなり、第一導電層の上部端面から素子分離絶縁膜の上部端面の一部に渡り形成されるとともに、行方向に関して素子分離絶縁膜の上方で、一定距離分離された導電層間絶縁膜と、（ハ）導電層間絶縁膜上にそれぞれ配置されるとともに、行方向に関して素子分離絶縁膜の上方で一定距離分離された第二導電層と、（ニ）一定距離分離する分断領域に挿入された、導電層間絶縁膜より比誘電率の低いセル上部分離絶縁膜と、（ホ）第二導電層上に配置され、行方向に隣接するメモリセルトランジスタの第二導電層を互いに接続する第三導電層とを備えることを要旨とする。
【００１５】
本発明の第４の特徴は、 複数のメモリセルトランジスタが列方向及び行方向にアレイ状に配置されるとともに、行方向に互いに隣接するメモリセルトランジスタ間に素子分離絶縁膜を備える半導体記憶装置の製造方法に関する。即ち、本発明の第１の特徴に係る半導体記憶装置の製造方法は、以下の各工程を含むことを要旨とする：
（イ）半導体基板上に、セル部ゲート絶縁膜を介して第一導電層を、この第一導電層の上部端面が素子分離絶縁膜の上部端面の位置よりも低く、行方向に関して素子分離絶縁膜で分離されるように形成する工程；
（ロ）素子分離絶縁膜の上部端面の角部の面取りをする工程；
（ハ）比誘電率が素子分離絶縁膜の比誘電率より大きい絶縁膜からなる導電層間絶縁膜を、第一導電層の上部端面から素子分離絶縁膜の上部端面に渡り連続的に形成する工程；
（ニ）行方向に隣接するメモリセルトランジスタに共通するように、第二導電層を導電層間絶縁膜上に形成する工程。
【００１６】
本発明の第５の特徴は、複数のメモリセルトランジスタが列方向及び行方向にアレイ状に配置されるとともに、行方向に互いに隣接するメモリセルトランジスタ間に素子分離絶縁膜を備える半導体記憶装置の製造方法に関する。即ち、本発明の第１の特徴に係る半導体記憶装置の製造方法は、以下の各工程を含むことを要旨とする：
（イ）半導体基板上に、セル部ゲート絶縁膜を介して第一導電層を、行方向に関して素子分離絶縁膜で分離されるように形成する工程と、
比誘電率が素子分離絶縁膜の比誘電率より大きい絶縁膜からなる導電層間絶縁膜を、第一導電層の上部端面及び素子分離絶縁膜の上部端面全面に形成する工程；
（ロ）比誘電率が素子分離絶縁膜の比誘電率より大きい絶縁膜からなる導電層間絶縁膜を、第一導電層の上部端面及び素子分離絶縁膜の上部端面全面に形成する工程；
（ハ）導電層間絶縁膜上に、第二導電層を形成する工程；
（ニ）素子分離絶縁膜の上部端面の中央部上で、第二導電層及び素子分離絶縁膜を選択的に除去し、素子分離絶縁膜の一部が露出する溝部を形成し、行方向に関して、第二導電層及び素子分離絶縁膜を分断する工程；
（ホ）この溝部に、導電層間絶縁膜より比誘電率の低いセル上部分離絶縁膜を埋め込む工程；
（ヘ）第二導電層上に第三導電層を堆積し、分断された第二導電層を互いに接続する工程。
【００１７】
【発明の実施の形態】
次に、図面を参照して、本発明の第１〜第４の実施の形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。但し、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。又、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。
【００１８】
又、以下に示す第１〜第４の実施の形態は、この発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。この発明の技術的思想は、特許請求の範囲において、種々の変更を加えることができる。
【００１９】
（第１の実施の形態）
本発明の第１の実施の形態に係る半導体記憶装置は、図１及び図２に示ように、それぞれ独立して電荷蓄積状態が制御される電荷蓄積層を有する複数のメモリセルトランジスタを列方向及び行方向にセルアレイ状に配置したメモリセルアレイを備えるＮＡＮＤ型フラッシュメモリである。図１は図２に示したワード線ＷＬ１，ＷＬ２，・・・・・，ＷＬ３２方向に沿った切断面で見た場合の断面図であるので、図２を先に説明する。
【００２０】
即ち、本発明の第１の実施の形態に係る半導体記憶装置は、図２に示すように、行方向に配列される複数のワード線ＷＬ1，ＷＬ2，・・・・・ＷＬ32と、このワード線ＷＬ1，ＷＬ2，・・・・・ＷＬ32と直交する列方向に配列される複数のビット線ＢＬ2j-1，ＢＬ2j，ＢＬ2j+1，・・・・・を備えている。そして、図２の列方向には、複数のワード線ＷＬ1，ＷＬ2，・・・・・ＷＬ32のいずれかにより、それぞれ電荷蓄積状態を制御される電荷蓄積層を有するメモリセルトランジスタが配列されている。図２の場合は、列方向に３２個のメモリセルトランジスタが配列されてメモリセルユニットを構成した場合を示している。このメモリセルユニットの配列の両端には、列方向に隣接して配置され、メモリセルユニットに配列された一群のメモリセルトランジスタを選択する一対の選択トランジスタが配置されている。この一対の選択トランジスタのそれぞれのゲートには、一対の選択ゲート配線ＳＧＤ，ＳＧＳが接続されている。
【００２１】
そして、図１に示すように、第１の実施の形態に係る半導体記憶装置のメモリセルアレイは、半導体基板１と、この半導体基板１の表面に下部を埋め込まれた複数の素子分離絶縁膜７と、この素子分離絶縁膜７により互いに分離されたセル部ゲート絶縁膜２、第一導電層３を備えている。複数の素子分離絶縁膜７は図２（ｂ）に示すように、複数本のメモリセルユニット間において、壁状に互いに平行に走行している。セル部ゲート絶縁膜２は、素子分離絶縁膜７により互いに分離され、互いに隣接するメモリセルユニットにそれぞれ属するメモリセルトランジスタの一部を構成するように半導体基板１の表面に形成されている。素子分離絶縁膜７の突出部の頂部の角部は、それぞれ面取りされている。このため、図２の行方向（即ち、ワード線ＷＬ1，ＷＬ2，・・・・・ＷＬ32に沿った方向）に沿った切断面において、素子分離絶縁膜７の突出部の頂部は、台形の頂部断面形状をなしている。
【００２２】
更に、第一導電層３は、素子分離絶縁膜７により互いに分離され、互いに隣接するメモリセルユニットにそれぞれ属するメモリセルトランジスタの一部を構成するように幅ＷFGでセル部ゲート絶縁膜２上に形成されている。ここで、第一導電層３の上部端面は、図１に示すように、素子分離絶縁膜７の上部端面の位置よりも低い。言い換えれば、素子分離絶縁膜７の上部端面が第一導電層３の上部端面の位置より高いトポロジーであり、素子分離絶縁膜７の上部端面から第一導電層３の上部端面まではメサ型の傾斜をなしている。このメサ型の傾斜をなす台形の斜面は、図１に示すように、第一導電層３の上部端面に、９０°より大きな角度で交っている。
【００２３】
第１の実施の形態に係る半導体記憶装置においては、一定の膜厚ＴIPの導電層間絶縁膜９ａが第一導電層３の頂部上にそれぞれ配置され、且つ素子分離絶縁膜７の上部を経由し、隣接するメモリセルユニットに共通の膜となるように連続的に形成されている。即ち、共通の導電層間絶縁膜９ａの一部が、それぞれのメモリセルユニットのメモリセルトランジスタの一部を構成している。そして、図１に示すように、第二導電層１０が、導電層間絶縁膜９ａ上に配置されている。第二導電層１０も隣接するメモリセルユニットに共通の配線となるように連続して形成されている。
【００２４】
図１に示すように、導電層間絶縁膜９ａは、各コラムの配置のピッチに対応して、ワード線方向において、一定のピッチで上下に波打っている。導電層間絶縁膜９ａは、素子分離絶縁膜７の上部端面と第一導電層３の上部端面との段差部より薄い膜厚であり、素子分離絶縁膜７の上部端面、この上部端面に連続する傾斜した側壁、及び第一導電層３の頂部にそれぞれ密着して、台形波状に蛇行配置されている。
【００２５】
このように、第１の実施の形態に係る半導体記憶装置のメモリセルトランジスタの導電層間絶縁膜９ａは、ワード線方向の断面で見れば、一定ピッチで上下に変動する台形波形状である。即ち、素子分離絶縁膜７を隔てた隣接セルの第一導電層（浮遊ゲート電極）３の上面よりも、素子分離絶縁膜７の上部が突出した台形形状の周期的変動をワード線方向になしている。このため、従来例の図２２に比べると、素子分離絶縁膜７上の隣接セルをつなぐ導電層間絶縁膜９ａの沿面距離が台形波の形状に対応して長くなっている。既に説明したように、導電層間絶縁膜９ａの比誘電率εIPが、素子分離絶縁膜７の比誘電率εSTIより十分大きければ、隣接する第一導電層（浮遊ゲート電極）３間の電界は導電層間絶縁膜９ａに集中する。即ち、導電層間絶縁膜９ａの比誘電率εIPが、素子分離絶縁膜７の比誘電率εSTIより十分大きい場合には、導電層間絶縁膜９ａを経由する電界ベクトルに起因した隣接セル間迂回容量Ｃ2が、対向側面間容量Ｃ1よりも相対的に大きくなり、近接セル間干渉の主要因となる（図２２参照。）。しかし、図１に示すように、第１の実施の形態に係る半導体記憶装置のメモリセルトランジスタの構造では、導電層間絶縁膜９ａを経由する電界ベクトルは、台形状の素子分離絶縁膜７の頂部を迂回し、電界ベクトルの沿面距離が長くなる。このため、導電層間絶縁膜９ａを介した隣接セル間迂回容量Ｃ2は低減される。
【００２６】
図１に示す構造では、素子分離絶縁膜７の台形の頂部突出部の傾斜側面は、順テーパ（順メサ）のトポロジーであるので、第一導電層（浮遊ゲート電極）３と第二導電層（制御ゲート電極）１０の実効的な対向面積が大きく確保でき、容量低下は最小限に抑えられる。更に、図１に示す第１の実施の形態に係る構造によれば、一定の膜厚ＴIPの導電層間絶縁膜９ａが存在するので、第一導電層（浮遊ゲート電極）３と第二導電層（制御ゲート電極）１０のショート不良は問題とならない。
【００２７】
導電層間絶縁膜９ａとして用いる「高誘電率の絶縁膜」は、素子分離絶縁膜７として、シリコン酸化膜（ＳｉＯ2膜）を用いるのであれば、ＳｉＯ2膜の比誘電率εr＝３．８〜４より、比誘電率εrが大きい材料が対象となる。しかし、素子分離絶縁膜７として、ＳＯＧ膜、有機ポリマ、多孔質絶縁膜等の比誘電率εrが１．３〜３．５程度の低誘電率材料（所謂「ロウｋ材料」）を用いるのであれば、比誘電率εr＝３．８〜４程度のＳｉＯ2膜も対象となりうる。
【００２８】
但し、最小線幅が１００ｎｍ以下に微細化された半導体記憶装置では、第一導電層（浮遊ゲート電極）３と第二導電層（制御ゲート電極）１０間の結合容量を考えれば、ＳｉＯ2膜より比誘電率εrが大きい材料が好ましい。特に、従来のＯＮＯ膜で得られていた比誘電率εr＝５〜５．５と同程度よりも、更に比誘電率εrが大きい材料が好ましい。例えば、εr＝６であるストロンチウム酸化物（ＳｒＯ）膜、εr＝７であるシリコン窒化物（Ｓｉ3Ｎ4）膜、εr＝８〜１１であるアルミニウム酸化物（Ａｌ2Ｏ3）膜、εr＝１０であるマグネシウム酸化物（ＭｇＯ）膜、εr＝１６〜１７であるイットリウム酸化物（Ｙ2Ｏ3）膜、εr＝２２〜２３であるハフニウム酸化物（ＨｆＯ2）膜、εr＝２２〜２３であるジルコニウム酸化物（ＺｒＯ2）膜、εr＝２５〜２７であるタンタル酸化物（Ｔａ2Ｏ5）膜、εr＝４０であるビスマス酸化物（Ｂｉ2Ｏ3）膜のいずれか１つの単層膜或いはこれらの複数を積層した複合膜が使用可能である。Ｔａ2Ｏ5やＢｉ2Ｏ3は多結晶シリコンとの界面における熱的安定性に欠ける（なお、ここで例示したそれぞれの比誘電率εrの値は、製造方法により変化しうるので、場合によりこれらの値から逸脱しうるものである。）。更には、シリコン酸化膜とこれらの複合膜でも良い。複合膜は３層以上の積層構造でも良い。即ち、少なくとも、一部に上記の比誘電率εrが６以上の材料を含む絶縁膜が好ましい。但し、複合膜の場合は膜全体として測定される実効的な比誘電率εreffが６以上になる組み合わせを選択することが好ましい。実効的な比誘電率εreffが６未満では、従来のＯＮＯ膜と同程度であり、ＯＮＯ膜以上の効果が期待できないからである。又、ハフニウム・アルミネート（ＨｆＡｌＯ）膜のような３元系の化合物からなる絶縁膜でも良い。即ち、ストロンチウム（Ｓｒ）、アルミニウム（Ａｌ）、マグネシウム（Ｍｇ）、イットリウム（Ｙ）、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）、タンタル（Ｔａ）、ビスマス（Ｂｉ）のいずれか１つの元素を少なくとも含む酸化物、又はこれらの元素を含むシリコン窒化物が導電層間絶縁膜９ａとして使用可能である。なお、強誘電体のチタン酸ストロンチウム（ＳｒＴｉＯ3）、バリウム・チタン酸ストロンチウム（ＢａＳｒＴｉＯ3）等も高誘電率の絶縁膜材料として使用可能であるが、多結晶シリコンとの界面における熱的安定性に欠ける点と、強誘電体のヒステリシス特性に対する考慮が必要になる。なお、以下の説明では、導電層間絶縁膜９ａとして、アルミナ膜を用いる場合について例示的に説明するが、これに限るものではないことは上記説明から明らかであろう。
【００２９】
第１の実施の形態に係る半導体記憶装置のメモリセルトランジスタの構造は、式（４）で定義される容量比Ｃ2／Ｃ1が１より大きな構造の場合により好ましい。導電層間絶縁膜９ａとしてアルミナ膜を用い、容量比Ｃ2／Ｃ1が１．５の場合は、第１の実施の形態に係る構造により、電気的な干渉効果を約５割低減することが可能である。
【００３０】
図３〜図８を用いて、本発明の第１の実施の形態に係る半導体記憶装置の製造方法を説明する。なお、以下に述べる半導体記憶装置の製造方法は、一例であり、この変形例を含めて、これ以外の種々の製造方法により、実現可能であることは勿論である。
【００３１】
（イ）先ず、ｐ型シリコン基板からなる半導体基板１上に、熱酸化法によるシリコン酸化膜等のセル部ゲート絶縁膜２を１ｎｍから１５ｎｍ程度形成する。ｐ型シリコン基板の代わりに、ｎ型シリコン基板上にｐ型ウェルを形成したものを半導体基板１として、この上に、セル部ゲート絶縁膜２を形成しても良い。このセル部ゲート絶縁膜２の上に化学気相成長法（ＣＶＤ法）によってリン（Ｐ）ドープのポリシリコン等の第一導電層３を１０ｎｍから２００ｎｍ程度形成する。次いでＣＶＤ法によってシリコン窒化膜（Ｓｉ3Ｎ4膜）４を５０ｎｍから２００ｎｍ程度形成し、引き続き、ＣＶＤ法によってシリコン酸化膜５を５０ｎｍから４００ｎｍ程度形成する。次いで、このシリコン酸化膜５上に、フォトレジスト６を塗布し、フォトリソグラフィ技術によりフォトレジスト６を露光現像することで図３の構造断面図を得る。
【００３２】
（ロ）次いで、図３に示したフォトレジスト６をマスクにしてシリコン酸化膜５を反応性イオンエッチング（ＲＩＥ）法でエッチングする。エッチング後にフォトレジスト６を除去し、シリコン酸化膜５をマスクにしてシリコン窒化膜４をＲＩＥ法で選択エッチングする。その後、第一導電層３、セル部ゲート絶縁膜２及び半導体基板（シリコン基板）１をＲＩＥ法でエッチングすることにより、素子分離溝を形成する。次いで、シリコン酸化膜等の素子分離絶縁膜７を２００ｎｍから１５００ｎｍ形成することによって素子分離溝を埋め込む。次いで、化学的機械的研磨（ＣＭＰ）法によりシリコン窒化膜４をストッパーにして平坦化を行い、図４の構造断面図を得る。
【００３３】
（ハ）次いで、熱燐酸（Ｈ3ＰＯ4）等のウェットエッチングで選択的にシリコン窒化膜４を除去し、素子分離絶縁膜７の矩形突出部を形成する。更に、希フッ酸（ＨＦ）溶液等を用いたウェットエッチング若しくはＲＩＥ等のドライエッチングを用いて、シリコン酸化膜等の素子分離絶縁膜７をエッチングする。素子分離絶縁膜７の矩形突出部の角部はエッチング速度が速いため、傾斜側面が順テーパ形状の台形突出部を有する素子分離絶縁膜７が、図５のように形成される。
【００３４】
（ニ）その後、シリコン酸化膜よりも比誘電率εrの大きなアルミナを導電層間絶縁膜９ａとして、シリコン酸化膜換算膜厚で１ｎｍから３０ｎｍ程度になるようにしてＣＶＤ法で堆積する。更に、ＣＶＤ法によりリンドープのポリシリコン等の第二導電層１０を１０ｎｍから２００ｎｍ程度、導電層間絶縁膜９ａ上に堆積することで図１の構造断面図が完成する。
【００３５】
（ホ）更にフォトリソグラフィ技術とＲＩＥを用い、図６に示すセル上面図のワード線ＷＬk-1，ＷＬk，ＷＬk+1，・・・・・方向にセル部ゲート絶縁膜２に達する溝を形成する選択的エッチングを行い、第二導電層（制御ゲート電極）１０、導電層間絶縁膜９ａ、第一導電層（浮遊ゲート電極）３をそれぞれ分離する。即ち、図７（ｂ）に示すように、Ｃ−Ｃ方向から見た断面図では、セル部ゲート絶縁膜２の上部には、第二導電層（制御ゲート電極）１０、導電層間絶縁膜９ａ、第一導電層（浮遊ゲート電極）３が存在しない。この選択的エッチングで、各メモリセルユニットにおいて、それぞれ配列された一群のメモリセルトランジスタが分離される。
【００３６】
以上のように、本発明の第１の実施の形態に係る半導体記憶装置の製造方法によれば、第一導電層（浮遊ゲート電極）３と第二導電層（制御ゲート電極）１０間のカップリング比（結合容量）低下を回避しつつ、同時に、導電層間絶縁膜９ａを介した隣接セル間迂回容量Ｃ2の小さい構造を実現でき、製造歩留まりも高い。
【００３７】
更に、メモリセルトランジスタの分離工程において、図６のＣ−Ｃ方向に沿った断面における第一導電層３の素子分離絶縁膜７の垂直側壁への残りを回避することができる（図６では導電層残膜９として示した。）。このことを、比較例のメモリセル構造の場合の加工前構造断面図である図８（ａ）、加工後構造断面図である図８（ｂ）を用いて説明する。比較例の半導体記憶装置の製造方法においては、素子分離絶縁膜７の矩形突出部の垂直側壁において計られる導電層間絶縁膜９の「高さＢ」（図８（ａ）参照。）が、第１の実施の形態に係る半導体記憶装置の製造方法における素子分離絶縁膜７の台形突出部の傾斜側壁において計られる導電層間絶縁膜９ａの「高さＡ」より大きい（「高さＢ」＞「高さＡ」）。このため、メモリセルトランジスタの分離工程後において、図８（ｂ）に示すように、導電層間絶縁膜９が素子分離絶縁膜７の垂直側壁に残りやすい。更に、これをマスク材として第一導電層３も素子分離絶縁膜７の垂直側壁に残りやすい。これに対し、第１の実施の形態に係る半導体記憶装置の製造方法によれば、図７（ｂ）に示すように、第一導電層３の素子分離絶縁膜７の垂直側壁への残りを回避することができる。
【００３８】
この結果、第１の実施の形態に係る半導体記憶装置の製造方法によれば、第一導電層３の残膜に起因したショート不良を低減できる。
【００３９】
なお、図２にはＮＡＮＤ型のフラッシュメモリを示したが、第１の実施の形態に係る半導体記憶装置のメモリセルトランジスタの構造は、図９に示すようなＡＮＤ型のフラッシュメモリや図示を省略したＤＩＮＯＲ型フラッシュメモリにも同様に適用可能である。
【００４０】
（第２の実施の形態）
図１０は図２（ｂ）に示したワード線ＷＬ１，ＷＬ２，・・・・・，ＷＬ３２方向の断面図である。
【００４１】
本発明の第２の実施の形態に係る半導体記憶装置のメモリセルトランジスタは、図１０に示すように、素子分離絶縁膜７の台形突出部の傾斜側面に接する導電層間絶縁膜９ｂの膜厚Ｔsが、第一導電層（浮遊ゲート電極）３上面部の膜厚ＴIPよりも薄くなっている：
Ｔs＜ＴIP ・・・・・（５）
このため、隣接セルの第一導電層（浮遊ゲート電極）３間の浮遊容量を低減しつつ、第一導電層（浮遊ゲート電極）３と第二導電層（制御ゲート電極）１０間の対向面積を確保してメモリセルのカップリング比（結合容量）低下を回避している。
【００４２】
図１０に示す第２の実施の形態に係る半導体記憶装置のメモリセルトランジスタの構造は、式（４）で定義される容量比Ｃ2／Ｃ1が１より大きな構造の場合により好ましい。容量比Ｃ2／Ｃ1が１．５の場合は、第２の実施の形態に係る構造により、電気的な干渉効果を第１の実施の形態に係る構造に比し、更に約２割低減することが可能である。他は、第１の実施の形態と実質的に同様であるので、重複した記載を省略する。
【００４３】
図１１及び図１２を用いて、本発明の第２の実施の形態に係る半導体記憶装置の製造方法を説明する。なお、以下に述べる半導体記憶装置の製造方法は、一例であり、この変形例を含めて、これ以外の種々の製造方法により、実現可能であることは勿論である。
【００４４】
（イ）先ず、第１の実施の形態に係る半導体記憶装置の製造方法と同様の方法で、図１１の構造断面図を得る。次いで、ＣＶＤ法でシリコン窒化膜を素子分離絶縁膜７の台形突出部及び第一導電層（浮遊ゲート電極）３の上面部を含む全面に堆積する。
【００４５】
（ロ）シリコン窒化膜を堆積した後、指向性が強く（異方性のある）スパッタリング法でアルミナ膜をシリコン窒化膜の上に堆積して、図１２に示すように、アルミナ膜／シリコン窒化膜の積層膜からなる導電層間絶縁膜９ｂをシリコン酸化膜換算膜厚で１ｎｍから３０ｎｍ程度形成する。指向性が強いスパッタリング法は堆積時のチャンバー内圧力を低圧にし、平均自由工程を長くすれば良い。アルミナ膜を、異方性のある（指向性の強い）スパッタリング法で成膜するため、素子分離絶縁膜７の台形突出部の傾斜側面に堆積される導電層間絶縁膜９ｂの膜厚Ｔsが、第一導電層（浮遊ゲート電極）３の上面部の膜厚ＴIPよりも薄くなる。「指向性が強い堆積方法」としては、スパッタリング法の他に真空蒸着法やバイアス・プラズマＣＶＤ等が使用可能である。
【００４６】
（ハ）その後、ＣＶＤ法によりリンドープのポリシリコン等の第二導電層１０を１０ｎｍから２００ｎｍ程度形成することで、図１０に示す第２の実施の形態に係る半導体記憶装置のメモリセルトランジスタの構造断面図が完成する。
【００４７】
以上のように、本発明の第２の実施の形態に係る半導体記憶装置の製造方法によれば、第一導電層（浮遊ゲート電極）３と第二導電層（制御ゲート電極）１０間のカップリング比（結合容量）低下を回避し、同時に、導電層間絶縁膜９ｂを介した隣接セル間迂回容量Ｃ2の小さい構造を簡単に実現できる。更に、第１の実施の形態と同様に、メモリセルトランジスタの分離工程において、図６の点線における第一導電層３の素子分離絶縁膜７の垂直側壁への残りを回避することができる。このため、第一導電層３の残膜に起因したショート不良を低減できる。
【００４８】
なお、第２の実施の形態に係る半導体記憶装置のメモリセルトランジスタの構造では、導電層間絶縁膜９ｂの成膜の一部をスパッタリング法で行っており、且つ、アルミナ膜／シリコン窒化膜の積層膜について示したが、これに限るものではない。高誘電率の絶縁膜としては第１の実施の形態に係る半導体記憶装置において説明した種々の絶縁膜を選択可能で、これらの単層の高誘電率膜若しくはシリコン酸化膜やシリコン窒化膜若しくは他の高誘電率膜との２層以上のいかなる組み合わせによる多層構造でも、第２の実施の形態に係る半導体記憶装置は実現可能である。
【００４９】
（第３の実施の形態）
図１３は図２（ｂ）に示したワード線ＷＬ１，ＷＬ２，・・・・・，ＷＬ３２方向の断面図である。第１及び第２の実施の形態に係る半導体記憶装置のメモリセルトランジスタの構造では、第二導電層（制御ゲート電極）１０の下部端面の寸法ＷCGが、第一導電層（浮遊ゲート電極）３の上部端面の寸法ＷFGから、導電層間絶縁膜の膜厚ＴIPの２倍の寸法を引いた値よりも大きい。図１に示すように、第二導電層１０の下部端面は、第一導電層３の上部端面に対向している。但し、第二導電層１０の下部端面の寸法ＷCG、及び第一導電層３の上部端面の寸法ＷFGは、図２（ｂ）の行方向に沿って測った寸法である。即ち：
ＷCG＞ＷFG−２×ＴIP ・・・・・（６）
関係を満たすように形成されている。このため、隣接セルの第一導電層（浮遊ゲート電極）３間の浮遊容量を低減しつつ、第一導電層（浮遊ゲート電極）３と第二導電層（制御ゲート電極）１０間の対向面積を確保してメモリセルのカップリング比（結合容量）低下を回避している。即ち、素子分離絶縁膜７の台形の頂部突出部の傾斜側面は、順テーパ（順メサ）のトポロジーであるので、式（６）の関係を満たして、第一導電層（浮遊ゲート電極）３と第二導電層（制御ゲート電極）１０の実効的な対向面積が大きく確保でき、容量低下は最小限に抑えられる。
【００５０】
第３の実施の形態に係る半導体記憶装置のメモリセルトランジスタの構造は、式（６）の代わりに、
ＷCG＞ＷFG ・・・・・（７）
の関係を満たす点が、第１及び第２の実施の形態に係る半導体記憶装置のメモリセルトランジスタの構造と異なる。式（７）の関係を満たすようにするため、図１３では、素子分離絶縁膜７と第一導電層（浮遊ゲート電極）３の境界における素子分離絶縁膜７の頂部端面の高さが、第一導電層（浮遊ゲート電極）３の頂部端面より低く位置している。換言すれば、素子分離絶縁膜７の頂部においてメサ型の傾斜をなす台形の斜面、若しくはその延長部が第一導電層（浮遊ゲート電極）３の側面に交わるような構造となっている。
【００５１】
図１３に示す式（７）の関係を満たす構造によれば、隣接セルの第一導電層（浮遊ゲート電極）３間の浮遊容量を低減しつつ、第一導電層（浮遊ゲート電極）３と第二導電層（制御ゲート電極）１０間の対向面積を更に大きく確保できるので、メモリセルのカップリング比（結合容量）低下を回避するうえで有利である。他は、第１の実施の形態と実質的に同様であるので、重複した記載を省略する。
【００５２】
なお、第３の実施の形態に係る半導体記憶装置のメモリセルトランジスタの構造は、式（４）で定義される容量比Ｃ2／Ｃ1が１より大きな構造の場合により好ましい。容量比Ｃ2／Ｃ1が１．５の場合は、第３の実施の形態に係る構造により、電気的な干渉効果は、第１の実施の形態に係る構造よりも約２割程度増加するが、カップリング比が増大する。
【００５３】
図１４及び図１５を用いて、本発明の第３の実施の形態に係る半導体記憶装置の製造方法を説明する。なお、以下に述べる半導体記憶装置の製造方法は、一例であり、この変形例を含めて、これ以外の種々の製造方法により、実現可能であることは勿論である。
【００５４】
（イ）先ず、第１の実施の形態に係る半導体記憶装置の製造方法と同様の方法で、図１４の構造断面図を得る。但し、シリコン酸化膜等の素子分離絶縁膜７の傾斜側壁を得るためのエッチングの際、エッチング量を増やすことで、素子分離絶縁膜７の傾斜した側壁面を後退させる。傾斜した側壁面が後退すると同時に、素子分離絶縁膜７の第一導電層３との境界における素子分離絶縁膜７の頂部端面の高さが、第一導電層３の頂部端面より低くなる。このため、第一導電層３の頂部端面と素子分離絶縁膜７の頂部端面との間に段差部（溝部）が発生する。
【００５５】
（ロ）次いで、ＣＶＤ法等でハフニウム酸化膜とアルミナ膜の積層膜からなる導電層間絶縁膜９ｃをシリコン酸化膜換算膜厚で１ｎｍから３０ｎｍ程度形成し、図１５の構造断面図を得る。
【００５６】
（ハ）次いで、ＣＶＤ法によりリンドープのポリシリコン等の第二導電層１０を１０ｎｍから２００ｎｍ程度形成することで、図１３に示す第３の実施の形態に係る半導体記憶装置のメモリセルトランジスタの構造が完成する。
【００５７】
以上のように、本発明の第３の実施の形態に係る半導体記憶装置の製造方法によれば、第一導電層（浮遊ゲート電極）３と第二導電層（制御ゲート電極）１０間のカップリング比（結合容量）低下を回避しつつ、同時に、導電層間絶縁膜９ｃを介した隣接セル間迂回容量Ｃ2の小さい構造を実現でき、製造歩留まりも高い。更に、第１及び第２の実施の形態と同様に、メモリセルトランジスタの分離工程において、図６の点線における第一導電層３の素子分離絶縁膜７の垂直側壁への残りを回避することができる。このため、第一導電層３の残膜に起因したショート不良を低減できる。
【００５８】
なお、第３の実施の形態では、素子分離絶縁膜７となるシリコン酸化膜のエッチング量の制御で、式（７）の関係を実現しているが、これに限るものではなく、他の方法でも良い。
【００５９】
（第４の実施の形態）
図１６は図２（ｂ）に示したワード線ＷＬ１，ＷＬ２，・・・・・，ＷＬ３２方向の断面図である。
【００６０】
本発明の第４の実施の形態に係る半導体記憶装置のメモリセルトランジスタは、図１６に示すように、複数本のメモリセルユニット間において、互いに平行に列方向に走行する複数の素子分離絶縁膜７と、素子分離絶縁膜７で互いに分離され、メモリセルユニットにそれぞれ属するメモリセルトランジスタの一部を構成する第一導電層３と、比誘電率εrが素子分離絶縁膜７の比誘電率εrより大きい絶縁膜からなり、第一導電層３の上部端面から素子分離絶縁膜７の上部端面の一部に渡り形成されるとともに、行方向に関して素子分離絶縁膜７の上方で、一定距離分離された導電層間絶縁膜９ｄと、導電層間絶縁膜９ｄ上にそれぞれ配置されるとともに、行方向に関して素子分離絶縁膜７の上方で一定距離分離された第二導電層１０と、一定距離分離する分断領域に挿入された、導電層間絶縁膜９ｄより比誘電率εrの低いセル上部分離絶縁膜１３と、第二導電層１０上に配置され、隣接するメモリセルユニットの第二導電層１０を互いに接続する第三導電層１５とを備える。
【００６１】
即ち、素子分離絶縁膜７を隔てた隣接セル間の導電層間絶縁膜９ｄが素子分離絶縁膜７上で分断されており、分断領域には導電層間絶縁膜９ｄより比誘電率εrの低いセル上部分離絶縁膜１３が埋め込まれている。このため、導電層間絶縁膜９ｄを介した隣接セルの第一導電層３間の浮遊容量を低減しつつ、第一導電層３と第二導電層１０の絶縁性を十分に確保できる構造となっている。なお、第４の実施の形態に係る構造であれば、第一導電層３と第二導電層１０のショート不良は問題とならない。
【００６２】
又、第４の実施の形態に係る半導体記憶装置のメモリセルトランジスタの構造は、式（４）で定義される容量比Ｃ2／Ｃ1が１より大きな構造の場合により好ましい。容量比Ｃ2／Ｃ1が１．５の場合は、第４の実施の形態に係る構造により、電気的な干渉効果を約２割低減することが可能である。他は、第１〜第３の実施の形態と実質的に同様であるので、重複した記載を省略する。
【００６３】
図１７〜２１を用いて、本発明の第４の実施の形態に係る半導体記憶装置の製造方法を説明する。なお、以下に述べる半導体記憶装置の製造方法は、一例であり、この変形例を含めて、これ以外の種々の製造方法により、実現可能であることは勿論である。
【００６４】
（イ）先ず、第１の実施の形態に係る半導体記憶装置の製造方法と同様の方法で（図３及び図４参照。）、図１７の構造断面図を得る。次いで、シリコン酸化膜５とシリコン窒化膜４のエッチング速度がほぼ等しいウェットエッチングを用いて、シリコン窒化膜４及びシリコン酸化膜５をエッチングすることで図１８の構造断面図を得る。なお、図１８の構造断面図を得るための他の手段として、図１７の構造断面図を得た後に、シリコン窒化膜４及びシリコン酸化膜５に対する同程度のエッチングレートのＲＩＥ法等のドライエッチングを用い図１８の構造断面図を得ることも可能である。更に、図１８の構造断面図と同等の構造を得るための他の手段として、図１７の構造断面図を得た後に、シリコン窒化膜４を選択的にウェットエッチング除去し、次いで、ＣＶＤ法によって導電層８を１０ｎｍから２００ｎｍ程度形成し、次いでＣＭＰ法によりシリコン酸化膜等からなる素子分離絶縁膜７をストッパーにして平坦化を行い、図１９の構造断面図を得ることも可能である。
【００６５】
（ロ）次いで、シリコン酸化膜よりも比誘電率εrの大きな導電層間絶縁膜９ｄをシリコン酸化膜換算膜厚で１ｎｍから３０ｎｍ程度形成する。ここでは、導電層間絶縁膜９ｄとして単層の高誘電率膜について例示するが、第１の実施の形態で説明したようなシリコン酸化膜やシリコン窒化膜若しくは他の高誘電率膜との２層以上のいかなる組み合わせによる多層構造でも実現可能である。
【００６６】
（ハ）その後、ＣＶＤ法により第二導電層１０を１０ｎｍから２００ｎｍ程度形成する。更に、第二導電層１０の上に、ＣＶＤ法によりシリコン窒化膜１１を５０ｎｍから２００ｎｍ程度堆積する。更に、このシリコン窒化膜１１上に、フォトレジスト１２を塗布し，図２０に示すように、フォトリソグラフィ技術によりフォトレジスト１２を露光・現像する。
【００６７】
（ニ）そして、図２０に示したフォトレジスト１２をマスクにして、シリコン窒化膜１１を、端部が順メサのテーパ状になるようにエッチングする。エッチング後にフォトレジスト１２を除去すると、テーパ形状に起因して、図２０に示したフォトレジスト１２の間隔より狭い開口部を備えたシリコン窒化膜１１のマスクが完成する。この開口部を狭めたシリコン窒化膜１１をマスクにして第二導電層１０及び導電層間絶縁膜９ｄの一部をＲＩＥ法で選択エッチングし、更に、シリコン窒化膜１１を選択的に除去すれば、フォトリソグラフィ技術によるスペース幅の限界よりも狭い溝が開口できる。
【００６８】
（ホ）次に、ＣＶＤ法によりシリコン酸化膜等のセル上部分離絶縁膜１３を図２１に示すように、１０ｎｍから２００ｎｍ程度堆積する。その後、ＣＭＰ法により第二導電層をストッパーにしてセル上部分離絶縁膜１３の平坦化を行う。更に、ＣＶＤ法によりリン（Ｐ）ドープのポリシリコン等の第三導電層１５を１０ｎｍから２００ｎｍ程度形成することで、図１６に示す第４の実施の形態に係る半導体記憶装置のメモリセルトランジスタの構造断面図が完成する。
【００６９】
以上のように、本発明の第４の実施の形態に係る半導体記憶装置の製造方法によれば、第一導電層（浮遊ゲート電極）３と第二導電層（制御ゲート電極）１０間のカップリング比（結合容量）低下を回避しつつ、導電層間絶縁膜９ｄを介した隣接セル間迂回容量Ｃ2の小さい構造を実現でき、製造歩留まりも高い。
【００７０】
（その他の実施の形態）
上記のように、本発明は第１乃至第４の実施の形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。
【００７１】
例えば、既に述べた第１乃至第３の実施の形態の説明においては、素子分離絶縁膜７の突出部の角部が順テーパの平面をなすように面取りされ、突出部が台形の頂部断面形状を有する場合について説明した。しかし、突出部の面取り部のトポロジーはこれに限られず、例えば、突出部の角部は曲面で面取りされていても良い。或いは、異なるテーパ角の複数の面から面取り部を構成しても良い。
【００７２】
又、既に述べた第４の実施の形態の説明においては、素子分離絶縁膜７の上部端面の水平レベルと第一導電層（浮遊ゲート電極）３の上部端面の水平レベルとが等しい場合について説明したが、素子分離絶縁膜７の上部端面の位置は、第一導電層（浮遊ゲート電極）３の上部端面の水平レベルよりも上であっても下であっても良い。
【００７３】
このように、本発明はここでは記載していない様々な実施の形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
【００７４】
【発明の効果】
本発明によれば、隣接セルにそれぞれ配置された第一導電層間の浮遊容量を低減し、同時に同一セル内での第一導電層と第二導電層間の結合容量の値を確保可能なメモリセルトランジスタを有する半導体記憶装置及びその製造方法を提供することができる。
【図面の簡単な説明】
【図１】ワード線に沿った方向で切断した場合の、本発明の第１の実施の形態に係る半導体記憶装置のメモリセルアレイの一部を示す模式的な断面図である。
【図２】図２（ａ）は、本発明の第１の実施の形態に係る半導体記憶装置のメモリセルアレイの一部を示す等価回路図で、図２（ｂ）は、図２（ａ）に対応するメモリセルアレイの一部を示す模式的な上面図である。
【図３】本発明の第１の実施の形態に係る半導体記憶装置の製造方法を説明するための工程断面図である（その１）。
【図４】本発明の第１の実施の形態に係る半導体記憶装置の製造方法を説明するための工程断面図である（その２）。
【図５】本発明の第１の実施の形態に係る半導体記憶装置の製造方法を説明するための工程断面図である（その３）。
【図６】本発明の第１の実施の形態に係る半導体記憶装置の製造方法を説明するための平面図である。
【図７】本発明の第１の実施の形態に係る半導体記憶装置の製造方法を説明するための工程断面図である（その４）。
【図８】比較例に係る半導体記憶装置のメモリセルアレイの製造方法の問題点を説明するための工程断面図である
【図９】本発明の第１の実施の形態に係る半導体記憶装置のメモリセルアレイの変形例を示す等価回路図である。
【図１０】ワード線に沿った方向で切断した場合の、本発明の第２の実施の形態に係る半導体記憶装置のメモリセルアレイの一部を示す模式的な断面図である。
【図１１】本発明の第２の実施の形態に係る半導体記憶装置の製造方法を説明するための工程断面図である（その１）。
【図１２】本発明の第２の実施の形態に係る半導体記憶装置の製造方法を説明するための工程断面図である（その２）。
【図１３】ワード線に沿った方向で切断した場合の、本発明の第３の実施の形態に係る半導体記憶装置のメモリセルアレイの一部を示す模式的な断面図である。
【図１４】本発明の第３の実施の形態に係る半導体記憶装置の製造方法を説明するための工程断面図である（その１）。
【図１５】本発明の第３の実施の形態に係る半導体記憶装置の製造方法を説明するための工程断面図である（その２）。
【図１６】ワード線に沿った方向で切断した場合の、本発明の第４の実施の形態に係る半導体記憶装置のメモリセルアレイの一部を示す模式的な断面図である。
【図１７】本発明の第４の実施の形態に係る半導体記憶装置の製造方法を説明するための工程断面図である（その１）。
【図１８】本発明の第４の実施の形態に係る半導体記憶装置の製造方法を説明するための工程断面図である（その２）。
【図１９】本発明の第４の実施の形態に係る半導体記憶装置の製造方法を説明するための工程断面図である（その３）。
【図２０】本発明の第４の実施の形態に係る半導体記憶装置の製造方法を説明するための工程断面図である（その４）。
【図２１】本発明の第４の実施の形態に係る半導体記憶装置の製造方法を説明するための工程断面図である（その５）。
【図２２】従来の半導体記憶装置のメモリセルアレイの一部を示す模式的な断面図である。
【図２３】他の従来の半導体記憶装置のメモリセルアレイの一部を示す模式的な断面図である。
【符号の説明】
１…半導体基板
２…セル部ゲート絶縁膜
３…第一導電層
４，１１…シリコン窒化膜
５，９ｇ…シリコン酸化膜
６，１２…フォトレジスト
７…素子分離絶縁膜
８…導電層
９，９ａ，９ｂ，９ｃ，９ｄ，９ｅ，９ｆ…導電層間絶縁膜
１０…第二導電層
１３…セル上部分離絶縁膜
１５…第三導電層
ＢＬ2j-1，ＢＬ2j，ＢＬ2j+1，・・・・・…ビット線
Ｃ1…対向側面間容量
Ｃ2…隣接セル間迂回容量
ＳＧＤ，ＳＧＳ…選択ゲート配線
ＷＬ1，ＷＬ2，・・・・・ＷＬ32，ＷＬk-1，ＷＬk，ＷＬk+1，・・・・・…ワード線
Claims (17)
- 複数のメモリセルトランジスタを列方向及び行方向にアレイ状に配置してメモリセルアレイが形成され、前記メモリセルアレイは、
前記行方向に隣接する複数のメモリセルトランジスタ間で前記列方向に延在する素子分離絶縁膜と、
前記行方向に関して前記素子分離絶縁膜で互いに分離され、上面が前記素子分離絶縁膜の上面の最高部の位置よりも低い、前記複数のメモリセルトランジスタのそれぞれの浮遊電極を構成する第一導電層と、
比誘電率が前記素子分離絶縁膜の比誘電率より大きい絶縁膜からなり、前記第一導電層の上面から前記素子分離絶縁膜の上面に渡り連続的に形成され、前記行方向に隣接する複数のメモリセルトランジスタに共通な導電層間絶縁膜と、
前記導電層間絶縁膜上に配置され、前記行方向に隣接する複数のメモリセルトランジスタに共通の制御電極を構成する第二導電層
とを備える半導体記憶装置であって、前記行方向に沿った切断面において、前記素子分離絶縁膜の頂部が、該頂部の上面に向かって先細となるように、両側に斜面を備えることを特徴とする半導体記憶装置。 - 前記行方向に沿った切断面において、前記導電層間絶縁膜の頂部が台形形状をなすことを特徴とする請求項１に記載の半導体記憶装置。
- 前記行方向に沿った切断面において、前記台形の斜面の仮想的延長面が前記第一導電層の上面の仮想的延長面に、前記第一導電層の上面の端部で交わることを特徴とする請求項２に記載の半導体記憶装置。
- 前記行方向に沿った切断面において、前記台形の斜面の少なくとも一部が順テーパ方向に傾斜し、前記第一導電層の上面の仮想的延長面に９０°より大きな角度をなして、前記第一導電層の上面の端部で交わることを特徴とする請求項２に記載の半導体記憶装置。
- 前記行方向に沿った切断面において、前記台形の斜面の仮想的延長面が前記第一導電層の側面に交わることを特徴とする請求項２に記載の半導体記憶装置。
- 前記台形の斜面に接した部分の前記導電層間絶縁膜の膜厚が、前記第一導電層の上面に接した部分の前記導電層間絶縁膜の膜厚よりも薄いことを特徴とする請求項２〜５のいずれか１項に記載の半導体記憶装置。
- 複数のメモリセルトランジスタを列方向及び行方向にアレイ状に配置してメモリセルアレイが形成され、前記メモリセルアレイは、
前記行方向に隣接する複数のメモリセルトランジスタ間で前記列方向に延在する素子分離絶縁膜と、
前記行方向に関して前記素子分離絶縁膜で互いに分離され、上面が前記素子分離絶縁膜の上面の最高部の位置よりも低い、前記複数のメモリセルトランジスタのそれぞれの浮遊電極を構成する第一導電層と、
比誘電率が前記素子分離絶縁膜の比誘電率より大きい絶縁膜からなり、前記第一導電層の上面から前記素子分離絶縁膜の上面に渡り連続的に形成され、前記行方向に隣接するメモリセルトランジスタに共通な導電層間絶縁膜と、
前記導電層間絶縁膜上と前記第一導電層上に、前記行方向に沿った切断面において、前記第一導電層の上面に対向する底面と、該底面に向かって下方に先細となる両側の斜面とで囲まれた下方突出部を有して配置され、前記行方向に隣接する複数のメモリセルトランジスタに共通の制御電極を構成する第二導電層
とを備える半導体記憶装置であって、前記下方突出部の底面の前記行方向の寸法が、前記第一導電層の上面の前記行方向の寸法から、前記導電層間絶縁膜の膜厚の２倍の寸法を引いた値よりも大きいことを特徴とする半導体記憶装置。 - 前記下方突出部の底面の前記行方向の寸法が、前記第一導電層の上面の前記行方向の寸法よりも大きいことを特徴とする請求項７に記載の半導体記憶装置。
- 複数のメモリセルトランジスタを列方向及び行方向にアレイ状に配置してメモリセルアレイが形成され、前記メモリセルアレイは、
前記行方向に隣接する複数のメモリセルトランジスタ間で前記列方向に延在する素子分離絶縁膜と、
前記行方向に関して前記素子分離絶縁膜で互いに分離され、前記複数のメモリセルトランジスタのそれぞれの浮遊電極を構成する第一導電層と、
比誘電率が前記素子分離絶縁膜の比誘電率より大きい絶縁膜からなり、前記第一導電層の上面から前記素子分離絶縁膜の上面の一部に渡り形成されるとともに、前記行方向に関して前記素子分離絶縁膜の上方で、前記素子分離絶縁膜の上方に設けられた分断領域により分離された複数の導電層間絶縁膜と、
前記導電層間絶縁膜上にそれぞれ配置されるとともに、前記行方向に関して前記素子分離絶縁膜の上方で前記分断領域により分離された前記複数のメモリセルトランジスタのそれぞれの制御電極の一部を構成する第二導電層と、
前記第二導電層及び前記導電層間絶縁膜を貫通する前記分断領域に挿入された、前記導電層間絶縁膜より比誘電率の低いセル上部分離絶縁膜と、
前記第二導電層上に配置され、前記行方向に隣接するメモリセルトランジスタの前記第二導電層を互いに接続し、前記複数のメモリセルトランジスタのそれぞれの制御電極の他の一部を構成する第三導電層
とを備えることを特徴とする半導体記憶装置。 - 前記導電層間絶縁膜の膜厚と前記導電層間絶縁膜の比誘電率の積が、前記第一導電層の膜厚と前記素子分離絶縁膜の比誘電率の積よりも大きいことを特徴とする請求項１〜９のいずれか１項に記載の半導体記憶装置。
- 前記導電層間絶縁膜は、シリコン窒化物、アルミニウム酸化物、ハフニウム酸化物、ジルコニウム酸化物のいずれか１つの単層膜若しくは、これらの複数の組み合わせからなる積層膜、或いは、シリコン酸化物とこれらの少なくとも１つの組み合わせからなる積層膜であることを特徴とする請求項１〜１０のいずれか１項に記載の半導体記憶装置。
- 前記導電層間絶縁膜は、比誘電率が６以上の単層膜、或いは実効的な比誘電率が６以上の積層膜であることを特徴とする請求項１〜１０のいずれか１項に記載の半導体記憶装置。
- 複数のメモリセルトランジスタが列方向及び行方向にアレイ状に配置されるとともに、前記行方向に互いに隣接する複数のメモリセルトランジスタ間に素子分離絶縁膜を備える半導体記憶装置の製造方法であって、
半導体基板上に、セル部ゲート絶縁膜を介して第一導電層を、該第一導電層の上面が前記素子分離絶縁膜の上面の位置よりも低く、前記行方向に関して前記素子分離絶縁膜で分離されるように形成する工程と、
前記行方向に沿った切断面に現れる前記素子分離絶縁膜の頂部の両側の角部の面取りをし、前記切断面の形状が前記頂部の上面に向かって先細となるように、前記頂部の両側に斜面を形成する工程と、
比誘電率が前記素子分離絶縁膜の比誘電率より大きい絶縁膜からなる導電層間絶縁膜を、前記第一導電層の上面から前記素子分離絶縁膜の上面に渡り連続的に形成する工程と、
前記行方向に隣接する複数のメモリセルトランジスタに共通するように、第二導電層を前記導電層間絶縁膜上に形成する工程
とを含み、前記第一導電層により前記複数のメモリセルトランジスタのそれぞれの浮遊電極を構成し、前記第二導電層により前記複数のメモリセルトランジスタのそれぞれの制御電極を構成することを特徴とする半導体記憶装置の製造方法。 - 前記斜面を形成する工程は、前記行方向に沿った切断面において、前記面取りにより形成される斜面の仮想的延長面が前記第一導電層の側面に交わるように行うことを特徴とする請求項１３に記載の半導体記憶装置の製造方法。
- 前記導電層間絶縁膜を形成する工程は、前記面取りにより形成される斜面に接した部分の前記導電層間絶縁膜の膜厚が、前記第一導電層の上面に接した部分の前記導電層間絶縁膜の膜厚よりも薄くなるように行うことを特徴とする請求項１３又は１４に記載の半導体記憶装置の製造方法。
- 前記導電層間絶縁膜を形成する工程を、指向性の強い堆積方法を用い、前記面取りにより形成される斜面に接した部分の前記導電層間絶縁膜の膜厚を、前記第一導電層の上面に接した部分の前記導電層間絶縁膜の膜厚よりも薄くすることを特徴とする請求項１３又は１４に記載の半導体記憶装置の製造方法。
- 複数のメモリセルトランジスタが列方向及び行方向にアレイ状に配置されるとともに、前記行方向に互いに隣接する複数のメモリセルトランジスタ間に素子分離絶縁膜を備える半導体記憶装置の製造方法であって、
半導体基板上に、セル部ゲート絶縁膜を介して第一導電層を、前記行方向に関して前記素子分離絶縁膜で分離されるように形成する工程と、
比誘電率が前記素子分離絶縁膜の比誘電率より大きい絶縁膜からなる導電層間絶縁膜を、前記第一導電層の上面及び前記素子分離絶縁膜の上面全面に形成する工程と、
前記導電層間絶縁膜上に、第二導電層を形成する工程と、
前記素子分離絶縁膜の上面の中央部上で、前記第二導電層及び前記素子分離絶縁膜を選択的に除去し、前記素子分離絶縁膜の一部が露出する溝部を形成し、前記行方向に関して、前記第二導電層及び前記素子分離絶縁膜を分断する工程と、
該溝部に、前記導電層間絶縁膜より比誘電率の低いセル上部分離絶縁膜を埋め込む工程と、
前記第二導電層上に第三導電層を堆積し、分断された前記第二導電層を互いに接続する工程
とを含み、前記第一導電層により前記複数のメモリセルトランジスタのそれぞれの浮遊電極を構成し、前記第二及び第三導電層により前記複数のメモリセルトランジスタのそれぞれの制御電極を構成することを特徴とする半導体記憶装置の製造方法。
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