JP2010021237A - 不揮発性半導体記憶装置およびその製造方法 - Google Patents
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Abstract
【課題】浮遊ゲート電極の高さを低くして制御ゲート電極の形成を容易にしつつ、浮遊ゲート電極と制御ゲート電極とのカップリング比を増加させるとともにメモリセルトランジスタ間の干渉効果を低減することが可能な不揮発性半導体記憶装置を提供する。
【解決手段】不揮発性半導体記憶装置は、半導体基板平面上で第2の方向に隣接する浮遊ゲート電極2間の素子分離領域上には、第1の絶縁膜3が形成されている。制御ゲート電極1は、素子分離領域上の第1の方向の幅D1が素子領域上の第1の方向の幅D2よりも広い。
【選択図】図3B
【解決手段】不揮発性半導体記憶装置は、半導体基板平面上で第2の方向に隣接する浮遊ゲート電極2間の素子分離領域上には、第1の絶縁膜3が形成されている。制御ゲート電極1は、素子分離領域上の第1の方向の幅D1が素子領域上の第1の方向の幅D2よりも広い。
【選択図】図3B
Description
本発明は、浮遊ゲート電極と制御ゲート電極とを有する不揮発性半導体記憶装置およびその製造方法に関するものである。
近年、NAND型フラッシュメモリの微細化が進んでいる。このように微細化が進むと、積層ポリシリコン型の従来のメモリセルでは、以下の式(1)〜(3)で表されるように、寄生容量の効果によりカップリング比の確保が困難になってくる。
ここで、トンネル酸化膜の容量Coxと膜厚tox、そして面積Soxの関係は、式(1)のように表される。なお、εはトンネル酸化膜の誘電率である。
Cox=εSox/tox・・・(1)
また、隣接するポリシリコン間の絶縁膜(IPD)の容量Cipdと絶縁膜の容量膜厚tipd(SiO2換算)、そして面積Sipdの関係は、式(2)のように表される。
Cipd=εSipd/tipd・・・(2)
したがって、カップリング比Crは、式(3)のように表される。
Cr=Cipd/(Cox+Cipd)・・・(3)
ここで、近年、浮遊ゲート電極(FG:Floating Gate)の両側に制御ゲート電極(CG:Control Gate)が配置されるセル構造を有するNAND型フラッシュメモリが提案されている(例えば、特許文献1参照。)。このNAND型フラッシュメモリは、浮遊ゲートの側壁において、式(3)で表される所望のカップリング比Crを確保することができる。
特許第3851914号公報
Cox=εSox/tox・・・(1)
また、隣接するポリシリコン間の絶縁膜(IPD)の容量Cipdと絶縁膜の容量膜厚tipd(SiO2換算)、そして面積Sipdの関係は、式(2)のように表される。
Cipd=εSipd/tipd・・・(2)
したがって、カップリング比Crは、式(3)のように表される。
Cr=Cipd/(Cox+Cipd)・・・(3)
ここで、近年、浮遊ゲート電極(FG:Floating Gate)の両側に制御ゲート電極(CG:Control Gate)が配置されるセル構造を有するNAND型フラッシュメモリが提案されている(例えば、特許文献1参照。)。このNAND型フラッシュメモリは、浮遊ゲートの側壁において、式(3)で表される所望のカップリング比Crを確保することができる。
本発明は、浮遊ゲート電極と制御ゲート電極とのカップリング比を増加させることが可能な不揮発性半導体記憶装置およびその製造方法を提供することを目的とする。
本発明の一態様に係る実施例に従った不揮発性半導体記憶装置は、
素子領域と素子分離領域とが交互に形成された半導体基板の前記素子領域上にゲート絶縁膜を介して形成された浮遊ゲート電極と、前記半導体基板平面上で前記素子分離領域が延びる第1の方向と直交する第2の方向に延びて前記浮遊ゲート電極の両側に形成され、前記浮遊ゲート電極との間にIPD膜が介在する制御ゲート電極と、を有するメモリセルトランジスタを備え、
前記半導体基板平面上で前記第2の方向に隣接する前記浮遊ゲート電極間の前記素子分離領域上には、第1の絶縁膜が形成されており、
前記制御ゲート電極は、前記素子分離領域上の前記第1の方向の幅が前記素子領域上の前記第1の方向の幅よりも広いことを特徴とする。
素子領域と素子分離領域とが交互に形成された半導体基板の前記素子領域上にゲート絶縁膜を介して形成された浮遊ゲート電極と、前記半導体基板平面上で前記素子分離領域が延びる第1の方向と直交する第2の方向に延びて前記浮遊ゲート電極の両側に形成され、前記浮遊ゲート電極との間にIPD膜が介在する制御ゲート電極と、を有するメモリセルトランジスタを備え、
前記半導体基板平面上で前記第2の方向に隣接する前記浮遊ゲート電極間の前記素子分離領域上には、第1の絶縁膜が形成されており、
前記制御ゲート電極は、前記素子分離領域上の前記第1の方向の幅が前記素子領域上の前記第1の方向の幅よりも広いことを特徴とする。
本発明の一態様に係る実施例に従った不揮発性半導体記憶装置の設計装置は、
素子領域と素子分離領域とが交互に形成された半導体基板の前記素子領域上にゲート絶縁膜を介して形成された浮遊ゲート電極と、前記半導体基板平面上で前記素子分離領域が延びる第1の方向と直交する第2の方向に延びて前記浮遊ゲート電極の両側に形成され、前記浮遊ゲート電極との間にIPD膜が介在する制御ゲート電極と、を有するメモリセルトランジスタを備えた不揮発性半導体記憶装置の製造方法であって、
前記半導体基板上に前記ゲート絶縁膜を形成し、
前記ゲート絶縁膜上に前記浮遊ゲート電極となる第1の導電体膜を形成し、
前記第1の導電体膜上に絶縁膜を形成し、
前記素子分離領域に相当する領域が開口した第1のパターンをマスクとして、前記絶縁膜、前記第1の導電膜、前記ゲート絶縁膜、および前記半導体基板の上部を異方的にエッチングして、トレンチを形成し、
前記トレンチに絶縁膜を充填することにより、前記素子分離領域を構成する素子分離絶縁膜を形成し、
前記絶縁膜上および前記素子分離絶縁膜上で前記第2の方向に延びる第2のパターンをマスクとして、前記絶縁膜、前記第1の導電体膜、および前記素子分離絶縁膜を異方的にエッチングして、前記浮遊ゲート電極を形成し、
前記素子分離絶縁膜の上面のうち前記第2のパターンでマスクされていた部分を被覆する第3のパターンをマスクとして、前記素子分離絶縁膜を選択的且つ等方的にエッチングすることにより、前記素子分離絶縁膜の第1の方向の幅を狭くし、
少なくとも前記浮遊ゲート電極の表面上に前記IPD膜を成膜し、
前記浮遊ゲート電極間および前記素子分離絶縁膜間に第2の導電体膜を充填することにより、前記第2の方向に延びる制御ゲート電極を形成することを特徴とする。
素子領域と素子分離領域とが交互に形成された半導体基板の前記素子領域上にゲート絶縁膜を介して形成された浮遊ゲート電極と、前記半導体基板平面上で前記素子分離領域が延びる第1の方向と直交する第2の方向に延びて前記浮遊ゲート電極の両側に形成され、前記浮遊ゲート電極との間にIPD膜が介在する制御ゲート電極と、を有するメモリセルトランジスタを備えた不揮発性半導体記憶装置の製造方法であって、
前記半導体基板上に前記ゲート絶縁膜を形成し、
前記ゲート絶縁膜上に前記浮遊ゲート電極となる第1の導電体膜を形成し、
前記第1の導電体膜上に絶縁膜を形成し、
前記素子分離領域に相当する領域が開口した第1のパターンをマスクとして、前記絶縁膜、前記第1の導電膜、前記ゲート絶縁膜、および前記半導体基板の上部を異方的にエッチングして、トレンチを形成し、
前記トレンチに絶縁膜を充填することにより、前記素子分離領域を構成する素子分離絶縁膜を形成し、
前記絶縁膜上および前記素子分離絶縁膜上で前記第2の方向に延びる第2のパターンをマスクとして、前記絶縁膜、前記第1の導電体膜、および前記素子分離絶縁膜を異方的にエッチングして、前記浮遊ゲート電極を形成し、
前記素子分離絶縁膜の上面のうち前記第2のパターンでマスクされていた部分を被覆する第3のパターンをマスクとして、前記素子分離絶縁膜を選択的且つ等方的にエッチングすることにより、前記素子分離絶縁膜の第1の方向の幅を狭くし、
少なくとも前記浮遊ゲート電極の表面上に前記IPD膜を成膜し、
前記浮遊ゲート電極間および前記素子分離絶縁膜間に第2の導電体膜を充填することにより、前記第2の方向に延びる制御ゲート電極を形成することを特徴とする。
本発明の不揮発性半導体記憶装置およびその製造方法によれば、浮遊ゲート電極と制御ゲート電極とのカップリング比を増加させることができる。
(比較例)
ここで、既述のようなNAND型フラッシュメモリと同様の構成を有する比較例について検討する。
ここで、既述のようなNAND型フラッシュメモリと同様の構成を有する比較例について検討する。
図1は、比較例であるNAND型フラッシュメモリ100aのメモリセルアレイ近傍の模式的なパターンの平面図である。また、図2Aは、図1に示すNAND型フラッシュメモリ100aのメモリセルアレイのX−X方向の断面を示す図である。また、図2Bは、図1に示すNAND型フラッシュメモリ100aのメモリセルアレイのY−Y方向の断面を示す図である。
図1に示すように、比較例のNAND型フラッシュメモリ100aは、素子領域AA(Active Area)上において、浮遊ゲート電極(FG)2aの両側(素子領域AAが延びる第1の方向)に、制御ゲート電極(CG)1aがIPD(Inter−Poly Dielectric)膜4aを介して対向するように位置している。なお、この第1の方向は、ビット線(図示せず)BL(Bit Line)方向に相当する。
そして、図2Aに示すように、NAND型フラッシュメモリ100aは、制御ゲート電極1aが浮遊ゲート電極2aの両側面と対向する関係に位置している。
これにより、制御ゲート電極と浮遊ゲート電極との間のカップリング比を増加させることができる。さらに、第1の方向において隣接する浮遊ゲート電極間の干渉効果が抑制できる。
また、図2Bに示すように、半導体基板7a上にゲート絶縁膜6aを介して浮遊ゲート電極2aが形成されている。そして、隣接する浮遊ゲート電極(FG)2a間には、酸化膜で形成された素子分離絶縁膜(STI:Shallow Trench Isolation)3aが存在し、素子分離領域が形成されている。この領域には、制御ゲート電極1aは存在していない。
したがって、NAND型フラッシュメモリ100aのシュリンクされた微細な構造においては、制御ゲート電極2aが延びる方向、すなわち、WL(Word Line)方向のメモリセルトランジスタ間の干渉効果の増大による閾値変動が生じ得る。これにより、セルの書き込み/消去特性不良が起こることが懸念される。
また、上記NAND型フラッシュメモリ100aは、該カップリング比を増加させるために浮遊ゲート電極2aの高さをより高くしている。さらに、浮遊ゲート電極1aの上層には酸化膜や窒化膜5aなどが存在する。このため、例えば、制御ゲート電極を形成するためのポリシリコンの埋め込みが困難となる。
そこで、本発明に係る実施形態においては、WL方向(第2の方向)における浮遊ゲート電極間の素子分離絶縁膜を第1の方向(BL方向)に掘り込む。これにより、凹凸形状のゲート領域パターンを形成する。
このような構成により、浮遊ゲート電極と制御ゲート電極の対向面積が増大する。このため該カップリング比が増加する。これにより、浮遊ゲート電極の高さを低くすることができ、制御ゲート電極の形成が容易になる。
また、このような構成により、第2の方向(WL方向)における隣接浮遊ゲート電極間にも制御ゲート電極が部分的に存在することになる。これにより、第2の方向(WL方向)のメモリセルトランジスタ間の干渉効果の抑制ができる。
さらに、浮遊ゲート電極上部においても制御ゲート電極を部分的に対向させれば、さらにカップリング比の増加が見込める。
以下、本発明に係る各実施例について図面に基づいて説明する。以下では、一例として、不揮発性半導体記憶装置をNAND型フラッシュメモリとした場合について説明する。
図3Aは、本発明の一態様である実施例1に係るNAND型フラッシュメモリ100のメモリセルアレイ近傍の模式的なパターンの平面図である。また、図3Bは、図3Aに示すNAND型フラッシュメモリ100のメモリセルトランジスタ部分に注目した斜視図である。なお、図3Aにおいては、NAND型フラッシュメモリ100の浮遊ゲート電極2を切る平面を表している。
図3A、図3Bに示すように、NAND型フラッシュメモリ100のメモリセル領域では、半導体基板(例えばシリコン基板)7に、第1の向に延びる素子領域AAと素子分離領域STIとが第1の方向と直交する第2の方向に交互に形成されている。この素子領域AAには、メモリセルトランジスタMCが複数個直列接続されてメモリセルユニットを成すように形成されている。
このメモリセルトランジスタMCは、制御ゲート電極1(CG)と、浮遊ゲート電極2(FG)と、ゲート絶縁膜6と、を有する。
浮遊ゲート電極2は、半導体基板7の素子領域AA上にゲート絶縁膜6を介して形成されている。
制御ゲート電極1は、半導体基板7平面上において第2の方向に延び、浮遊ゲート電極2の両側に形成されている。さらに、制御ゲート電極1と浮遊ゲート電極との間には、IPD膜が介在している。
なお、この制御ゲート電極1の下に位置する半導体基板7(素子領域AA)中には、浮遊ゲート電極2を挟むように拡散層(図示せず)が形成されている。
半導体基板7の素子分離領域STIは、素子分離絶縁膜3により構成されている。また、半導体基板7平面上で第2の方向に隣接する浮遊ゲート電極2間の素子分離領域STI上にも、同じ素子分離絶縁膜3が形成されている。
ここで、制御ゲート電極1は、素子分離領域STI上の第1の方向の幅D1が素子領域AA上の第1の方向の幅D2よりも広くなるように形成されている。これに合わせて、浮遊ゲート電極2間の素子分離絶縁膜3の第1の方向の幅D3は、浮遊ゲート電極2の第1の方向の幅D4よりも狭くなっている。
また、NAND型フラッシュメモリ100には、例えば、メモリセルトランジスタMCに接続された制御ゲート電極(ワード線WL)の32本おきに2個の選択ゲートトランジスタ(図示せず)が形成されている。一方の選択ゲートトランジスタは、メモリセルトランジスタMCとビット線BL(図示せず)との間に設けられている。他方の選択ゲートトランジスタは、メモリセルトランジスタMCとソース線SL(図示せず)との間に設けられている。
ここで、以上のような構成を有するNAND型フラッシュメモリ100の製造方法について説明する。
図4Aないし図4Cは、図3Bに示すNAND型フラッシュメモリ100の実施例1に係る製造方法の各工程におけるメモリセルアレイの構造を示す斜視図である。
先ず、半導体基板7にドーピングを行うことにより、ウェル(Well)/チャネル(channel)を形成する。さらに、熱酸化法を用いて、半導体基板7上に、ゲート絶縁膜(トンネル酸化膜)6となる熱酸化膜(SiO2)を形成する。
その後、CVD(Chemical Vapor Deposition)法等により、浮遊ゲート電極2となる導電体膜であるポリシリコンを堆積し、ゲート絶縁膜6上にポリシリコン膜2を形成する。
次に、ポリシリコン膜2上全面に絶縁膜である窒化膜(SiN膜)5を堆積する。これにより、ポリシリコン膜2上に、CMP(Chemical Mechanical Polishing)のストッパとなるSiN膜5を形成する。
その後、リソグラフィ法を用いて、素子分離領域STIに相当する領域が開口したレジスト等の第1のパターン(図示せず)をSiN膜5上に形成する。そして、この第1のパターンをマスクとして、RIE(Reactive Ion Etching)法等のドライエッチング法により、SiN膜5、ポリシリコン膜2、ゲート絶縁膜、および半導体基板7の上部を異方的にエッチングして、トレンチ3aを形成する(図4A)。これにより、半導体基板7に素子領域AAが形成される。
次に、トレンチ3aに絶縁膜を充填することにより、素子分離領域STIを構成する素子分離絶縁膜3を形成する。そして、SiN膜5をストッパとして、CMP法により、素子分離絶縁膜の上面を平坦化する(図4B)。
次に、リソグラフィ法を用いて、SiN膜5上および素子分離絶縁膜3上で第2の方向に延びるレジスト等の第2のパターン(図示せず)を、SiN膜5上および素子分離絶縁膜3上に形成する。この第2のパターンは、素子分離絶縁膜3上で第1の方向の幅が狭くなっている。この第2のパターンをマスクとして、RIE法等の異方性エッチングにより、SiN膜5、ポリシリコン膜2、および素子分離絶縁膜3を異方的にエッチングして、浮遊ゲート電極2を形成する。このとき、素子分離絶縁膜3は、素子分離絶縁膜3の第1の方向の幅D3が浮遊ゲート電極2の第1の方向の幅D4より狭くなるように、エッチングされる。この後、該第2のパターンを除去する(図4C)。
次に、CVD法等により、少なくとも浮遊ゲート電極2の表面上にIPD膜4を成膜する。これにより、少なくとも、浮遊ゲート電極2と後に形成される制御ゲート電極1との間が、絶縁される。ここでは、浮遊ゲート電極2の表面上にIPD膜4を成膜するのと同時に、素子分離絶縁膜3の表面上およびSiN膜5の表面上にも、IPD膜4を成膜する。
そして、CVD法等により、浮遊ゲート電極2間および素子分離絶縁膜3間に、制御ゲート電極1となる導電体膜であるポリシリコンを充填し、ポリシリコン膜1を形成する。さらに、SiN膜5をストッパとして、CMP法により、ポリシリコン膜1の上面を平坦化することにより、第2の方向に延びる制御ゲート電極1を形成する。これにより、図3Bに示すメモリセルMCが完成する。
以上のような半導体装置の製造方法では、異方性エッチングにより、浮遊ゲート電極および素子分離絶縁膜をエッチングする。このため、第2の方向において隣接する浮遊ゲート電極間に存在する素子分離絶縁膜の第1の方向の幅を、浮遊ゲート電極の第1の方向の幅よりも、精度良く細くすることができる。
ここで、図5、図6は、図4Bに示す工程の後の工程の他の例をメモリセルアレイの構造を示す斜視図である。
例えば、図4Bに示す工程の後、図4Cに示す工程と同様にして、異方性エッチングにより、ゲート絶縁膜6の上面から高さh1まで、浮遊ゲート電極2、SiN膜5、および素子分離絶縁膜3を、エッチングする。そして、浮遊ゲート電極2およびSiN膜5の積層構造の第1の方向の側壁および素子分離絶縁膜3の第1の方向の側壁に、例えば、SiN膜を形成する。この状態で、再度、異方性エッチングにより、ゲート絶縁膜6の上面まで、浮遊ゲート電極2、SiN膜5、および素子分離絶縁膜3をエッチングする。これにより、図5に示すような、例えば逆T字型形状の浮遊ゲート電極が形成することができる。その結果、浮遊ゲート電極2の第1の方向に面する側面とIPD膜4の接触面積を大きくすることができ、カップリング比を増加させることができる。
また、図4Bに示す工程の後、例えば、窒化膜または窒化膜や酸化膜を含んだ多層膜からなるマスク材8をCVD法等により堆積する。その後、図4Cに示す工程と同様にして、浮遊ゲート電極2、SiN膜5、および素子分離絶縁膜3を、エッチングする(図6)。すなわち、素子分離絶縁膜3の上面がマスク材8により保護されるので、SiN膜5と素子分離絶縁膜3のエッチング選択比を考慮する必要が無くなる。その結果、第2の方向において隣接する浮遊ゲート電極間に存在する素子分離絶縁膜の第1の方向の幅を、浮遊ゲート電極の第1の方向の幅よりも、さらに精度良く細くすることができる。その後、マスク材8を除去した後上述した工程により図3Bに示すメモリセルMCが完成する。
以上のように、本実施例に係る不揮発性半導体記憶装置によれば、浮遊ゲート電極と制御ゲート電極とのカップリング比を増加させることができる。
なお、図1ないし図6においては、一例としてパターンは矩形に示しているが、第2方向において隣接する浮遊ゲート電極間に制御ゲート電極が部分的に配置される構造であれば、凹凸形状である必要はない(例えば、滑らかな形状でも本実施例の範囲に含まれる)。
実施例1では、異方性エッチングにより、第2の方向(WL方向)における浮遊ゲート電極間の素子分離絶縁膜を加工した。
本実施例2では、等方性のウエットエッチング法あるいはケミカルドライエッチング(CDE:Chemical Dry Etching)法によって、第2の方向(WL方向)における浮遊ゲート電極間の素子分離絶縁膜を加工する例について説明する。
なお、本実施例2のNAND型フラッシュメモリの構成は、実施例1のNAND型フラッシュメモリと同様である。また、本実施例2の半導体装置の製造方法は、実施例1の図4Bに示す工程まで、実施例1と同様である。
図7Aないし図7Cは、図3Bに示すNAND型フラッシュメモリ100の実施例2に係る製造方法の各工程におけるメモリセルアレイの構造を示す斜視図である。
図4Bに示す工程の後、リソグラフィ法を用いて、SiN膜5上および素子分離絶縁膜3上で第2の方向に延びるレジスト等のライン状の第2のパターン(図示せず)を、SiN膜5上および素子分離絶縁膜3上に形成する。この第2のパターンのマスク材8をマスクとして、RIE法等の異方性エッチングにより、SiN膜5、ポリシリコン膜2、および素子分離絶縁膜3を異方的にエッチングして、浮遊ゲート電極2を形成する(図7A)。
次に、素子分離絶縁膜3の上面のうち該第2のパターンでマスクされていた部分を被覆するライン状の第3のパターン8を形成する。なお、この第3のパターンは、レジストや多層膜でもよい。また、この第3のパターン8は、該第2のパターンと同じものでもよい。
次に、マスク材8、SiN膜5及びポリシリコン膜2をマスクとして、ウエットエッチング法により、素子分離絶縁膜3を選択的且つ等方的にエッチングすることにより、素子分離絶縁膜3の第1の方向の幅D3を狭くする(図7B)。ウエットエッチングのエッチャントには、例えば、バッファードフッ酸BHFを用いる。なお、この素子分離絶縁膜の選択的且つ等法的なエッチングには、既述のように、CDE法を用いてもよい。
次に、第3のパターン8を除去することにより、実施例1の図4Cと同様の構成が得られる(図7C)。
その後は、実施例1と同様に、CVD法等により、少なくとも浮遊ゲート電極2の表面上にIPD膜4を成膜する。これにより、少なくとも、浮遊ゲート電極2と後に形成される制御ゲート電極1との間が、絶縁される。ここでは、同時に、素子分離絶縁膜3の表面上およびSiN膜5の表面上にも、IPD膜4を成膜する。
そして、CVD法等により、浮遊ゲート電極2間および素子分離絶縁膜3間に、制御ゲート電極1となる導電体膜であるポリシリコンを充填し、ポリシリコン膜1を形成する。さらに、SiN膜5をストッパとして、CMP法により、ポリシリコン膜1の上面を平坦化することにより、第2の方向に延びる制御ゲート電極1を形成する。これにより、図3Bに示すメモリセルMCが完成する。
以上のような半導体装置の製造方法では、等方性エッチングにより素子分離絶縁膜をエッチングする。そして、該第3のパターンは、ライン状の形状を有する。このため、この実施例2の半導体装置の製造方法は、実施例1の半導体装置の製造方法において該第2のパターンの細い部分の幅がドライエッチングの製作限界を超えるような緻密な場合に、有益である。
なお、図6に示すように、マスク材8により第2のパターンを形成して浮遊ゲート電極2、SiN膜5、および素子分離絶縁膜3を、エッチングし、図7Bに示すような素子分離絶縁膜3の等法的なエッチングを行っても良い。その結果、マスク材8を第2のパターンと第3のパターンで共通して用いることができ工程を省略することができる。
以上のように、本実施例に係る不揮発性半導体記憶装置によれば、浮遊ゲート電極と制御ゲート電極とのカップリング比を増加させることができる。
なお、図7Aないし図7Cにおいては、一例としてパターンは矩形に示しているが、第2方向において隣接する浮遊ゲート電極間に制御ゲート電極が部分的に配置される構造であれば、凹凸形状である必要はない(例えば、滑らかな形状でも本実施例の範囲に含まれる)。
本実施例3では、浮遊ゲート電極と制御ゲート電極との間のカップリング比をさらに増加させるための構成および製造方法の例について説明する。
図8は、NAND型フラッシュメモリの実施例3に係る製造方法の工程におけるメモリセルアレイの構造を示す斜視図である。また、図9は、実施例3に係るNAND型フラッシュメモリ200のメモリセルトランジスタ部分に注目した斜視図である。なお、このNAND型フラッシュメモリ200の平面図は、図3Aに示すNAND型フラッシュメモリ100と同様である。
図4Cに示す工程の後、該第2のパターン及び素子分離絶縁膜3をマスクとして、ウエットエッチング法により、SiN膜5を選択的且つ等方的にエッチングする。これにより、SiN膜5の第1の方向の幅D3を狭くする。ウエットエッチングのエッチャントには、例えば、ホット燐酸を用いる。なお、このSiN膜5の選択的且つ等法的なエッチングには、CDE法を用いてもよい。次に、該第2のパターンを除去する(図8)。
また、図7Aの工程の後、マスク材8及びポリシリコン膜2をマスクとして、素子分離絶縁膜3と、SiN膜5を同時に等方的にウェットエッチングすることにより図8を形成することもできる。ウエットエッチングのエッチャントには、例えば、ホット燐酸を用いる。なお、ホット燐酸は酸化膜に対しても選択性を有する。
その後は、実施例1と同様に、CVD法等により、少なくとも浮遊ゲート電極2の表面上にIPD膜4を成膜する。これにより、少なくとも、浮遊ゲート電極2と後に形成される制御ゲート電極1との間が、絶縁される。ここでは、浮遊ゲート電極2の表面上にIPD膜4を成膜するのと同時に、素子分離絶縁膜3の表面上およびSiN膜5の表面上にも、IPD膜4を成膜する。
そして、CVD法等により、浮遊ゲート電極2間および素子分離絶縁膜3間に、制御ゲート電極1となる導電体膜であるポリシリコンを充填し、ポリシリコン膜1を形成する。さらに、SiN膜5をストッパとして、CMP法により、ポリシリコン膜1の上面を平坦化することにより、第2の方向に延びる制御ゲート電極1を形成する。これにより、図9に示すメモリセルMCが完成する。
ここで、図9に示すように、NAND型フラッシュメモリ200は、浮遊ゲート電極2上であって、第1の方向に隣接する制御ゲート電極1間には、絶縁膜であるSiN膜5が形成されている。
そして、この制御ゲート電極1は、浮遊ゲート電極2の上面2bより低い位置における素子領域AA上の第1の方向の幅D6が浮遊ゲート電極2の上面2bより高い位置における素子領域AA上の第1の方向の幅D7よりも狭くなっている。これに合わせて、SiN膜5の第1の方向の幅D5が、浮遊ゲート電極2の第1の方向の幅D4よりも狭くなっている。
なお、本実施例3のNAND型フラッシュメモリ100のその他の部分の構成は、実施例1のNAND型フラッシュメモリと同様である。
このように、NAND型フラッシュメモリ200は、制御ゲート電極1が第2の方向(WL方向)において浮遊ゲート電極2と部分的に対向するだけでなく、浮遊ゲート電極2上部でも部分的に制御ゲート電極が対向する位置関係となる。これにより、制御ゲート電極1と浮遊ゲート電極2との間のカップリング比が増加する。
なお、本実施例3に係る不揮発性半導体記憶装置の製造方法によれば、素子分離絶縁膜3の線幅は後退させず、浮遊ゲート電極2上部のSiN膜5のみを選択的に後退させることも可能である。
また、本実施例3に係る不揮発性半導体記憶装置の製造方法によれば、実施例1と同様に、図5に示すような、例えば逆T字型形状等の任意の浮遊ゲート電極の形状でも形成可能である。
以上のように、本実施例に係る不揮発性半導体記憶装置によれば、浮遊ゲート電極と制御ゲート電極とのカップリング比を増加させることができる。
なお、図8、図9においては、一例としてパターンは矩形に示しているが、第2方向において隣接する浮遊ゲート電極間に制御ゲート電極が部分的に配置される構造であれば、凹凸形状である必要はない(例えば、滑らかな形状でも本実施例の範囲に含まれる)。
1、1a 制御ゲート電極(CG)
2、2a 浮遊ゲート電極(FG)
2b 上面
3、3a 素子分離絶縁膜(第1の絶縁膜)
4、4a IPD膜
5、5a SiN膜(窒化膜、第2の絶縁膜)
6、6a ゲート絶縁膜
7、7a 半導体基板
100a、100、200 NAND型フラッシュメモリ(不揮発性半導体記憶装置)
AA 素子領域
MC メモリセルトランジスタ
D1、D2、D3、D4、D5、D6、D7 幅
2、2a 浮遊ゲート電極(FG)
2b 上面
3、3a 素子分離絶縁膜(第1の絶縁膜)
4、4a IPD膜
5、5a SiN膜(窒化膜、第2の絶縁膜)
6、6a ゲート絶縁膜
7、7a 半導体基板
100a、100、200 NAND型フラッシュメモリ(不揮発性半導体記憶装置)
AA 素子領域
MC メモリセルトランジスタ
D1、D2、D3、D4、D5、D6、D7 幅
Claims (5)
- 素子領域と素子分離領域とが交互に形成された半導体基板の前記素子領域上にゲート絶縁膜を介して形成された浮遊ゲート電極と、前記半導体基板平面上で前記素子分離領域が延びる第1の方向と直交する第2の方向に延びて前記浮遊ゲート電極の両側に形成され、前記浮遊ゲート電極との間にIPD膜が介在する制御ゲート電極と、を有するメモリセルトランジスタを備え、
前記半導体基板平面上で前記第2の方向に隣接する前記浮遊ゲート電極間の前記素子分離領域上には、第1の絶縁膜が形成されており、
前記制御ゲート電極は、前記素子分離領域上の前記第1の方向の幅が前記素子領域上の前記第1の方向の幅よりも広い
ことを特徴とする不揮発性半導体記憶装置。 - 前記浮遊ゲート電極上であって、前記第1の方向に隣接する前記制御ゲート電極間には、第2の絶縁膜が形成されており、
前記制御ゲート電極は、前記浮遊ゲート電極の上面より高い位置における前記素子領域上の前記第1の方向の幅が前記浮遊ゲート電極の上面より低い位置における前記素子領域上の前記第1の方向の幅よりも広い
ことを特徴とする請求項1に記載の不揮発性半導体記憶装置。 - 前記第2の絶縁膜の前記第1の方向の幅が、前記浮遊ゲート電極の第1の方向の幅よりも狭い
ことを特徴とする請求項2に記載の不揮発性半導体記憶装置。 - 前記第1の絶縁膜の前記第1の方向の幅が、前記浮遊ゲート電極の第1の方向の幅よりも狭い
ことを特徴とする請求項1ないし3の何れかに記載の不揮発性半導体記憶装置。 - 素子領域と素子分離領域とが交互に形成された半導体基板の前記素子領域上にゲート絶縁膜を介して形成された浮遊ゲート電極と、前記半導体基板平面上で前記素子分離領域が延びる第1の方向と直交する第2の方向に延びて前記浮遊ゲート電極の両側に形成され、前記浮遊ゲート電極との間にIPD膜が介在する制御ゲート電極と、を有するメモリセルトランジスタを備えた不揮発性半導体記憶装置の製造方法であって、
前記半導体基板上に前記ゲート絶縁膜を形成し、
前記ゲート絶縁膜上に前記浮遊ゲート電極となる第1の導電体膜を形成し、
前記第1の導電体膜上に絶縁膜を形成し、
前記素子分離領域に相当する領域が開口した第1のパターンをマスクとして、前記絶縁膜、前記第1の導電膜、前記ゲート絶縁膜、および前記半導体基板の上部を異方的にエッチングして、トレンチを形成し、
前記トレンチに絶縁膜を充填することにより、前記素子分離領域を構成する素子分離絶縁膜を形成し、
前記絶縁膜上および前記素子分離絶縁膜上で前記第2の方向に延びる第2のパターンをマスクとして、前記絶縁膜、前記第1の導電体膜、および前記素子分離絶縁膜を異方的にエッチングして、前記浮遊ゲート電極を形成し、
前記素子分離絶縁膜の上面のうち前記第2のパターンでマスクされていた部分を被覆する第3のパターンをマスクとして、前記素子分離絶縁膜を選択的且つ等方的にエッチングすることにより、前記素子分離絶縁膜の第1の方向の幅を狭くし、
少なくとも前記浮遊ゲート電極の表面上に前記IPD膜を成膜し、
前記浮遊ゲート電極間および前記素子分離絶縁膜間に第2の導電体膜を充填することにより、前記第2の方向に延びる制御ゲート電極を形成する
ことを特徴とする不揮発性半導体記憶装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008178833A JP2010021237A (ja) | 2008-07-09 | 2008-07-09 | 不揮発性半導体記憶装置およびその製造方法 |
Applications Claiming Priority (1)
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JP2010021237A true JP2010021237A (ja) | 2010-01-28 |
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ID=41705868
Family Applications (1)
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JP2008178833A Pending JP2010021237A (ja) | 2008-07-09 | 2008-07-09 | 不揮発性半導体記憶装置およびその製造方法 |
Country Status (1)
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JP (1) | JP2010021237A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
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US10304849B2 (en) | 2015-09-10 | 2019-05-28 | Toshiba Memory Corporation | Semiconductor memory device |
-
2008
- 2008-07-09 JP JP2008178833A patent/JP2010021237A/ja active Pending
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